JPH0727974B2 - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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JPH0727974B2
JPH0727974B2 JP63104714A JP10471488A JPH0727974B2 JP H0727974 B2 JPH0727974 B2 JP H0727974B2 JP 63104714 A JP63104714 A JP 63104714A JP 10471488 A JP10471488 A JP 10471488A JP H0727974 B2 JPH0727974 B2 JP H0727974B2
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    • Y10S438/953—Making radiation resistant device

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置、特にバイポーラ形半導体記憶
装置の製造方法に関するものである。
〔従来の技術〕
近年、バイポーラ形半導体記憶装置に対する高集積化、
高速化の要求に対応するために、微細加工技術の進歩に
伴って、記憶素子などの微細化が進められてきた。しか
し、トランジスタサイズの微細化が進むにつれ、記憶素
子に蓄えられる電荷の量が減少するため、α線によるソ
フトエラーが大きな問題となつている。
この問題を解決するため、記憶素子領域のトランジスタ
のコレクタのエピタキシヤル成長層を薄くして凹部を形
成し、エピタキシヤル層に跨つて発生するベース・コレ
クタ間の寄生容量を増加させ、記憶素子が情報反転を起
こすために必要な臨界電荷量を多くして、ソフトエラー
率を下げるようにしている。
第２図ａ〜ｅは、従来技術による、記憶素子領域のエピ
タキシヤル層の凹部形成工程と、記憶素子領域および周
辺回路領域の素子間用の酸化膜形成工程、および上記両
領域のトランジスタ形成工程における主な工程階段にお
ける断面を示したものである。
第２図ａでは、P-型シリコン基板（１）上に埋込みコレ
クタ層となるN+型層（２）が形成されており、N+型埋込
み層（２）の上にN-型エピタキシヤル層（３）が形成さ
れている。
次に、記憶素子領域（Ｍ）のN-型エピタキシヤル層
（３）の表面をLOCOS法によつて選択的に酸化し、第２
図ｂのように、第１の厚い酸化膜（4a）を形成する。
その後、上記酸化膜（4a）を全面除去することにより、
第２図ｃのように、記憶素子領域（Ｍ）のN-型エピタキ
シヤル層の凹部（５）を形成する。
次に、記憶素子領域（Ｍ）と周辺回路領域（Ｓ）中の、
トランジスタを形成しない領域のN-型エピタキシヤル層
（３）の表面を、LOCOS法によつて選択的に酸化し、第
２図ｄのように、第２の厚い酸化膜（4b）を形成する。
その後、N-型エピタキシヤル層（３）の中にP+型ベース
拡散領域（６）を形成し、上記P+型ベース領域（６）の
中にN+型エミツタ領域（７）を形成し、第２図ｅのよう
に、NPN型トランジスタを形成する。
LOCOS法による第２の酸化膜（4b）は、素子の分離がで
きると同時に、P-型シリコン基板（１）と配線（図には
示していない）との間に厚い酸化膜が介在することによ
つて配線の寄生容量が低下するため、半導体記憶装置の
高速動作に適している。
しかし、LOCOS法による酸化膜は、酸化膜を形成しない
領域に向つてその周辺部が薄くなるように形成されるた
め、素子の分離幅を縮少することが難しく集積度の向上
に適さない。
そこで、素子分離の方法として、分離幅の縮少が期待で
き集積度の向上に適した溝堀分離法が採用されつつあ
る。この場合、周辺回路領域（Ｓ）の素子間の第２の厚
い酸化膜（4b）形成のための別工程を追加する必要があ
る。従来方法に即して提案された製造工程のフローを第
３図ａ〜ｆに示す。
第３図ａでは、P-型シリコン基板（１）上に埋込みコレ
クタとなるN+型層（２）が形成されており、上記N+型埋
込層（２）の上にN-型エピタキシヤル層（３）が形成さ
れている。
次に、記憶素子領域（Ｍ）のN-型エピタキシヤル層
（３）の表面をLOCOS法によつて選択的に酸化し、第３
図ｂのように、第１の厚い酸化膜（4a）を形成する。
その後、上記酸化膜（4a）を全面除去し、第３図ｃのよ
うに、記憶素子領域（Ｍ）にN-型エピタキシヤル層の凹
部（５）を形成する。
次に、配線の寄生容量を減らすために、周辺回路領域
（Ｓ）において素子間領域となる部分のN-型エピタキシ
ヤル層（３）の表面を、LOCOS法によつて選択的に酸化
し、第３図ｄのように、第２の厚い酸化膜（4b）を形成
する。
その後、溝堀分離法によつて溝形の分離領域（８）を形
成する（第３図ｅ）。
この後は、第２図ｅと同様に、N-型エピタキシヤル層
（３）の中にP+型ベース拡散領域（６）を形成し、上記
P+型ベース領域（６）の中にN+型エミツタ領域（７）を
形成する（第３図ｆ）。
〔発明が解決しようとする課題〕
第２図に示すような従来の製造方法では、素子分離のた
めにLOCOS法を用いて第２図ｄのように厚い酸化膜（4
b）を形成しているために、分離幅を縮少することが難
しく、集積度の向上および半導体記憶装置の動作の高速
化に対する課題となつている。
一方、第３図に示すような、この発明の考案過程で提案
された製造方法では、周辺回路領域（Ｓ）の素子間用の
酸化膜（4b）および記憶素子領域（Ｍ）のエピタキシヤ
ル層の凹部（５）形成のための酸化膜（4a）の形成を２
回の選択酸化工程によつているために、工程が長くな
り、製造工程簡略化に対する課題となつている。
また、上記酸化膜（4a,4b）の位置決定のためのマスク
合わせが各々の工程で必要なため、マスク合わせのため
の余裕を考慮する必要が生じ、高集積化に対する課題と
なつている。
この発明は、上記のような課題を解決するためになされ
たもので、製造工程の簡略化と共に、集積度の向上、動
作の高速化を目的とする。
〔課題を解決するための手段〕
この発明に係る半導体記憶装置の製造方法は、周辺回路
領域の素子間酸化膜と、記憶素子領域のエピタキシヤル
層の凹部形成に必要な酸化膜とを、１回の酸化によつて
形成し、その後、記憶素子領域の凹部形成に必要な酸化
膜のみを選択的に除去するようにしたものである。
更に、溝堀分離法によつて溝形の分離領域を形成し、素
子の分離を行なうようにしたものである。
〔作用〕
この発明における酸化膜を形成する工程は、周辺回路領
域の素子間の酸化膜と、記憶素子領域のエピタキシヤル
層の凹部の形成に必要な酸化膜とを形成するものであ
り、製造工程数を１回の酸化工程で、かつマスク合わせ
の余裕を必要としないで、上記両酸化膜を形成する。
また、溝形の分離領域を形成する工程は、素子同士を分
離するための溝形の領域を形成するものであり、溝形の
形状であることによつて、分離幅の小さい分離領域を形
成する。
〔発明の実施例〕
以下、この発明に係る半導体装置の製造方法の１実施例
を第１図ａ〜ｄを用いて説明する。
第１図ａは、P-ウロク型シリコン基板（１）上に埋込層と
なるN+型層（２）を形成し、上記埋込層（２）の上にN-
型エピタキシヤル層（３）を形成した状態である。
次に、周辺回路領域（Ｓ）の素子間領域、及び記憶素子
領域（Ｍ）をLOCOS法を用いて酸化することにより、第
１図ｂのように、上記の両領域（M,S）に厚い酸化膜（4
a,4b）が形成される。
次に、記憶素子領域（Ｍ）の上記酸化膜（4a）のみを選
択的に除去することにより、第１図ｃのように、N-型エ
ピタキシヤル層の凹み（５）が形成される。
その後、溝堀分離法によつて溝形の分離領域（８）を形
成し、N-型エピタキシヤル層（３）の中にP+型ベース拡
散領域（６）を形成し、上記ベース拡散領域（６）の中
N+型エミッタ領域（７）を形成する（第１図ｄ）。
なお、上記実施例においては、シリコン基板（１）とベ
ース領域（６）をＰ型に、埋込層（２），エピタキシヤ
ル層（３），エミッタ領域（７）をＮ型としているが、
Ｐ型とＮ型が入れかわつたものについても適用できる。
〔発明の効果〕
以上のように、この発明の製造方法では、素子間を深い
溝で分離したので集積度が上がり高速動作が得られる。
また、深い溝で分離したので記憶素子領域の素子間酸化
膜が不要となり、記憶素子領域のエピタキシヤル層の凹
部形成用の酸化膜と周辺回路素子間の酸化膜を一度の酸
化工程で形成できて製造工程を短くでき、またマスク合
わせの位置余裕を考慮しないで良く、集積度が上げられ
る効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例による半導体記憶装置の製
造方法を説明するための要部断面図、第２図は従来の製
造方法を説明するための要部断面図、第３図は溝堀分離
法を採用した場合の製造方法を従来技術の延長として考
慮した場合について説明するための要部断面図である。 図において、（Ｍ）…記憶素子領域、（Ｓ）…周辺回路
領域、（１）…第一導電型シリコン基板、（２）…第２
導電型層（第２導電型埋込層）、（３）…第２導電型エ
ピタキシヤル成長層、（4a,4b）…酸化膜、（５）…第
２導電型エピタキシヤル成長層の凹み、（６）…第一導
電型ベース拡散領域、（７）…第２導電型エミツタ領
域、（８）…溝堀分離である。 なお、図中、同一符号は同一、または相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】第１の導電型の半導体基板上に第２導電型
    の高濃度埋め込み層と低濃度層とを形成する第１の工程
    と、 周辺回路素子間の半導体素子を形成しない非能動領域と
    記憶素子領域全面とに、選択的に厚い酸化膜を形成する
    第２の工程と、 上記記憶素子領域に形成した厚い酸化膜のみを選択的に
    除去し凹部を形成する第３の工程と、 各回路素子間を電気的に分離するための深い溝形分離領
    域を形成する第４の工程と、を含む半導体記憶装置の製
    造方法。
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