JPS63122170A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は、半導体集積回路装置、特に、溝で形成される
素子間分離領域（アイソレーション領域）を有する半導
体集積回路装置に適用して有効な技術に関するものであ
る。

〔従来の技術〕

バイポーラトランジスタを有する半導体集積回路装置に
おいては、Ｕ字形状の溝で形成した素子量分ｍＭ域でバ
イポーラトランジスタ間を分離する傾向にある。この素
子間分離領域は、ＲＩＥ等の異方性エツチングで形成さ
れる前記溝と、この溝内に埋込まれた埋込部材とで構成
されている。

前記Ｕ字形状の溝は、ｎ型半導体層（半導体素子を形成
するエビタキャル層）の主面からＰ型半導体基板まで達
成する深さで形成される。溝は。

エツチングマスクの寸法に略忠実に開口寸法を形成する
ことができ、又その深さを自由に制御することができる
。前記埋込部材としては、例えば、酸化シリコン等の絶
縁性部材で形成される。

このように構成される素子間分離領域は、平面的な面積
を縮小することができ灸ので、高集積化に最適であると
いう特徴がある。

なお、溝で形成した素子間分離技術については、例えば
１日経マグロウヒル社発行、別冊ｒマイクロデバイセズ
Ｊ　、　１９８３年８月２２日発行日、ｐｐ１２４〜１
２８に記載されている。

〔発明が解決しようとする問題点〕

しかしながら１本発明者は、前述の素子間分離技術につ
いての実験ならびにその検討の結果、次の問題点が生じ
ることを見出した」 前記素子分離領域のＵ字形状の溝は、半導体基板の上部
に半導体層を積層した後、異方性エツチングで半導体層
をエツチングすることで形成される。このため、半導体
層の表面にエツチングダメージを生じるので、バイポー
ラトランジスタの電気的特性を劣化させるという問題が
あった。

また、エツチングダメージは、溝内を酸化すると半導体
層の表面に結晶欠陥の発生や反転層を形成し易いので、
素子間分離領域の素子分離耐圧を劣化させるという問題
があった。

本発明の第１目的は、溝で形成した素子間分離領域を有
する半導体集積回路装置において、溝を形成する際に、
素子形成領域のエツチングダメージを低減することが可
能な技術を提供することにある。

本発明の第２目的は、前記第１目的を達成すると共に、
半導体素子の電気的信頼性を向上することが可能な技術
を提供することにある。

本発明の第３目的は、前記第１目的を達成すると共に、
素子間分離領域の素子分離耐圧を向上することが可能な
技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明Ｂ書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち１代表的なものの概
要を説明すれば、下記のとおりである。

溝で形成した素子間分離領域を有する半導体集積回路装
置において、単結晶シリコンで形成される半導体基板の
素子形成領域間の主面に、異方性エツチングでＵ字形状
の溝を形成し、このＵ字形状の溝内に埋込部材を埋込み
、この埋込部材の上部に多結晶シリコンの半導体層を積
層すると共に。

前記素子形成領域の半導体基板の主面上部に、単結晶シ
リコンの半導体層を積層し、前記多結晶シリコンの半導
体層を等方性エツチングで選択的に除去してＶ字形状の
溝を形成する。

〔作　用〕

上記した手段によれば、前記Ｖ字形状の溝を等方性エツ
チングで形成するので、単結晶シリコンの半導体層の表
面のエツチングダメージを低減することができる。

この結果、半導体素子の電気的特性の向上や素子間分離
領域の素子分離耐圧の向上を図ることができる。

以下、本発明の構成について、本発明を、バイポーラト
ランジスタ間を分離する素子間分離領域を有する半導体
集積回路装置に適用した一実施例とともに説明する。

なお、全回において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。

〔実施例〕

本発明の一実施例である素子間分離領域を有する半導体
集積回路装置を第１図（要部概略断面図）で示す。

第１図において、１は１型半導体基板であり、単結晶シ
リコンで形成されている。

半導体素子形成領域の半導体基板１の主面上部には、バ
イポーラトランジスタのコレクタ領域として使用される
ｎ−型半導体層（エピタキシャル層）５が積層されてい
る。半導体層５は、単結晶シリコンで形成されている。

半導体基板１と半導体層５との介在部には、埋込コレク
タ領域として使用されるに型半導体領域２が設けられて
いる。

前記半導体層５の主面部には、バイポーラトランジスタ
のベース領域として使用されるＰ型半導体領域６が設け
られている。半導体領域６の主面部には、エミッタ領域
として使用されるぎ型半導体領域８が設けられている。

バイポーラトランジスタは、コレクタ領域（半導体領域
２及び半導体層５）、ベース領域（半導体領域６）及び
エミッタ領域（半導体領域８）で形成されるｎｐｎ型で
構成されている。

バイポーラトランジスタ（半導体素子）間は、素子間分
離領域で電気的に分離されている。素子間分離領域は、
少なくとも、Ｕ字形状（又はＵ字形状）の溝３と、埋込
部材４と、７字形状の溝７とで構成されている。

Ｕ字形状の溝３は、底部が半導体領域（埋込コレクタ領
域）２を通して半導体基板１まで達するように構成され
ている。

埋込部材４は、Ｕ字形状の溝３内に埋込まれて形成され
ている。

７字形状の溝７は、半導体層（エピタキシャル層）５の
主面からその深さ方向に、Ｕ字形状の溝３に達成するよ
うに構成されている。

次に、この素子間分離領域を有する半導体集積回路装置
の製造方法について、第２図乃至第１１図（各製造工程
毎に示す要部概略断面図）を用いて簡単に説明する。

まず、単結晶シリコンからなるｐ−型半導体基板１を用
意する。

次に、第２図に示すように、バイポーラトランジスタ形
成領域間の半導体基板１の主面（１００結晶面）上部に
、酸化シリコン膜（バッファ層）９を介在させて、マス
クｌＯ及び１１を形成する。マスク１０は、主に、酸化
マスクとして使用できるように１例えば、窒化シリコン
膜で形成する。酸化シリコン膜９は、このマスク１０と
半導体基板ｌとの機械的応力を緩和するように作用する
。マスク１１は、主に、不純物導入マスク及びマスクｌ
Ｏのエツチングマスクとして使用できるように、例えば
、多結晶シリコン膜で形成する。酸化シリコン膜９．マ
スク１０及び１１は、ＲＩＥ等の異方性エツチングで重
ね切りされる。

次に、マスク１１（又はマスク１１をパターンニングし
たフォトレジストマスク）を用い、第３図に示すように
、半導体基板ｌの主面部に、ｎＩ型半導体領域（埋込コ
レクタ領域）２を形成する。半導体領域２は、固体拡散
又はイオン打込みで形成する。

次に、マスクｌＯを用い、第４図に示すように。

半導体領域２の主面上部にマスク１２を形成する。

マスク１２は、半導体領域２の表面を酸化して形成した
酸化シリコン膜で形成し、エツチングマスクとして使用
できるように、酸化シリコン膜９に比べて厚い膜厚で形
成する。

次に、マスク１２を用い、第５図に示すように、サイド
エツチングを利用してマスクｌＯを除去すると共に、こ
の除去でマスク１１を除去する。

次に、マスク１２を用いてＲＩＥ等の異方性エツチング
を施し、第６図に示すように、酸化シリコン膜９を除去
すると共に、半導体基板ｌの主面部にＵ字形状の溝３を
形成する。Ｕ字形状の溝３は、バイポーラトランジスタ
形成領域に対して自己整合的に形成される。

次に、第７図に示すように、Ｕ字形状の溝３内に埋込部
材４を埋込む、埋込部材４は、例えば。

ＣＶＤで基板全面に酸化シリコン膜を形成し、この酸化
シリコン膜をエッチバックすることで形成できる。また
、埋込部材４は、Ｕ字形状の溝３内の半導体基板ｌ及び
半導体領域２の表面に形成された酸化シリコン膜と、こ
の酸化シリコン膜を介在させてＵ字形状の溝３内を埋込
むように形成された多結晶シリコンとで形成してもよい
。

次に、第８図に示すように、マスク１２を除去し、半導
体領域２の表面を露出させる。

次に、エビタキャル技術を用い、第９図に示すように、
半導体領域２の主面上部にｎ−型半導体層５を形成する
と共に、埋込部材４の上部に半導体層５Ａを形成する。

半導体層５は、単結晶シリコンの半導体領域２の上部に
形成されるので、単結晶シリコンで形成される。半導体
Ｊ１５５Ａは、埋込部材（例えば、酸化シリコン［）４
の上部に形成されるので、多結晶シリコンで形成される
。

次に５半導体層５Ａの主面が露出し、半導体層５の主面
が覆われるマスク１３を形成する。マスク１３は、主に
、不純物導入マスク及びエツチングマスクとして使用さ
れ、例えば、熱酸化で形成した酸化シリコン膜で形成す
る。

゛　次に、マスクｌＯを通して、所定の半導体Ｍ５の主
面部にＰ型不純物をイオン打込みで導入し、第１Ｏ図に
示すように、ベース領域として使用されるｐ型半導体領
域６を形成する。

次に、マスク１３を用い、露出する半導体層５Ａを選択
的に除去し、第１１図に示すように、７字形状の溝７を
形成する。半導体層５Ａの除去は。

アルカリ性エツチング等の等方性エツチングで行う。７
字形状の溝７は、シリコンの１１１結晶面でのエツチン
グ速度が他の結晶面に比べて遅い性質を利用して形成し
たものである。前記マスク１３は、主に、半導体層（単
結晶シリコン）５と半導体層（多結晶シリコン）５Ａと
のエツチング速度差が確保できないために形成する。

前記Ｖ字形状の溝７は、半導体層５ＡがＵ字形状の溝３
に埋込まれた埋込部材４に対して自己整合的に形成され
るので、結果的に、Ｕ字形状の溝３に対して自己整合的
に形成することができる。

７字形状の溝７内には、埋込部材を埋込む（例えば前記
埋込部材４と同様の構成にする）か、成は埋込部材を埋
込まない（空気や不活性ガスで分離する）。

このように、半導体基板ｌの素子形成領域間の主面に、
異方性エツチングでＵ字形状の溝３を形成し、このＵ字
形状の溝３内に埋込部材４を埋込み、この埋込部材４の
上部に半導体Ｊ５５Ａを積層すると共に、前記素子形成
領域の半導体基板ｌの主面上部に半導体層５を積層し、
前記半導体層５Ａを等方性エツチングで選択的に除去し
てＶ字形状の溝７を形成することにより、前記Ｖ字形状
の溝７を等方性エツチングで形成するので、半導体層（
素子形成領域）５の表面のエツチングダメージを低減す
ることができる。この結果、バイポーラトランジスタの
電気的特性を向上することができる。

また、エツチングダメージを低減することができるので
、７字形状の溝７の近傍の半導体層５に結晶欠陥が発生
することを防止できる。また、７字形状の溝７に沿って
半導体層５内に反転層が形成されることを防止できる。

結晶欠陥の発生の防止１反転層の防止の夫々は、素子間
分離領域の素子分離耐圧（素子間リーク耐圧）を向上す
ることができる。

また１図示していないが、素子間分離領域のＵ字形状の
溝３を形成した後、７字形状の溝７を別工程で形成する
ことにより、７字形状の溝７内の半導体層５の表面を除
き、Ｕ字形状の溝３の底部にｐ型チャネルストッパ領域
を確実に形成することができる。Ｐ型チャネルストッパ
領域は、Ｐ型不純物（例えばボロン）をイオン打込みで
導入する。さらに、Ｕ字形状の溝３を形成した後に、７
字形状の溝７を形成することにより、深さ等、夫々の加
工精度を独立に制御することができる。

また、素子間分離領域をＵ字形状の溝３とＶ字形状の溝
７とで構成することにより、両者溝３及び７で半導体素
子間の離隔距離を深さ方向に充分に確保することができ
るので、素子間分離領域の平面的な面積を縮小し、半導
体集積回路装置の集積度を向上することができる。

前記第１１図に示すＶ字形状の溝７を形成する工程の後
に、マスク１３を除去し、前記第１図に示すように、エ
ミッタ領域として使用されるｎ４型半導体領域８を形成
する。また、半導体領域８は。

半導体領域６を形成した後、７字形状の溝７を形成する
前に形成してもよい。

そして１図示していないが、コレクタ電極、ベース電極
及びエミッタ電極の夫々を形成することにより１本実施
例の半導体集積回路装置は完成する。

以上５本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は。

前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において、種々変形し得ることは勿論である
。

例えば１本発明は、相補型Ｍ　Ｉ　Ｓ　ＦＥＴを有する
半導体集積回路装置に適用することができる。

具体的には、ウェル領域間をＵ字形状の溝とＶ字形状の
溝とで構成される素子間分離領域で分離する。

〔発明の効果〕

本願において開示される発明のうち１代表的なものによ
って得ることができる効果を簡単に説明すれば１次のと
おりである。

溝で形成した素子間分離領域を有する半導体集積回路装
置において、溝の形成に際して、半導体素子形成領域の
エツチングダメージを低減することができるので、半導
体素子の電気的特性の向上や素子間分離領域の素子分離
耐圧の向上を図ることができる。

【図面の簡単な説明】

第１図は１本発明の一実施例である素子間分離領域を有
する半導体集積回路装置の要部概略断面図。 第２図乃至第１１図は、前記半導体集積回路装置を各１
２造工程毎に示す要部概略断面図である。 図中、ｌ・・・半導体基板、２．６．８・・・半導体領
域、５．５Ａ・・・半導体Ｊ！（エピタキシャル層）、
３・・・Ｕ字形状の溝、４・・・埋込部材、７・・・Ｖ
字形状の溝、１０．１１，１２．１３・・・マスクであ
る。 第　　２　　図 第　　３　　図 第　　４　　図 第　　５　図 第　　６　　図 第　　７　　図 第　　８　　図 第　　９　　図 第１０図 第１１区 ／（ｆ’−）

Claims (1)

1. 【特許請求の範囲】 １、溝で形成された素子間分離領域を有する半導体集積
   回路装置の製造方法において、単結晶シリコンで形成さ
   れる半導体基板の素子形成領域間の主面に、異方性エッ
   チングで第１溝を形成する工程と、該第１溝内に埋込部
   材を埋込む工程と、該埋込部材の上部に多結晶シリコン
   で形成される第１半導体層を積層すると共に、前記素子
   形成領域の半導体基板の主面上部に、単結晶シリコンで
   形成される第２半導体層を積層する工程と、該第１半導
   体層を等方性エッチングで選択的に除去し、第２溝を形
   成する工程とを具備したことを特徴とする半導体集積回
   路装置の製造方法。 ２、前記第１溝はＵ字形状で形成され、前記第２溝はＶ
   字形状で形成されることを特徴とする特許請求の範囲第
   １項に記載の半導体集積回路装置の製造方法。 ３、前記第２溝は、前記第１溝に対して自己整合的に形
   成されることを特徴とする特許請求の範囲第１項又は第
   ２項に記載の半導体集積回路装置の製造方法。