JPS60182149A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPS60182149A JPS60182149A JP3667184A JP3667184A JPS60182149A JP S60182149 A JPS60182149 A JP S60182149A JP 3667184 A JP3667184 A JP 3667184A JP 3667184 A JP3667184 A JP 3667184A JP S60182149 A JPS60182149 A JP S60182149A
- Authority
- JP
- Japan
- Prior art keywords
- type
- oxide film
- silicon substrate
- epitaxial layer
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高速・高周波が要求される半導体集積回路の
製造方法に関するものである。
製造方法に関するものである。
高速化ならびに高周波化があり、これの実現が近年強く
要求されるようになっている。このような要求に応見る
には、配線容量および接合容量の減少をはかることがで
きる酸化膜分離構造を採用する必要がある。
要求されるようになっている。このような要求に応見る
には、配線容量および接合容量の減少をはかることがで
きる酸化膜分離構造を採用する必要がある。
第１図は、酸化膜分離構造を採用した従来のバイポーラ
集積回路のトランジスタ部の構造を示す断面図である。
集積回路のトランジスタ部の構造を示す断面図である。
この構造を有するバイポーラ集積回路は、Ｐ形半導体基
板１の中に、高濃度のＮ形不純物理込層２を形成した後
、Ｎ形エビタキシャ層３を成長し、さらに、このＮ形エ
ピタキンヤル層３を選択的にエツチングし、引き続いて
高圧酸化による酸化膜４を形成することによってコレク
タ領域となるＮ形エピタキシャル島領域３Ｑを形成し、
次いで、写真食刻技術、イオン注入法等により、絶縁膜
６を利用してＰ形ベース領域６、Ｎ＋形エミッタ領域７
を形成し、最後に配線Ｎ８を形成する方法により形成さ
れる。
板１の中に、高濃度のＮ形不純物理込層２を形成した後
、Ｎ形エビタキシャ層３を成長し、さらに、このＮ形エ
ピタキンヤル層３を選択的にエツチングし、引き続いて
高圧酸化による酸化膜４を形成することによってコレク
タ領域となるＮ形エピタキシャル島領域３Ｑを形成し、
次いで、写真食刻技術、イオン注入法等により、絶縁膜
６を利用してＰ形ベース領域６、Ｎ＋形エミッタ領域７
を形成し、最後に配線Ｎ８を形成する方法により形成さ
れる。
この構造では、酸化膜分離構造が採用されているため、
接合容量を小さくでき、このため、作り込まれたトラン
ジスタの高速・高周波化が可能になる。しかしながらＰ
形半導体基板１と、高濃度のＮ形不純物理込層２の間に
は依然として接合容量が残っており、この接合容量の存
在により高速・高周波化に限界がもたらされる問題があ
った。
接合容量を小さくでき、このため、作り込まれたトラン
ジスタの高速・高周波化が可能になる。しかしながらＰ
形半導体基板１と、高濃度のＮ形不純物理込層２の間に
は依然として接合容量が残っており、この接合容量の存
在により高速・高周波化に限界がもたらされる問題があ
った。
発明の目的
本発明の目的は、バイポーラ集積回路における絶縁分離
を、Ｐ−Ｎ接合による分離からすべて酸化膜による分離
に変更し、作り込まれるトランジスタなどの半導体素子
の高速・高周波化を可能にする製造方法を提供すること
にある。
を、Ｐ−Ｎ接合による分離からすべて酸化膜による分離
に変更し、作り込まれるトランジスタなどの半導体素子
の高速・高周波化を可能にする製造方法を提供すること
にある。
形の半導体基板の表裏両面に酸化処理を施したのち、表
面ＩＩＩに形成された酸化膜だけを写真食刻法等により
すべて除去し、露出させた半導体基板内ヤル層を成長さ
せ、この後、前記エピタキシャル層を選択的に酸化し、
エピタキシャル層を分断して裏面の酸化膜に繋がる酸化
層を形成することにより半導体素子形成用の島領域を形
成するものである。この方法によれば、島領域の分離に
ＰＮ接合が開力しないため接合容量の影響が完全に除か
れる。
面ＩＩＩに形成された酸化膜だけを写真食刻法等により
すべて除去し、露出させた半導体基板内ヤル層を成長さ
せ、この後、前記エピタキシャル層を選択的に酸化し、
エピタキシャル層を分断して裏面の酸化膜に繋がる酸化
層を形成することにより半導体素子形成用の島領域を形
成するものである。この方法によれば、島領域の分離に
ＰＮ接合が開力しないため接合容量の影響が完全に除か
れる。
酸化膜分離によるＮＰＮ）ランジスタの作り込みを例に
して詳しく説明する。第２図（ａ）〜（ｅ）は、製作過
程を順次示した図であり、先ず、第１図ｊａ）で示すよ
うに、Ｎ形シリコン基板９に対して高圧酸化法による酸
化処理を施し、表面側および裏面側に酸化膜１０および
１１を形成する。とれらの酸化膜の厚みは、特に限定さ
れるものではなく、両者間にＮ形シリコン基板が残され
る範囲であればよい。次いで、シリコン基板の裏面上の
全域に剛エツチング物質、例えばレジストヲ塗布し、こ
ののち、エツチング処理ｆ：施して表面側の酸化膜１０
をすべて除き、Ｎ形シリコン基板９の表面を露出させる
〔第２図（ｂ）〕。
して詳しく説明する。第２図（ａ）〜（ｅ）は、製作過
程を順次示した図であり、先ず、第１図ｊａ）で示すよ
うに、Ｎ形シリコン基板９に対して高圧酸化法による酸
化処理を施し、表面側および裏面側に酸化膜１０および
１１を形成する。とれらの酸化膜の厚みは、特に限定さ
れるものではなく、両者間にＮ形シリコン基板が残され
る範囲であればよい。次いで、シリコン基板の裏面上の
全域に剛エツチング物質、例えばレジストヲ塗布し、こ
ののち、エツチング処理ｆ：施して表面側の酸化膜１０
をすべて除き、Ｎ形シリコン基板９の表面を露出させる
〔第２図（ｂ）〕。
この後、第２図（ｃ）で示すように、Ｎ形シリコン基板
９０所定部分ＫＮ＋形埋込領域１２を形成し、さらに、
シリコン基板９の表面上にＮ形エピタキシャル層１３を
成長させる。以上の処理を受けたシリコン基板内へ、次
いで、分離用の酸化層を形成するわけであるが、この酸
化処理には、たとえば、周知の選択酸化法を利用する。
９０所定部分ＫＮ＋形埋込領域１２を形成し、さらに、
シリコン基板９の表面上にＮ形エピタキシャル層１３を
成長させる。以上の処理を受けたシリコン基板内へ、次
いで、分離用の酸化層を形成するわけであるが、この酸
化処理には、たとえば、周知の選択酸化法を利用する。
第２図（ｄ）は、酸化処理後の状態を示す図であり、図
示するように、Ｎ形エピタキシャル層１３ならびにＮ形
シリコン基板９を貫通して酸化膜１１に繋がる酸化層１
４が形成され、Ｎ形エピタキシャル島領域１３１が形成
される。
示するように、Ｎ形エピタキシャル層１３ならびにＮ形
シリコン基板９を貫通して酸化膜１１に繋がる酸化層１
４が形成され、Ｎ形エピタキシャル島領域１３１が形成
される。
次いで、第２図（ｅＪで示すように、Ｎ形エピタキシャ
ル島領域１３１の中に、Ｐ形ベース領域１５とＮ＋形エ
ミッタ領域１６を順次作り込み、１１後に、電極配線層
１７．１８および１９を形成することにより、トランジ
スタ部分が形成される。なお、ベースおよびエミッタ領
域は、選択拡散法あるいはイオン注入法などの方法で形
成すればよく、特別な方法による必要はない。２０は、
二酸化シリコン（ＳｉＯ２）などの絶縁膜である。以−
ヒの製造工程を経ることにより、酸化膜（酸化層）のみ
によって絶縁分離がなされたバイポーラ集積回路が形成
される。
ル島領域１３１の中に、Ｐ形ベース領域１５とＮ＋形エ
ミッタ領域１６を順次作り込み、１１後に、電極配線層
１７．１８および１９を形成することにより、トランジ
スタ部分が形成される。なお、ベースおよびエミッタ領
域は、選択拡散法あるいはイオン注入法などの方法で形
成すればよく、特別な方法による必要はない。２０は、
二酸化シリコン（ＳｉＯ２）などの絶縁膜である。以−
ヒの製造工程を経ることにより、酸化膜（酸化層）のみ
によって絶縁分離がなされたバイポーラ集積回路が形成
される。
なお、以上の説明は、ＮＰＮトランジスタの代表的な構
造例を示したが、エピタキシャル層の導電形をＰ形とし
、このエピタキシャル層を島状に分離してトランジスタ
のベース領域として利用する構造のようなものであって
も本発明の製造方法は適用可能である。
造例を示したが、エピタキシャル層の導電形をＰ形とし
、このエピタキシャル層を島状に分離してトランジスタ
のベース領域として利用する構造のようなものであって
も本発明の製造方法は適用可能である。
発明の効果
本発明の半導体集積回路の製造方法によれば、バイポー
ラ集積回路の製作に際して不可欠である絶縁分離による
島領域の形成が、ＰＮ接合を利用することなくなされる
。このため、分離用ＰＮ接合の容量が排除され、集積回
路の高速・高周波化を、従来の酸化膜分離構造のものよ
りもさらに高めることができる。 ′
ラ集積回路の製作に際して不可欠である絶縁分離による
島領域の形成が、ＰＮ接合を利用することなくなされる
。このため、分離用ＰＮ接合の容量が排除され、集積回
路の高速・高周波化を、従来の酸化膜分離構造のものよ
りもさらに高めることができる。 ′
第１図は、酸化膜分離構造を採用した従来のバイボーラ
集積回路のトランジスタ部の構造を示す断面図、第２図
（ａ）〜（ｅＪは、本発明の製造方法を駅間するため、
バイポーラ集積回路の製作過程を示す図である。 ９・・・・・・Ｎ形シリコン基板、１０，１１・・・・
・・酸化膜、１２・・・・・・Ｎ＋形埋込領域、１３・
・・・・・Ｎ形エピタキシャル層、１３１・・・・・・
Ｎ形エピタキシャル島領域、１４・・・・・・絶縁分離
用の酸化層、１５・・・・・Ｐ形ベース領域、１６・・
・・・・Ｎ＋形エミッタ領域、１７〜１９・・・・・・
電極配線層、２０・・・・・・絶縁膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第２図 第２図
集積回路のトランジスタ部の構造を示す断面図、第２図
（ａ）〜（ｅＪは、本発明の製造方法を駅間するため、
バイポーラ集積回路の製作過程を示す図である。 ９・・・・・・Ｎ形シリコン基板、１０，１１・・・・
・・酸化膜、１２・・・・・・Ｎ＋形埋込領域、１３・
・・・・・Ｎ形エピタキシャル層、１３１・・・・・・
Ｎ形エピタキシャル島領域、１４・・・・・・絶縁分離
用の酸化層、１５・・・・・Ｐ形ベース領域、１６・・
・・・・Ｎ＋形エミッタ領域、１７〜１９・・・・・・
電極配線層、２０・・・・・・絶縁膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第２図 第２図
Claims (1)
- 一導電形の半導体基板を酸化処理し、その表裏両面に酸
イビ膜を形成したのち、表面側に形成した酸化膜を除去
する工程、半導体基板の表面側から不純物を選択的に導
入して一導電形もしくは反対導電形の埋込領域を形成す
る工程、前記半導体基板上に一導電形もしくは反対導電
形のエピタキシャル層を形成する工程および選択酸化処
理を施し、前記エピタキシャル層および前記半導体基板
を分断する酸化層を形成する工程を経て島領域を形成す
ることを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3667184A JPS60182149A (ja) | 1984-02-28 | 1984-02-28 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3667184A JPS60182149A (ja) | 1984-02-28 | 1984-02-28 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60182149A true JPS60182149A (ja) | 1985-09-17 |
Family
ID=12476314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3667184A Pending JPS60182149A (ja) | 1984-02-28 | 1984-02-28 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182149A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5049521A (en) * | 1989-11-30 | 1991-09-17 | Silicon General, Inc. | Method for forming dielectrically isolated semiconductor devices with contact to the wafer substrate |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49110284A (ja) * | 1973-01-12 | 1974-10-21 | ||
| JPS5074386A (ja) * | 1973-08-27 | 1975-06-19 |
-
1984
- 1984-02-28 JP JP3667184A patent/JPS60182149A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49110284A (ja) * | 1973-01-12 | 1974-10-21 | ||
| JPS5074386A (ja) * | 1973-08-27 | 1975-06-19 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5049521A (en) * | 1989-11-30 | 1991-09-17 | Silicon General, Inc. | Method for forming dielectrically isolated semiconductor devices with contact to the wafer substrate |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4892837A (en) | Method for manufacturing semiconductor integrated circuit device | |
| JP2940984B2 (ja) | ＢｉＣＭＯＳ型半導体集積回路の製造方法 | |
| JPS60182149A (ja) | 半導体集積回路の製造方法 | |
| JPH0345548B2 (ja) | ||
| JP2567867B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPS627704B2 (ja) | ||
| JP2764988B2 (ja) | 半導体装置 | |
| JPH0878435A (ja) | 半導体装置の製造方法 | |
| JPS6120141B2 (ja) | ||
| JPS59186368A (ja) | 半導体装置の製造方法 | |
| JP2000232111A (ja) | 半導体装置の製造方法 | |
| JPH0252859B2 (ja) | ||
| JPS59231833A (ja) | 半導体装置及びその製造法 | |
| JPH0157506B2 (ja) | ||
| JPS59189667A (ja) | 半導体装置の製造方法 | |
| JPH0475663B2 (ja) | ||
| JPS639150A (ja) | 半導体装置の製造方法 | |
| JPS60245171A (ja) | 半導体集積回路装置の製造方法 | |
| JPH11233521A (ja) | 半導体装置の製造方法 | |
| JPH01183150A (ja) | 半導体集積回路装置の製造方法 | |
| JPH07130760A (ja) | バイポーラトランジスタ及びその製造方法 | |
| JPS5917282A (ja) | 半導体装置 | |
| JPS62111459A (ja) | 半導体装置の製造方法 | |
| JPH10326791A (ja) | 半導体装置の製造方法 | |
| JPH02105442A (ja) | 半導体集積回路の製造方法 |