JPH11233521A

JPH11233521A - 半導体装置の製造方法

Info

Publication number: JPH11233521A
Application number: JP3004098A
Authority: JP
Inventors: Makoto Yoshimi; 見信吉; Kazumi Inou; 納和美井; Takashi Yamada; 田敬山; Tomoaki Shino; 智彰篠; Mamoru Terauchi; 内衛寺; Shigeru Kawanaka; 中繁川; Sadayuki Yoshitomi; 富貞幸吉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-02-12
Filing date: 1998-02-12
Publication date: 1999-08-27

Abstract

(57)【要約】【課題】ラテラル・バイポーラ・トランジスタを形成
するに際して、シリコン基板と平行方向に単調に減少す
る不純物濃度をもたせたベース領域を形成し、そのベー
ス幅を０．１ミクロン以下に設定し、且つ最小のベース
抵抗でベース電極と接続することができる方法を提供す
ることを目的とする。【解決手段】内部ベース領域と外部ベース領域とを含
む素子領域を規定するマスクを用いて絶縁層の上に半導
体層を島状に形成し、その後にそのマスクをサイドエッ
チングにより一定の幅だけ縮小させてから不純物を導入
することにより自己整合的にｐ型の接続領域を形成し、
さらに不純物を熱拡散させて内部ベース領域を形成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。さらに具体的には、本発明は、ＳＯＩ
（Silicon on Insulator）基板上に従来よりも高性能な
バイポーラ・トランジスタを形成することができる製造
方法に関する。

【０００２】

【従来の技術】バイポーラ・トランジスタにおいて、そ
の遮断周波数（ft）などの高周波基本特性を改善するに
は、各電極間の寄生容量を低減することが有効である。
図８は、従来型のバイポーラ・トランジスタの構造を例
示する概略断面図である。すなわち、同図に例示したバ
イポーラ・トランジスタ１００は、シリコン基板上に形
成された積層型の構造を有し、ｐ型のシリコン基板１０
２の上に、ｎ⁺型コレクタ領域１０４、ｎ^-型コレクタ領
域１０５、ｐ⁺型ベース領域１０６、ｎ⁺型エミッタ領域
１０８が選択的に形成されている。また、トランジスタ
の要部は、素子分離用の酸化層１１０により絶縁されて
いる。

【０００３】

【発明が解決しようとする課題】しかし、図８に例示し
たような従来のトランジスタにおいては、各領域の間の
ｐｎ接合の面積が大きく、接合容量が大きいという問題
があった。すなわち、エミッタ・ベース間容量、ベース
・コレクタ間容量、コレクタ・シリコン基板間容量など
が発生し、高周波特性を劣化させる要因となっていた。

【０００４】このような従来型のバイポーラ・トランジ
スタの欠点を改善する構造として、ＳＯＩ基板上に形成
されるいわゆるラテラル・バイポーラ・トランジスタが
提案されている。

【０００５】図９は、ラテラル・バイポーラ・トランジ
スタの断面構造を表す概略説明図である。同図に示した
ように、ラテラル・パイポーラ・トランジスタ２００
は、絶縁層２０２の上に半導体層が形成され、ｎ⁺型エ
ミッタ領域２０４、ｐ型内部ベース領域２０６、ｎ^-型
コレクタ領域２０７、ｎ⁺型コレクタ領域２０８がこの
順序に接続された構成を有する。トランジスタ領域は、
保護膜２１０により覆われ、所定のコンタクト開口を介
して、エミッタ電極２２０とコレクタ電極２３０が接続
されている。また、内部ベース領域２０６も図示しない
ベース電極に接続される。

【０００６】このようなラテラル・バイポーラ・トラン
ジスタは、エミッタ、ベース、コレクタ間のｐｎ接合の
面積が小さく、寄生容量を削減することができるため、
高周波特性の大幅な改善を期待できる。

【０００７】しかし、ラテラル・バイポーラ・トランジ
スタにおいては、電流をシリコン基板面と平行方向に流
すため、内部ベース領域２０６の形成に際して、エミッ
タからコレクタヘかけて不純物濃度の勾配を設け、かつ
内部ベース領域２０６の幅Ｗを例えば０．１ミクロン以
下にする必要がある。しかし、このような内部ベース領
域２０６を高い再現性で形成することは従来、困難であ
った。

【０００８】さらに、このような狭い内部ベース領域２
０６に対し、ベース抵抗を増大させることなくベース電
極を接続するためには、極めて精密な位置合わせ技術
や、拡散技術が必要とされ、従来は、高い再現性で形成
することが困難であった。

【０００９】本発明は、かかる問題点に鑑みてなされた
ものであり、その目的は、バイポーラ・トランジスタに
おける電極間容量を低減させるため、ＳＯＩ基板上にラ
テラル・バイポーラ・トランジスタを形成するに際し
て、シリコン基板と平行方向に単調に減少する不純物濃
度をもたせたベース領域を形成し、そのベース幅を０．
１ミクロン以下に設定し、且つ最小のベ一ス抵抗でベー
ス電極と接続することができる方法を提供するものであ
る。

【００１０】

【課題を解決するための手段】すなわち、本発明の半導
体装置の製造方法は、絶縁層の上に隣接して並列配置さ
れたエミッタ領域と、内部ベース領域と、外部ベース領
域と、コレクタ領域とを有する半導体装置の製造方法で
あって、絶縁層の上に積層された半導体層の上にマスク
を形成して前記外部ベース領域の形状を決定し、前記マ
スクを縮小させてから不純物を導入し、熱処理を施すこ
とにより、内部ベース領域とそれに接続された外部ベー
ス領域とを自己整合的に形成することを特徴とし、微細
な内部ベースを高い精度で形成することができるととも
に、その内部ベースとベース電極とを低いベース抵抗で
確実に接続することができる。

【００１１】さらに具体的には、本発明の半導体装置の
製造方法は、絶縁層の上に隣接して並列配置されたエミ
ッタ領域と、内部ベース領域と、外部ベース領域と、コ
レクタ領域と、を有する半導体装置の製造方法であっ
て、絶縁層の上に積層された半導体層の上にマスクを形
成する工程と、少なくとも前記マスクにより覆われてい
る部分の前記半導体層を周囲から分離して前記外部ベー
ス領域の形状を決定する工程と、前記マスクの外寸を縮
小させる工程と、前記マスクに覆われていない部分の前
記半導体層に不純物を導入する工程と、熱処理を施すこ
とにより、前記不純物を前記マスクに覆われている前記
半導体層の部分に拡散させて前記内部ベース領域を形成
する工程と、を備えたことを特徴とし、微細な内部ベー
ス領域と、それに確実に接続されたｐ型領域とを自己整
合的に形成することができる。

【００１２】また、さらに具体的には、本発明の半導体
装置の製造方法は、絶縁層の上に、第２導電型のエミッ
タ領域と、第１導電型の内部ベース領域と、第２導電型
のコレクタ領域と、がこの順序に隣接して並列配置さ
れ、さらに、前記内部ベース領域の両側に第１導電型の
部分を有する外部ベース領域がそれぞれ隣接して並列配
置されてなる半導体装置の製造方法であって、絶縁層の
上に積層された半導体層の上に前記外部ベース領域の形
状を決定する第１のマスクと、前記エミッタ領域及び前
記コレクタ領域の形状を決定する第２のマスクと、を形
成する工程と、前記第１のマスク或いは前記第２のマス
クにより覆われている部分の前記半導体層を周囲から分
離する工程と、前記第２のマスクを除去する工程と、前
記第１のマスクの外寸を縮小させる工程と、前記第１の
マスクにより覆われていない部分の前記半導体層に第１
導電型の不純物を導入することにより、前記外部ベース
領域に第１導電型の第１の領域を形成する工程と、熱処
理を施すことにより、前記第１導電型の不純物を前記第
１のマスクにより覆われている前記半導体層の部分に拡
散させて前記内部ベース領域を形成するとともに前記外
部ベース領域に第１導電型の第２の領域を形成する工程
と、前記外部ベース領域の主要部を覆う第３のマスクを
形成する工程と、前記第１のマスクあるいは前記第３の
マスクにより覆われていない部分の前記半導体層に第２
導電型の不純物を導入することにより、前記エミッタ領
域と、前記コレクタ領域とを形成する工程と、を備えた
ことを特徴とし、自己整合的に形成された第１のｐ型領
域と第２のｐ型領域とにより、微細な内部ベース領域を
確実にベース電極と接続することができる。

【００１３】ここで、前記第１導電型の不純物は、ボロ
ンであり、前記第２導電型の不純物は、砒素とすると、
両者の拡散係数の違いを利用して微細な内部ベース領域
を高い精度で形成することが容易となる。

【００１４】また、前記分離する工程は、選択酸化法を
用い、前記縮小させる工程は、前記第１のマスクをエッ
チングすることによれば、プロセス条件を大幅に変更す
ることなく、高性能のラテラル・バイポーラ・トランジ
スタを確実に製造することができる。

【００１５】

【発明の実施の形態】本発明においては、内部ベース領
域と外部ベース領域とを含む素子領域を規定するマスク
を用いて絶縁層の上に半導体層を島状に形成し、そのマ
スクをサイドエッチングにより一定の幅だけ縮小させて
から不純物を導入することにより自己整合的にｐ型の接
続領域を形成し、さらに不純物を熱拡散させて内部ベー
ス領域を形成する。

【００１６】例えば、ｎｐｎ型トランジスタについて本
発明を説明すれば、マスクのサイドエッチングを利用し
て、ｐ型の内部ベース領域とｐ型の外部ベース領域とを
確実に接続することができる。その結果として、低いベ
ース抵抗で内部ベース領域とベース電極とを確実に接続
することができる。さらに、ｐ型の内部ベース領域とｎ
型のエミッタ領域は、同一のイオン注入マスクで形成さ
れるため、内部ベース領域の幅は、砒素とボロンの拡散
の差によってのみ決まる。この結果、ベース幅を極めて
よい制御性で形成することができる。さらに、ベース電
極とエミッタ電極は、マスク合わせにより確実に分離す
ることもできる。

【００１７】以下、図面を参照しつつ本発明の実施の形
態について説明する。図１は、本発明のバイポーラ・ト
ランジスタを表す概略構成図である。すなわち、同図
（ａ）は、その平面図であり、同図（ｂ）は、そのＡ−
Ａ’線断面図である。本発明のバイポーラ・トランジス
タ１０は、シリコン基板１２の上に形成された絶縁層１
４の上に形成されている。その活性領域は、ｎ⁺型エミ
ッタ領域１６、ｐ型内部ベース領域１８、ｎ^-型コレク
タ領域２０、ｎ⁺型コレクタ領域２２がこの順序に接続
された構成を有する。また、図１（ａ）に示したよう
に、内部ベース領域１８は、その両側に延在した外部ベ
ース領域２４、２４とつながっている。

【００１８】この外部ベース領域２４についてさらに詳
しく説明すると、まず、エミッタ側に比較的キャリア濃
度が高いｐ型領域２６Ａが帯状に形成されている。さら
に、それに隣接して、それよりもキャリア濃度が低いｐ
型領域２６Ｂが帯状に形成されている。また、これらの
外側には、キャリア濃度が高いｐ型のコンタクト領域２
６Ｃが形成されている。

【００１９】以上説明した各領域が形成された半導体層
は、酸化膜３６により素子分離されるとともに保護膜４
０により覆われ、所定のコンタクト開口を介して、エミ
ッタ電極４４、コレクタ電極４８に接続されている。ま
た、外部ベース領域２４、２４のコンタクト領域２６
Ｃ、２６Ｃには、それぞれベース電極４６、４６が接続
されている。

【００２０】ここで、本発明によれば、内部ベース領域
１８の幅Ｗは、例えば０．１ミクロン以下の寸法で精密
に形成することができる。その結果、遮断周波数を例え
ば２０〜３０ＧＨｚとすることができ、高周波特性の優
れた素子を実現できる。

【００２１】さらに、図１（ａ）に示したように、外部
ベース領域２４には、ｐ型領域２６Ａと、ｐ型領域２６
Ｂと、コンタクト領域２６Ｃとが形成されている。後に
詳述するように、ｐ型領域２６Ａのキャリア濃度は、ｐ
型領域２６Ｂのキャリア濃度よりも若干高いものとして
構成されている。また、コンタクト領域２６Ｃは、高い
キャリア濃度を有するｐ型の領域である。そして、ｐ型
領域２６Ｂは、内部ベース領域１８と連続して形成され
ている。すなわち、内部ベース領域１８は、ｐ型領域２
６Ｂとｐ型領域２６Ａとを介して、コンタクト領域２６
Ｃとつながり、ベース電極４６に確実に接続されてい
る。この結果として、内部ベース１８の幅Ｗを微細化し
ても、低いベース抵抗を維持しつつ、確実にベース電極
に接続することができる。

【００２２】次に、本発明のバイポーラ・トランジスタ
の製造方法を説明する。図２〜図７は、バイポーラ・ト
ランジスタ１０の製造方法を説明する要部工程平面図及
び工程断面図である。まず、図２に示したように、ＳＯ
Ｉウェーハ上に所定のマスクを形成する。具体的には、
まず、ｐ型シリコン基板１２に酸素をイオン注入して絶
縁層１４を形成する。イオン注入のドーズ量は、例えば
４ｘ１０¹⁷ｃｍ^-2とすることができる。イオン注入に続
いて、１３５０℃程度で、約６時間ほどアニールするこ
とにより、いわゆる低ドーズのＳＩＭＯＸ（Separation
by Implanted Oxygen）基板を作製する。この状態で
は、ＳＩＭＯＸ基板は、ｐ型のシリコン基板１２と絶縁
層１４とｐ型のシリコン層とが積層された構成を有す
る。続いて、このＳＩＭＯＸ基板の上層のシリコン層の
表面を約５００オングストロームの厚さ酸化し、酸化シ
リコン膜３６’を形成する。さらに、その表面にＣＶＤ
法により約５００オングストロームの厚さの窒化シリコ
ン膜４００を堆積する。この後に、リン（Ｐ）を加速電
圧４０ｋＶ、ドーズ量１ｘ１０¹²ｃｍ^-2の条件でイオン
注入することにより、ＳＩＭＯＸ基板上のｐ型シリコン
層をｎ^-型シリコン層２０’とする。

【００２３】この後、さらに窒化シリコン膜４００の上
に、ＣＶＤ法により酸化シリコン膜を堆積し、図示しな
いレジスト・マスクを用いて酸化シリコン膜をパターニ
ングすることにより、図１（ａ）に示したようなパター
ン形状を有するＣＶＤマスク４１０を形成する。このＣ
ＶＤマスク４１０は、後に詳述するように、トランジス
タの内部ベース領域と外部ベース領域とを規定する役割
を有する。

【００２４】次に、図３に示したように、酸化シリコン
膜３６’と窒化シリコン膜４００をパターニングする。
具体的には、同図（ａ）に示したようなパターン形状を
有するレジスト・マスク４２０を形成し、このレジスト
・マスク４２０とＣＶＤマスク４１０とをマスクとし
て、窒化シリコン膜４００と酸化シリコン膜３６’とを
エッチングする。ここで、レジスト・マスク４２０は、
トランジスタのエミッタ領域とコレクタ領域を規定する
役割を有する。

【００２５】次に、図４に示したように、素子分離す
る。具体的には、まず、レジスト・マスク４２０を除去
する。そして、選択酸化法を用いて窒化シリコン膜４０
０に覆われていない部分のシリコン層２０’を酸化する
ことにより、素子分離酸化膜３６を形成する。さらに、
フッ酸系のエッチング液によりウェーハをエッチングす
る。このエッチング処理によって、窒化シリコン膜４０
０の上に薄く堆積した酸化シリコン膜をエッチング除去
することができる。この際に、図４（ａ）に示したよう
に、ＣＶＤマスク４１０も同時にエッチングされ、その
外周は、当初の寸法よりも後退して、下地の窒化シリコ
ン膜４００が露出する。

【００２６】本発明によれば、後に詳述するように、こ
のエッチングによる後退を利用して、内部ベース領域と
外部ベース領域とを確実に接続することができる。ＣＶ
Ｄマスク４１０の後退量Ｌ１は、エッチングの条件によ
り制御することが可能であり、例えば、０．３ミクロン
程度とすることができる。また、このエッチング方法
は、前述したフッ酸系のエッチング液に限定されず、あ
る程度の等方性を有するエッチング方法であれば、ウエ
ット・エッチング法でも、ドライ・エッチング法でも良
い。

【００２７】ここで、先の選択酸化工程によって、いわ
ゆる「バーズビーク」が生ずるために、シリコン層２
０’の外周も後退する。このシリコン層の後退量Ｌ２
は、例えば、０．２ミクロン程度である。従って、ウェ
ーハの垂直上方からみた場合に、シリコン層２０’の外
周は、ＣＶＤマスク４１０の外周よりも、０．１ミクロ
ン程度はみ出すように形成することができる。

【００２８】次に、図５に示したように、内部ベース領
域を形成する。具体的には、まず、トランジスタのエミ
ッタ領域と、内部・外部ベース領域の一部とが露出する
ようなレジスト・マスク４３０を形成する。そして、ベ
ース拡散用のボロン（Ｂ）を例えば、加速電圧４０ｋ
Ｖ、ドーズ量１ｘ１０¹⁴ｃｍ^-2程度の条件でイオン注入
する。このイオン注入により、ＣＶＤマスク４１０とレ
ジスト・マスク４３０に覆われていない部分のシリコン
層２０’に、酸化シリコン膜３６’と窒化シリコン膜４
００を通してボロンが打ち込まれる。

【００２９】この後、熱拡散処理を施すことにより、注
入されたボロンは、ｐ型ドーパントとして活性化すると
共に、図５（ｂ）に点線で示すようにコレクタ側に拡散
して内部ベース領域１８を形成する。内部ベース領域の
幅Ｗは、ボロンの注入量と熱拡散処理の条件とにより調
節することができる。熱拡散処理の具体的な条件は、例
えば、約８５０℃で、３０分間程度とすることができ
る。

【００３０】また、このイオン注入によって、外部ベー
ス領域２４、２４のうちでマスク４１０、４３０に覆わ
れていない部分２６Ａ、２６Ａにもボロンが注入されて
キャリア濃度が高いｐ型領域２６Ａ、２６Ａが形成され
る。本発明によれば、これらのｐ型領域２６Ａ、２６Ａ
を、ＣＶＤマスク４１０をエッチングして後退させるこ
とによっていわゆる自己整合的に形成することができ
る。

【００３１】さらに、熱拡散処理により、そのｐ型領域
２６Ａ、２６Ａに隣接するマスク４１０の下部のシリコ
ン層にボロンが拡散して、キャリア濃度がより低いｐ型
領域２６Ｂ、２６Ｂが形成される。本発明によれば、こ
のようにｐ型領域２６Ａ、２６Ｂを自己整合的に形成す
ることにより、内部ベース領域１８とベース電極４６と
を低いベース抵抗で確実に接続することができるように
なる。

【００３２】次に、図６に示したように、エミッタ領域
とコレクタ領域とを形成する。具体的には、まず、レジ
スト・マスク４３０を除去し、新たに、図示したように
ベース領域を覆い、エミッタとコレクタ高濃度領域を露
出させるレジスト・マスク４４０を形成する。そして、
砒素（Ａｓ）を、例えば、加速電圧４０ｋＶ、４ｘ１０
¹⁵ｃｍ^-2の条件でイオン注入する。このイオン注入によ
り、窒化シリコン膜４００と酸化シリコン膜３６’を通
してシリコン層に砒素が導入される。この後に、熱処理
を施すことにより、注入された砒素が活性化して、ｎ⁺
型のエミッタ領域１６とコレクタ領域２２とが形成され
る。

【００３３】なお、この熱処理の際に、注入された砒素
も半導体層中を拡散する。しかし、前述したボロンの場
合と比較すると、砒素の拡散係数の方が低い。従って、
砒素の活性化処理に伴って砒素がｐ型の内部ベース領域
に拡散し、その導電型を反転させるという現象は、無視
することができる。

【００３４】また、砒素以外のｎ型の不純物として、よ
り高い拡散係数を有するものを用いることも可能であ
る。但し、このような場合には、図５に関して前述した
ボロンの熱拡散処理よりも、熱処理の温度を下げるか、
または時間を短縮して、内部ベース領域のｎ型化を抑制
する必要がある。

【００３５】また、レジスト・マスク４４０の形成に際
しては、そのパターニング精度に応じて、図６に符号Ｅ
で示したように、外部ベース領域２４のｐ型領域２６Ａ
の一部が露出することもある。このように露出した外部
ベース領域は、砒素が注入されてｎ型化する。しかし、
その内側には、窒化シリコン膜３６’の下にボロンが拡
散して形成されたｐ型領域２６Ｂが形成されているため
に、内部ベース領域１８とベース電極との間の接続は、
確保することができる。

【００３６】次に、図７に示したように、コンタクト領
域２６Ｃを形成する。具体的には、まず、ＣＶＤマスク
４１０と窒化シリコン膜４００を除去する。但し、これ
らを除去せずに、そのまま残してトランジスタを形成し
ても良い。次に、図示したように、エミッタ領域１６と
コレクタ領域２２とを覆い、外部領域を露出したレジス
ト・マスク４５０を形成する。さらに、ボロン（Ｂ）
を、例えば、加速電圧３０ｋＶ、ドーズ量２ｘ１０¹⁵ｃ
ｍ^-2の条件でイオン注入し、熱処理を施すことにより、
キャリア濃度が高いｐ型の外部ベース領域を形成する。

【００３７】その後、例えばＣＶＤ法により酸化シリコ
ン膜を堆積することにより、保護膜４０を形成する。さ
らに、所定のコンタクト開口を形成した後に、アルミニ
ウム（Ａｌ）などの電極配線を施すことにより、エミッ
タ電極４４、ベース電極４６、コレクタ電極４８を形成
して、図１に示したバイポーラ・トランジスタ１０が完
成する。

【００３８】本発明によれば、図５に関して前述したよ
うに、ボロンと砒素の熱拡散係数の相違を利用して、内
部ベース領域１８を高い寸法精度で形成することができ
る。すなわち、ボロンの注入量と、その後の熱拡散処理
の条件を調節することにより、内部ベース領域１８の幅
Ｗを制御することができ、微細な幅Ｗを有する内部ベー
ス領域１８を高い再現性で製造することができるように
なる。その結果として、従来よりも優れた性能を有する
ラテラル・バイポーラ・トランジスタを従来よりもはる
かに容易且つ確実に製造することができる。

【００３９】また、本発明によれば、ＣＶＤマスク４１
０をエッチングにより後退させて、外部ベース領域２
４、２４の一部にキャリア濃度が高いｐ型の領域２６
Ａ、２６Ａを形成し、さらに、その内側にボロンを拡散
させてｐ型領域２６Ｂ、２６Ｂを形成することによっ
て、内部ベース領域１８とベース電極４６、４６とを低
いベース抵抗で接続することができる。すなわち、本発
明によれば、自己整合的にｐ型領域２６Ａ、２６Ｂを形
成することができる。従って、素子寸法が数ミクロン程
度の微細なラテラル・バイポーラ・トランジスタにおい
ても、ベース抵抗を増加させることなく、確実にベース
電極に接続することができる。

【００４０】本発明によれば、内部ベース１８とｐ型領
域２６Ｂとを自動的に接続することができるので、特
に、内部ベース１８の幅Ｗを微細化した場合にその効果
が顕著となる。すなわち、従来は、内部ベースの幅を微
細化した場合には、外部ベース領域と確実に接続するこ
とが極めて困難であった。これに対して、本発明によれ
ば、極めて容易且つ確実に内部ベースと外部ベースとを
接続することができるようになる。

【００４１】以上、具体例を参照しつつ本発明の実施の
形態について説明した。しかし、本発明は、これらの具
体例に限定されるものではない。例えば、図２に関して
前述した例においては、ＳＩＭＯＸ基板を用いた場合に
ついて説明したが、これ以外にも、例えば、いわゆる張
り合わせＳＯＩ基板を用いても本発明は同様に実施して
同様の効果を得ることができる。

【００４２】また、ドーパントとして用いる不純物の種
類も、前述した例には限定されない。すなわち、エミッ
タ領域のドーパントよりも内部ベース領域のドーパント
の方が高い拡散係数を有する場合には、本発明を同様に
適用して、同様の効果を得ることができる。また、エミ
ッタ領域のドーパントよりも内部ベース領域のドーパン
トの方が高い拡散係数を有するような場合であっても、
それぞれの熱処理条件を調節することにより、同様の効
果を得ることができる。

【００４３】また、ボロンと砒素を注入する順序や、ボ
ロンを熱拡散させる処理と砒素を活性化させる処理の順
序も、前述した例には限定されない。この他にも、注入
する順序を逆転させることも可能であり、また、これら
の熱処理を同時に施すようにしても良い。

【００４４】さらに、イオン注入条件、エッチング条
件、熱処理条件、各種堆積膜の材質や膜厚などに関して
も、本発明の主旨を逸脱しない範囲で、適宜変更するこ
とができる。

【００４５】

【発明の効果】以上説明したように、本発明によれば、
ｐ型ドーパントとｎ型ドーパントの熱拡散係数の相違を
利用して、微細な内部ベース領域を高い寸法精度で形成
することができる。その結果として、従来よりも優れた
性能を有するラテラル・バイポーラ・トランジスタを従
来よりもはるかに容易、確実に高い再現性で製造するこ
とができる。

【００４６】また、本発明によれば、内部ベース領域と
ベース電極との電気的な接続を高いマージンで実現する
ことができる。すなわち、ＣＶＤマスクをエッチングに
より後退させて、外部ベース領域の一部にキャリア濃度
が高いｐ型の領域を形成し、さらに、その内側にボロン
を拡散させてｐ型領域を形成することによって、内部ベ
ース領域とベース電極とを低いベース抵抗で接続するこ
とができる。すなわち、本発明によれば、自己整合的に
ｐ型領域を形成することができる。従って、素子寸法が
数ミクロン程度の微細なラテラル・バイポーラ・トラン
ジスタにおいても、ベース抵抗を増加させることなく、
確実にベース電極に接続することができる。

【００４７】特に、本発明によれば、内部ベースとｐ型
領域とを自動的に接続することができるので、内部ベー
スの幅を微細化した場合にその効果が顕著となる。すな
わち、従来は、内部ベースの幅を微細化した場合には、
外部ベース領域と確実に接続することが極めて困難であ
った。これに対して、本発明によれば、極めて容易且つ
確実に内部ベースと外部ベースとを接続することができ
るようになる。

【００４８】以上詳述したように、本発明によれば、高
性能を有するラテラル・バイポーラ・トランジスタを容
易に高い再現性で製造することができるようになり、産
業上のメリットは多大である。

【図面の簡単な説明】

【図１】本発明のバイポーラ・トランジスタを表す概略
構成図である。すなわち、同図（ａ）は、その平面図で
あり、同図（ｂ）は、そのＡ−Ａ’線断面図である。

【図２】バイポーラ・トランジスタ１０の製造方法を説
明する要部工程平面図及び工程断面図である。

【図３】バイポーラ・トランジスタ１０の製造方法を説
明する要部工程平面図及び工程断面図である。

【図４】バイポーラ・トランジスタ１０の製造方法を説
明する要部工程平面図及び工程断面図である。

【図５】バイポーラ・トランジスタ１０の製造方法を説
明する要部工程平面図及び工程断面図である。

【図６】バイポーラ・トランジスタ１０の製造方法を説
明する要部工程平面図及び工程断面図である。

【図７】バイポーラ・トランジスタ１０の製造方法を説
明する要部工程平面図及び工程断面図である。

【図８】従来型のトランジスタの断面図である。

【図９】ラテラル・バイポーラ・トランジスタの断面構
造を表す概略説明図である。

【符号の説明】

１０ラテラル・バイポーラ・トランジスタ１２シリコン基板１４絶縁層１６エミッタ領域１８内部ベース領域２０コレクタ領域２２コレクタ領域２４外部ベース領域２６Ａｐ型領域２６Ｂｐ型領域２６Ｃコンタクト領域３６酸化膜４０保護膜４４エミッタ電極４６ベース電極４８コレクタ電極４００窒化シリコン膜４１０ＣＶＤマスク４２０、４３０、４４０、４５０レジスト・マスク１００バイポーラ・トランジスタ１０２シリコン基板１０４、１０５コレクタ領域１０６ベース領域１０８エミッタ領域１１０素子分離領域２００ラテラル・バイポーラ・トランジスタ２０２絶縁層２０４エミッタ領域２０６内部ベース領域２０７、２０８コレクタ領域２１０保護膜２２０エミッタ電極２３０コレクタ電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者篠智彰神奈川県川崎市幸区小向東芝町１株式会社東芝研究開発センター内 (72)発明者寺内衛神奈川県川崎市幸区小向東芝町１株式会社東芝研究開発センター内 (72)発明者川中繁神奈川県川崎市幸区小向東芝町１株式会社東芝研究開発センター内 (72)発明者吉富貞幸神奈川県川崎市幸区小向東芝町１株式会社東芝研究開発センター内

Claims

【特許請求の範囲】

【請求項１】絶縁層の上に隣接して並列配置されたエミ
ッタ領域と、内部ベース領域と、外部ベース領域と、コ
レクタ領域とを有する半導体装置の製造方法であって、絶縁層の上に積層された半導体層の上にマスクを形成し
て前記外部ベース領域の形状を決定し、前記マスクを縮
小させてから不純物を導入し、熱処理を施すことによ
り、内部ベース領域とそれに接続された外部ベース領域
とを自己整合的に形成することを特徴とする半導体装置
の製造方法。
【請求項２】絶縁層の上に隣接して並列配置されたエミ
ッタ領域と、内部ベース領域と、外部ベース領域と、コ
レクタ領域と、を有する半導体装置の製造方法であっ
て、絶縁層の上に積層された半導体層の上にマスクを形成す
る工程と、少なくとも前記マスクにより覆われている部分の前記半
導体層を周囲から分離して前記外部ベース領域の形状を
決定する工程と、前記マスクの外寸を縮小させる工程と、前記マスクに覆われていない部分の前記半導体層に不純
物を導入する工程と、熱処理を施すことにより、前記不純物を前記マスクに覆
われている前記半導体層の部分に拡散させて前記内部ベ
ース領域を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項３】絶縁層の上に、第２導電型のエミッタ領域
と、第１導電型の内部ベース領域と、第２導電型のコレ
クタ領域と、がこの順序に隣接して並列配置され、さら
に、前記内部ベース領域の両側に第１導電型の部分を有
する外部ベース領域がそれぞれ隣接して並列配置されて
なる半導体装置の製造方法であって、絶縁層の上に積層された半導体層の上に前記外部ベース
領域の形状を決定する第１のマスクと、前記エミッタ領
域及び前記コレクタ領域の形状を決定する第２のマスク
と、を形成する工程と、前記第１のマスク或いは前記第２のマスクにより覆われ
ている部分の前記半導体層を周囲から分離する工程と、前記第２のマスクを除去する工程と、前記第１のマスクの外寸を縮小させる工程と、前記第１のマスクにより覆われていない部分の前記半導
体層に第１導電型の不純物を導入することにより、前記
外部ベース領域に第１導電型の第１の領域を形成する工
程と、熱処理を施すことにより、前記第１導電型の不純物を前
記第１のマスクにより覆われている前記半導体層の部分
に拡散させて前記内部ベース領域を形成するとともに前
記外部ベース領域に第１導電型の第２の領域を形成する
工程と、前記外部ベース領域の主要部を覆う第３のマスクを形成
する工程と、前記第１のマスクあるいは前記第３のマスクにより覆わ
れていない部分の前記半導体層に第２導電型の不純物を
導入することにより、前記エミッタ領域と、前記コレク
タ領域とを形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項４】前記第１導電型の不純物は、ボロンであ
り、前記第２導電型の不純物は、砒素であることを特徴とす
る請求項３記載の半導体装置の製造方法。
【請求項５】前記分離する工程は、選択酸化法を用い、前記縮小させる工程は、前記第１のマスクをエッチング
することによることを特徴とする請求項２〜４のいずれ
か１つに記載の半導体装置の製造方法。