JPH0226065A - スタックキャパシタｄｒａｍセル及びその製造方法 - Google Patents
スタックキャパシタｄｒａｍセル及びその製造方法Info
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- JPH0226065A JPH0226065A JP63319667A JP31966788A JPH0226065A JP H0226065 A JPH0226065 A JP H0226065A JP 63319667 A JP63319667 A JP 63319667A JP 31966788 A JP31966788 A JP 31966788A JP H0226065 A JPH0226065 A JP H0226065A
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- 239000003990 capacitor Substances 0.000 title claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 238000003860 storage Methods 0.000 claims abstract description 44
- 238000005530 etching Methods 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 13
- 125000006850 spacer group Chemical group 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 3
- 230000001534 intropic effect Effects 0.000 claims 1
- 229920000642 polymer Polymers 0.000 abstract 5
- 210000004027 cell Anatomy 0.000 description 36
- 239000010410 layer Substances 0.000 description 10
- 239000002184 metal Substances 0.000 description 5
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＤＲＡＭセルとその製造方法に関し、特に同一
面積で高容量のキャパシタを得ることができるスタック
キャパシタ（３ｔａｃｈ ＣａｐａＯｉｔＯｒ）ＤＲ
ＡＭセル及びその製造方法に関するものである。
面積で高容量のキャパシタを得ることができるスタック
キャパシタ（３ｔａｃｈ ＣａｐａＯｉｔＯｒ）ＤＲ
ＡＭセル及びその製造方法に関するものである。
最近、高集積化のすい勢にあるＤＲＡＭ技術分野では、
各々のセルから必要なキャパシタの容Ｏをそのまま維持
しながらそのキャパシタが占有するチップ上の面積を最
小化するための努力が傾注されてきた。
各々のセルから必要なキャパシタの容Ｏをそのまま維持
しながらそのキャパシタが占有するチップ上の面積を最
小化するための努力が傾注されてきた。
これによって、限定された部分でキャパシタの断面積を
最大化させることができるトレンチキャパシタ形ＤＲＡ
Ｍセルとスタックキャパシタ形ＤＲＡＭセルが登場され
ており、これは半導体装置特に、ＤＲＡＭの高集積化に
大きな寄与をすることになりました。
最大化させることができるトレンチキャパシタ形ＤＲＡ
Ｍセルとスタックキャパシタ形ＤＲＡＭセルが登場され
ており、これは半導体装置特に、ＤＲＡＭの高集積化に
大きな寄与をすることになりました。
このような従来のＤＲＡＭセル中で本発明の分野及びス
タックキャパシタ形ＤＲＡＭセルの製造方法を、その垂
直断面図に図示した第１図を参照して説明すると次の通
りである。
タックキャパシタ形ＤＲＡＭセルの製造方法を、その垂
直断面図に図示した第１図を参照して説明すると次の通
りである。
Ｐ形基板３１上にＰ形つェル３２を形成し、ここにアク
ティブ領域を限定してフィールドオキサイド（Ｏｘｉｄ
ｅ）３４を形成した後、不純物を注入してＰ＋層を形成
する工程と、 次に、ゲートポリ３５とソース及びドレイン領域を形成
してトランジスタを形成した後、トランジスタのソース
領域にコンタクトを作ってストリッジポリ４１を堆積し
て上記のストリッジポリ４１を限定蝕刻する工程と、 上記ストリッジポリ４１を酸化させてキャパシタ誘電層
４６を形成した後、プレートポリ４８をｊｔＭＩ４Ｌ、
、次にオキサイド（Ｏｘｉｄｅ）４９、ポリサイド５０
、Ｂ ＰＳＧ５１及びメタル５２を順次に形成する工
程を通ってスタックキャパシタ形ＤＲＡＭセルを製造す
る。
ティブ領域を限定してフィールドオキサイド（Ｏｘｉｄ
ｅ）３４を形成した後、不純物を注入してＰ＋層を形成
する工程と、 次に、ゲートポリ３５とソース及びドレイン領域を形成
してトランジスタを形成した後、トランジスタのソース
領域にコンタクトを作ってストリッジポリ４１を堆積し
て上記のストリッジポリ４１を限定蝕刻する工程と、 上記ストリッジポリ４１を酸化させてキャパシタ誘電層
４６を形成した後、プレートポリ４８をｊｔＭＩ４Ｌ、
、次にオキサイド（Ｏｘｉｄｅ）４９、ポリサイド５０
、Ｂ ＰＳＧ５１及びメタル５２を順次に形成する工
程を通ってスタックキャパシタ形ＤＲＡＭセルを製造す
る。
大略、このような方法から！Ｊ造されるＤＲＡＭセルの
キャパシタの有効面積はストリッジポリ４１の上部と側
面の面積となるが、今までは、スタックキャパシタの有
効面積を増加させるためにセルの面に堆積される上記ス
トリッジポリ４１の厚みを増加させてきていた。
キャパシタの有効面積はストリッジポリ４１の上部と側
面の面積となるが、今までは、スタックキャパシタの有
効面積を増加させるためにセルの面に堆積される上記ス
トリッジポリ４１の厚みを増加させてきていた。
しかしながら、上記のようにストリッジポリの側面の面
積を増加させることにだけで充分なキャパシタの容量も
確保するのには、少なくとも＾集積メモリでは困難であ
る。なぜならば、４ＭＤＲＡＭセルの面積は１０μ鴎２
程度であるが、１６ＭＤＲＡＭセルの場合その面積は５
８ｍ２程度に減少されるためである。また、セルの前面
からストリッジポリの厚みを増加させることはセルのト
ポ０ジ（ｔｏｐｏｌｏＯＶ）の悪化を招来して、ストリ
ッジポリのバターニング（ｐａｔｔｅｒｎｉｎａ）ばか
りでなくビットライン及びメモリのパターンの形成をも
難しくするので、現在の単層のオキサイド〈０ｘ１ｄｏ
）又は多層のオキサイド（Ｏｘｉｄｅ）−ナイトライド
−オキサイド（Ｏｘｉｄｅ）を誘電初層にする時、上記
の従来の方法から４ＭＤＲＡＭ以上の高集積ＤＲＡＭセ
ルを製造することが困難となる。
積を増加させることにだけで充分なキャパシタの容量も
確保するのには、少なくとも＾集積メモリでは困難であ
る。なぜならば、４ＭＤＲＡＭセルの面積は１０μ鴎２
程度であるが、１６ＭＤＲＡＭセルの場合その面積は５
８ｍ２程度に減少されるためである。また、セルの前面
からストリッジポリの厚みを増加させることはセルのト
ポ０ジ（ｔｏｐｏｌｏＯＶ）の悪化を招来して、ストリ
ッジポリのバターニング（ｐａｔｔｅｒｎｉｎａ）ばか
りでなくビットライン及びメモリのパターンの形成をも
難しくするので、現在の単層のオキサイド〈０ｘ１ｄｏ
）又は多層のオキサイド（Ｏｘｉｄｅ）−ナイトライド
−オキサイド（Ｏｘｉｄｅ）を誘電初層にする時、上記
の従来の方法から４ＭＤＲＡＭ以上の高集積ＤＲＡＭセ
ルを製造することが困難となる。
その理由は、従来の技術で１６ＭＤＲＡＭを製造する場
合に１セル当りのキャパシタの電荷蓄積８騰が急に減少
するためです。
合に１セル当りのキャパシタの電荷蓄積８騰が急に減少
するためです。
本発明はこのような問題点を解決するために案出したも
のであって、限定されたキャパシタの面積からスタック
キャパシタの有効面積を最大化させることによって１６
ＭＤＲＡＭを製造することができるスタックキャパシタ
ＤＲＡＭセルと、その製造方法を提供することを目的と
したものである。
のであって、限定されたキャパシタの面積からスタック
キャパシタの有効面積を最大化させることによって１６
ＭＤＲＡＭを製造することができるスタックキャパシタ
ＤＲＡＭセルと、その製造方法を提供することを目的と
したものである。
本発明の特徴は、キャパシタ用ストリッジポリがフィー
ルドオキサイド（Ｏｘｉｄｅ）の上部にてだけ厚く形成
され、上記ストリッジポリの境界部分の下部ではアンダ
カットが形成されるものでキャパシタの有効面積が最大
化になるスタックキャパシタＤＲＡＭセルの構造にあり
、また上記ＤＲＡＭセルを製造する方法であり、ＰＷ３
基板上にトランジスタインタポリ絶縁層とを形成した後
、ここに１次ポリを堆積する第１工程と、サドルマスク
を用いてストリッジポリをフィールドオキサイド（Ｏｘ
ｉｄｅ）上部に厚く形成しその他の部分くビットライン
コンタクト部分等）には薄く形成する第２工程と、全面
にＣＶＤオキサイド（Ｏｘｉｄｅ）を形成した後セルの
単位別に限定蝕刻し、蝕刻された上記ＣＶ［５オキサイ
ド（Ｏｘｉｄｅ）の境界部分にエッチバックを通したオ
キサイド（Ｏｘｉｄｅ）スペーサを形成する第３工程と
、 上記ＣＶＤオキサイド（Ｏｘｉｄｅ）パターンをマスク
としてストリッジポリを蝕刻し、次にアイソトロビック
蝕剣法によりＣＶＤオキサイド（Ｏｘｉｄｅ）を蝕刻し
てストリッジポリにアンダーカットが形成されるように
する第４工程と、 全面にキャパシタ誘導層を形成しプレートポリを堆積し
た後、プレートポリの表面を酸化させてポリオキサイド
（Ｏｘｉｄｅ）を形成する第５工程と、通常のビットラ
インの形成工程等を通って高集積ＤＲＡＭセルを製造す
ることができるセルの製造方法にある。
ルドオキサイド（Ｏｘｉｄｅ）の上部にてだけ厚く形成
され、上記ストリッジポリの境界部分の下部ではアンダ
カットが形成されるものでキャパシタの有効面積が最大
化になるスタックキャパシタＤＲＡＭセルの構造にあり
、また上記ＤＲＡＭセルを製造する方法であり、ＰＷ３
基板上にトランジスタインタポリ絶縁層とを形成した後
、ここに１次ポリを堆積する第１工程と、サドルマスク
を用いてストリッジポリをフィールドオキサイド（Ｏｘ
ｉｄｅ）上部に厚く形成しその他の部分くビットライン
コンタクト部分等）には薄く形成する第２工程と、全面
にＣＶＤオキサイド（Ｏｘｉｄｅ）を形成した後セルの
単位別に限定蝕刻し、蝕刻された上記ＣＶ［５オキサイ
ド（Ｏｘｉｄｅ）の境界部分にエッチバックを通したオ
キサイド（Ｏｘｉｄｅ）スペーサを形成する第３工程と
、 上記ＣＶＤオキサイド（Ｏｘｉｄｅ）パターンをマスク
としてストリッジポリを蝕刻し、次にアイソトロビック
蝕剣法によりＣＶＤオキサイド（Ｏｘｉｄｅ）を蝕刻し
てストリッジポリにアンダーカットが形成されるように
する第４工程と、 全面にキャパシタ誘導層を形成しプレートポリを堆積し
た後、プレートポリの表面を酸化させてポリオキサイド
（Ｏｘｉｄｅ）を形成する第５工程と、通常のビットラ
インの形成工程等を通って高集積ＤＲＡＭセルを製造す
ることができるセルの製造方法にある。
以下添付図面によって本発明のＤＲＡＭセルの製造方法
を説明する。
を説明する。
第５図において、
ａ）Ｐ形基板１上にＰ形つェル２とＮ形つェル３とを形
成する。
成する。
ｂ）上記Ｐ形つェル２上にてフィールド領域となる部分
にＰ形不純物を注入しフィールドオキサイド（Ｏｘｉｄ
ｅ） ４を形成する。これによってＰ＋層のチャンネル
ストップ領域が形成される。
にＰ形不純物を注入しフィールドオキサイド（Ｏｘｉｄ
ｅ） ４を形成する。これによってＰ＋層のチャンネル
ストップ領域が形成される。
Ｃ）上記アクティブ領域にゲート酸化膜を形成した後、
トランジスタのスレッショルド電圧を調節するためのイ
オンを注入し、ポリを堆積させた後、ゲートポリオキサ
イド（Ｏｘｉｄｅ） ６を形成し、これを限定蝕刻して
ゲートポリ５を形成する。
トランジスタのスレッショルド電圧を調節するためのイ
オンを注入し、ポリを堆積させた後、ゲートポリオキサ
イド（Ｏｘｉｄｅ） ６を形成し、これを限定蝕刻して
ゲートポリ５を形成する。
ｄ）上記ゲートポリ５の側面にオキサイド（Ｏｘｉｄｅ
）スペーサ７を形成した後、イオンを注入してトランジ
スタのソースとドレイン領域とを形成する。
）スペーサ７を形成した後、イオンを注入してトランジ
スタのソースとドレイン領域とを形成する。
ｅ）上記工程後、各々１００ＯＡ程度のＣＶＤオキサイ
ド（Ｏｘｉｄｅ） ８、ナイトライド９、ＣＶＤオキサ
イド（Ｏｘｉｄｅ） １０を順次に形成した後１次ポリ
１１を３００ＯＡ程度に堆積する。
ド（Ｏｘｉｄｅ） ８、ナイトライド９、ＣＶＤオキサ
イド（Ｏｘｉｄｅ） １０を順次に形成した後１次ポリ
１１を３００ＯＡ程度に堆積する。
ここで、ＣＶＤオキサイド（Ｏｘｉｄｅ） ８、ナイト
ライド９、ＣＶＤオキサイド（，０ｘｉｄｅ） １０ハ
１次ポリ１１とゲートポリ５とのインタポリ絶縁層とな
り、この時、上記１次ポリ１１は本来ｎ＋でドーピング
されたポリを堆積するか又は通常のポリを堆積した後イ
オン注入を通ってｎ＋トド−ングさせることができる。
ライド９、ＣＶＤオキサイド（，０ｘｉｄｅ） １０ハ
１次ポリ１１とゲートポリ５とのインタポリ絶縁層とな
り、この時、上記１次ポリ１１は本来ｎ＋でドーピング
されたポリを堆積するか又は通常のポリを堆積した後イ
オン注入を通ってｎ＋トド−ングさせることができる。
ｆ）第２図に図示したサドルマスク（Ｓａｄｄｌｅｍａ
ｓｋ） ２３を用いて、セルとセルとを分離するフィー
ルドオキサイド（Ｏｘｉｄｅ） ４上部の１次ポリ１１
だけを残して蝕刻した後、次の工程にてキャパシタの一
つの電極となる２次ポリ１１′とトランジスタとのソー
スを連結させるためのベリドコンタクト１２を限定して
形成する。この時、１次ポリ１１を堆積する前にベリド
コンタクト１２を先に形成することもできる。
ｓｋ） ２３を用いて、セルとセルとを分離するフィー
ルドオキサイド（Ｏｘｉｄｅ） ４上部の１次ポリ１１
だけを残して蝕刻した後、次の工程にてキャパシタの一
つの電極となる２次ポリ１１′とトランジスタとのソー
スを連結させるためのベリドコンタクト１２を限定して
形成する。この時、１次ポリ１１を堆積する前にベリド
コンタクト１２を先に形成することもできる。
９）上記の工程後、全面に２次ポリ１１−を１にＣＶＤ
オキサイド（Ｏｘｉｄｅ） １４を１５００Ａ〜３００
０Ａの厚みで形成する。
オキサイド（Ｏｘｉｄｅ） １４を１５００Ａ〜３００
０Ａの厚みで形成する。
ｈ）上記の工程後、マスクを用いて上記１．２次ポリの
積層構造からなるストリッジポリ１３上のＣＶＤオキサ
イド（Ｏｘｉｄｅ） １４をセルの単位で限定蝕刻した
後、上記ＣＶＤオキサイド（０×１ｄｏ）１４の側面に
オキサイド（Ｏｘｉｄｅ）スペーサ１５を形成する。上
記のオキサイド（Ｏｘｉｄｅ）スペーサ１５は上記ＣＶ
Ｄオキサイド（ＯＸｉｄｅ）上に更にＣＶＤオキサイド
（Ｏｘｉｄｅ）を形成した後、エッチバックを通って形
成する。この時、上記オキサイド（ＯＸ１ｄｅ）スペー
サ１５の大きさは２次ポリ１１−の亀刻最小線幅によっ
て決定される。
積層構造からなるストリッジポリ１３上のＣＶＤオキサ
イド（Ｏｘｉｄｅ） １４をセルの単位で限定蝕刻した
後、上記ＣＶＤオキサイド（０×１ｄｏ）１４の側面に
オキサイド（Ｏｘｉｄｅ）スペーサ１５を形成する。上
記のオキサイド（Ｏｘｉｄｅ）スペーサ１５は上記ＣＶ
Ｄオキサイド（ＯＸｉｄｅ）上に更にＣＶＤオキサイド
（Ｏｘｉｄｅ）を形成した後、エッチバックを通って形
成する。この時、上記オキサイド（ＯＸ１ｄｅ）スペー
サ１５の大きさは２次ポリ１１−の亀刻最小線幅によっ
て決定される。
）上記ストリッジポリ１３上に形成されたＣＶＤオキサ
イド（Ｏｘｉｄｅ） １４とオキサイド（Ｏｘｉｄｅ）
スペーサ１５によるパターンをマスクとして露出された
部分のストリッジポリ１３を蝕刻した後、上記ＣＶＤオ
キサイド（Ｏｘｉｄｅ）パターンとストリッジポリ１３
とを連続に蝕刻することによって露出されるＣＶＤオキ
サイド１０をアイソロピック蝕刻法を通って除去する。
イド（Ｏｘｉｄｅ） １４とオキサイド（Ｏｘｉｄｅ）
スペーサ１５によるパターンをマスクとして露出された
部分のストリッジポリ１３を蝕刻した後、上記ＣＶＤオ
キサイド（Ｏｘｉｄｅ）パターンとストリッジポリ１３
とを連続に蝕刻することによって露出されるＣＶＤオキ
サイド１０をアイソロピック蝕刻法を通って除去する。
この時、ストリッジポリ１３の直下層のＣＶＤオキサイ
ド（０ｘｌｄｅ） １０がその内側の方にもつと蝕刻さ
れることによって上記ストリッジポリ１３の境界部分、
すなわちゲートポリ５の上部の一側とフィールドオキサ
イド（Ｏｘｉｄｅ） ４の上部の一側等ではアンダカッ
トが発生される。従ってストリッジポリ１３の露出部位
が増加される。
ド（０ｘｌｄｅ） １０がその内側の方にもつと蝕刻さ
れることによって上記ストリッジポリ１３の境界部分、
すなわちゲートポリ５の上部の一側とフィールドオキサ
イド（Ｏｘｉｄｅ） ４の上部の一側等ではアンダカッ
トが発生される。従ってストリッジポリ１３の露出部位
が増加される。
また、フィールドオキサイド４上部の一側に位置される
ストリッジポリは１次ポリ１１と２次ポリ１１′との積
層構造で形成されるのでその断面積が広く形成される。
ストリッジポリは１次ポリ１１と２次ポリ１１′との積
層構造で形成されるのでその断面積が広く形成される。
この時、露出された部分のナイトライド９はＣＶＤオキ
サイド（Ｏｘｉｄｅ） １１を蝕刻する時、ゲートポリ
５上のＣＶＤオキサイド（Ｏｘｉｄｅ） ８を保護して
、次の工程で堆積されるプレートポリ１７とゲートポリ
５との端落現象を防止する。
サイド（Ｏｘｉｄｅ） １１を蝕刻する時、ゲートポリ
５上のＣＶＤオキサイド（Ｏｘｉｄｅ） ８を保護して
、次の工程で堆積されるプレートポリ１７とゲートポリ
５との端落現象を防止する。
ｊ）上記の工程後、キャパシタ誘電層１６を形成し、プ
レートポリ１７を１５００Ａ程度に堆積させた後、これ
を限定蝕刻し、上記プレートポリ１７を酸化させて１０
００Ａ程度のプレートポリオキサイド（Ｏｘｉｄｅ）
１８を形成する。
レートポリ１７を１５００Ａ程度に堆積させた後、これ
を限定蝕刻し、上記プレートポリ１７を酸化させて１０
００Ａ程度のプレートポリオキサイド（Ｏｘｉｄｅ）
１８を形成する。
ｋ）上記プレートポリオキサイド（Ｏｘｉｄｅ） １８
の上に低温酸化法を用いて表面の平坦化のためのＢＰＳ
Ｇ１９を塗布し、マスクを用いてビットラインコンタク
トを形成した後、ポリサイド２０を堆積させる。
の上に低温酸化法を用いて表面の平坦化のためのＢＰＳ
Ｇ１９を塗布し、マスクを用いてビットラインコンタク
トを形成した後、ポリサイド２０を堆積させる。
９）上記の工程後、ＢＰＳＧ２１を塗布・しメタルライ
ン用コンタクトを形成した後メタルを堆積させて上記メ
タリ２２をバターニングする。
ン用コンタクトを形成した後メタルを堆積させて上記メ
タリ２２をバターニングする。
このような工程を通って製造されるＤＲＡＭセルは、第
２図及び第３図で図示したごとく、キャパシタ用ストリ
ッジポリがフィールドオキサイド（Ｏｘｉｄｅ） ４の
上部にて厚く形成されるのでキャパシタの曲面（有効面
積）が大きく形成され、またストリッジポリ１３の境界
部分の直下にてアンダカットが発生されるので、ストリ
ッジポリ１３の露出部位が増加されてキャパシタの有効
面積が広く形成される構造を持つようになる。
２図及び第３図で図示したごとく、キャパシタ用ストリ
ッジポリがフィールドオキサイド（Ｏｘｉｄｅ） ４の
上部にて厚く形成されるのでキャパシタの曲面（有効面
積）が大きく形成され、またストリッジポリ１３の境界
部分の直下にてアンダカットが発生されるので、ストリ
ッジポリ１３の露出部位が増加されてキャパシタの有効
面積が広く形成される構造を持つようになる。
このような構造のキャパシタを持つＤＲＡＭセルを御名
Ｓ Ｅ Ｗ （Ｓ ａｄｄｌｅｄ ａｎｄ Ｗ ｒ
ａｐｐｅｄ） スタックキャパシタセルといいますが、
これはキャバシタの有効面積を増加させるための積層構
造のストリッジポリがサドルマスクによって形成され、
また上記ストリッジポリの境界面に形成されるアンダカ
ット部分がキャパシタの誘電体層で包まれるからである
。
Ｓ Ｅ Ｗ （Ｓ ａｄｄｌｅｄ ａｎｄ Ｗ ｒ
ａｐｐｅｄ） スタックキャパシタセルといいますが、
これはキャバシタの有効面積を増加させるための積層構
造のストリッジポリがサドルマスクによって形成され、
また上記ストリッジポリの境界面に形成されるアンダカ
ット部分がキャパシタの誘電体層で包まれるからである
。
以上に説明したごときスタックキャパシタＤＲＡＭセル
又は上記の工程によって製造されるＤＲＡＭセルにおけ
る特有の効果を説明すると次の通りである。
又は上記の工程によって製造されるＤＲＡＭセルにおけ
る特有の効果を説明すると次の通りである。
セルのキャパシタ電極となるストリッジポリがフィール
ドオキサイド（Ｏｘｉｄｅ）上部では厚く形成されるし
、ビットラインのコンタクト部位では簿く形成されるの
で、キャパシタの有効面積が増加しながらセルのトポ０
ジが改善される効果を同時に達成することができる。
ドオキサイド（Ｏｘｉｄｅ）上部では厚く形成されるし
、ビットラインのコンタクト部位では簿く形成されるの
で、キャパシタの有効面積が増加しながらセルのトポ０
ジが改善される効果を同時に達成することができる。
また、オキサイド（Ｏｘｉｄｅ）スペーサを用いてスト
リッジポリ間の間隔を狭くすることができるのでストリ
ッジポリの面積を大きくすることができ、ここでもキャ
パシタの有効面積を増加させることができる。
リッジポリ間の間隔を狭くすることができるのでストリ
ッジポリの面積を大きくすることができ、ここでもキャ
パシタの有効面積を増加させることができる。
また、ストリッジポリの境界面の直下のＣＶＤオキサイ
ド（Ｏｘｉｄｅ）、が内側の方にもっと蝕刻されてアン
ダカットが存在するので、ここでもキャパシタの有効面
積を大きく増加させることができる。
ド（Ｏｘｉｄｅ）、が内側の方にもっと蝕刻されてアン
ダカットが存在するので、ここでもキャパシタの有効面
積を大きく増加させることができる。
従って、本発明は限定された面積でキャパシタの有効面
積を大きく増加させることができるので、ＤＲＡＭセル
の面積を縮小することができ、１６ＭＤＲＡＭ級の高集
積メモリを製造することができる。
積を大きく増加させることができるので、ＤＲＡＭセル
の面積を縮小することができ、１６ＭＤＲＡＭ級の高集
積メモリを製造することができる。
第１図は従来のＤＲＡＭセルの垂直断面図、第２図は本
発明のＤＲＡＭセルの平面レイアウト図、 第３図は第２図のＡ−Ａ−線垂直断面図、第４図は第２
図の８−８′線垂直断面図、第５図＜ａ ）乃至第５図
（９）は本発明のＤＲＡＭセルの製造方法を説明するた
めの各工程別の垂直断面図である。 １・・・Ｐ形基板 ２ ・Ｐ形つェル（Ｗｅｌ＋ ） ４・・・フィールドオキサイド（Ｆ １ｅｌｄ Ｏｘ
ｉｄｅ）５・・・ゲートポリ ６・・・ゲートポリオキサイド（ＯＸｉｄｅ）７．１５
・・・オキサイドスペーサ（Ｏｘｉｄｅ ５ｐａｃｅ
ｒ ） ８．１０．１４・ＣＶＤオキサイド（Ｃｈｅｇ＋１ｃａ
Ｖａｐｏｒ ｏｅｐｏｓ＋ｔ＋ｏｎ ０ｘｉｄｅ）
９・・・ナイトライド（Ｎ １ｔｒｉｄｅ）１１・・・
１次ポリ １１′・・・２次ポリ１２−・・ベリ
トコンタクト（Ｂｕｒｉｅｄ Ｃｏｎｔａｃｔ）１３
・・・ストリッジポリ（３ｔｏｒａｇｅ Ｐｏ１ｙ
）１６・・・キャパシタ誘電層 １７ ・・・プレートポリ（Ｐ １ａｔｅ Ｐｏ１ｙ
）１８・・・プレートポリオキサイド（Ｏｘｉｄｅ）
１９．２１・・・ＢＰＳＧ （ボロン ＰＳＧ）２２・
・・メタル ２３・・・サドルマスク第１図 第２図 第５図（ａ） 第５図（１）） 第５図（Ｃ） 第５図（ｅ） １３（ｎ”） 第５図（ｋ） 第５図（ｈ） 第５図（［）
発明のＤＲＡＭセルの平面レイアウト図、 第３図は第２図のＡ−Ａ−線垂直断面図、第４図は第２
図の８−８′線垂直断面図、第５図＜ａ ）乃至第５図
（９）は本発明のＤＲＡＭセルの製造方法を説明するた
めの各工程別の垂直断面図である。 １・・・Ｐ形基板 ２ ・Ｐ形つェル（Ｗｅｌ＋ ） ４・・・フィールドオキサイド（Ｆ １ｅｌｄ Ｏｘ
ｉｄｅ）５・・・ゲートポリ ６・・・ゲートポリオキサイド（ＯＸｉｄｅ）７．１５
・・・オキサイドスペーサ（Ｏｘｉｄｅ ５ｐａｃｅ
ｒ ） ８．１０．１４・ＣＶＤオキサイド（Ｃｈｅｇ＋１ｃａ
Ｖａｐｏｒ ｏｅｐｏｓ＋ｔ＋ｏｎ ０ｘｉｄｅ）
９・・・ナイトライド（Ｎ １ｔｒｉｄｅ）１１・・・
１次ポリ １１′・・・２次ポリ１２−・・ベリ
トコンタクト（Ｂｕｒｉｅｄ Ｃｏｎｔａｃｔ）１３
・・・ストリッジポリ（３ｔｏｒａｇｅ Ｐｏ１ｙ
）１６・・・キャパシタ誘電層 １７ ・・・プレートポリ（Ｐ １ａｔｅ Ｐｏ１ｙ
）１８・・・プレートポリオキサイド（Ｏｘｉｄｅ）
１９．２１・・・ＢＰＳＧ （ボロン ＰＳＧ）２２・
・・メタル ２３・・・サドルマスク第１図 第２図 第５図（ａ） 第５図（１）） 第５図（Ｃ） 第５図（ｅ） １３（ｎ”） 第５図（ｋ） 第５図（ｈ） 第５図（［）
Claims (12)
- （１）電荷蓄積用ストリッジポリの有効面積を増加され
るためのＤＲＡＭセルにおいて、 インタポリ絶縁層とキャパシタ誘導体層１６との間に形
成されるストリッジポリ１３が部分的に厚く形成された
ことを特徴とするスタックキャパシタＤＲＡＭセル。 - （２）上記ストリッジポリ１３の厚い部分がフィールド
オキサイド（Ｏｘｉｄｅ）４の上部に形成されたことを
特徴とする請求項１記載のスタックキャパシタＤＲＡＭ
セル。 - （３）上記ストリッジポリ１３の厚い部分が１、２次ポ
リ１１，１１の積層構造から形成されたことを特徴とす
る請求項１又は請求項２記載のスタックキャパシタＤＲ
ＡＭセル。 - （４）上記ストリツジポリ１３の境界部分にアンダカッ
トが形成されたことを特徴とする請求項１ないし請求項
３のいずれか記載のスタックキャパシタのＤＲＡＭセル
。 - （５）電荷蓄積用ストリッジポリの有効面積を増加させ
るためのＤＲＡＭセルにおいて、 ストリッジポリ１３の境界部分にアンダカツトが形成さ
れたことを特徴とするスタックキャパシタＤＲＭセル。 - （６）ストリッジポリ１３の境界部分にアンダカットを
形成するために上記ストリッジポリ１３の直下層に予め
ＣＶＤオキサイド（Ｏｘｉｄｅ）１０が形成されること
を特徴とする請求項５記載のスタックキャパシタＤＲＡ
Ｍセル。 - （７）ＤＲＡＭセルの製造方法において、 Ｐ形基板１上にゲートポリ５とソース及びドレインを形
成する通常の工程以後、インタポリ絶縁層を形成し１次
ポリ１１を堆積する第１工程と、１次ポリ１１を部分的
に限定蝕刻し、ベリドコンタクト１２を形成した後２次
ポリ１１′を堆積する第２工程と、 全面ＣＶＤオキサイド（Ｏｘｉｄｅ）１４を形成した後
セルの単位に限定蝕刻し蝕刻された上記ＣＶＤオキサイ
ド（Ｏｘｉｄｅ）１４の境界部分の側面にオキサイド（
Ｏｘｉｄｅ）スペーサ１５を形成する第３工程と、 上記ＣＶＤオキサイド（Ｏｘｉｄｅ）パターンをマスク
としてストリッジポリ１３を蝕刻し、次に露出されたＣ
ＶＤオキサイド（Ｏｘｉｄｅ）１４、１５、１０を蝕刻
する第４工程と、 全面にキャパシタ誘電層１６を形成しプレートポリ１７
を形成した後限定蝕刻し、次に上記プレートポリ１７の
表面を酸化してプレートポリオキサイド（Ｏｘｉｄｅ）
１８を形成する第５工程と、通常のビットラインを形成
する第６工程を通つてスタックキャパシタＤＲＡＭセル
を製造する方法。 - （８）インタポリ絶縁層がＣＶＤオキサイド（Ｏｘｉｄ
え）８、ナイトライド９、ＣＶＤオキサイド（Ｏｘｉｄ
ｅ）１０の積層構造から形成されることを特徴とする請
求項７記載のスタックキャパシタＤＲＡＭセルの製造方
法。 - （９）１次ポリ１１が本来ｎ＾＋でドーピングされたポ
リに直接堆積されるか通常のポリを堆積しイオンを注入
してｎ＾＋ドーピングさせる方法中いずれか一つの方法
が使用されることを特徴とする請求項７記載のスタック
キャパシタＤＲＡＭセルの製造方法。 - （１０）１次ポリ１１がフィールドオキサイド（Ｏｘｉ
ｄｅ）４の上部にだけ残るようにサドルマスクを用いる
ことを特徴とする請求項７記載のスタックキャパシタＤ
ＲＡＭセルの製造方法。 - （１１）オキサイド（Ｏｘｉｄｅ）スペーサ１５の大き
さをエッチバックで調節することによってフィールドオ
キサイド（Ｏｘｉｄｅ）４上部のストリッジポリの蝕刻
最小線幅が決定されることを特徴とする請求項７記載の
スタックキャパシタＤＲＡＭセルの製造方法。 - （１２）ストリッジポリ１３の境界部分にてアンダカッ
トが発生するようにＣＶＤオキサイド（Ｏｘｉｄｅ）１
４、１５、１０を蝕刻する時、イントロピック蝕刻法を
用いることを特徴とする請求項７記載のスタックキャパ
シタＤＲＡＭセルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR88-6796 | 1988-06-07 | ||
| KR1019880006796A KR910010167B1 (ko) | 1988-06-07 | 1988-06-07 | 스택 캐패시터 dram셀 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0226065A true JPH0226065A (ja) | 1990-01-29 |
| JP2825245B2 JP2825245B2 (ja) | 1998-11-18 |
Family
ID=19275004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63319667A Expired - Lifetime JP2825245B2 (ja) | 1988-06-07 | 1988-12-20 | スタックトキャパシタｄｒａｍセル及びその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (3) | US5378908A (ja) |
| JP (1) | JP2825245B2 (ja) |
| KR (1) | KR910010167B1 (ja) |
| DE (1) | DE3842474C2 (ja) |
| FR (1) | FR2632453B1 (ja) |
| GB (1) | GB2219690B (ja) |
| NL (1) | NL193882C (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE3918924C2 (de) * | 1988-06-10 | 1996-03-21 | Mitsubishi Electric Corp | Herstellungsverfahren für eine Halbleiterspeichereinrichtung |
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| US5248628A (en) * | 1989-09-08 | 1993-09-28 | Kabushiki Kaisha Toshiba | Method of fabricating a semiconductor memory device |
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-
1988
- 1988-06-07 KR KR1019880006796A patent/KR910010167B1/ko not_active IP Right Cessation
- 1988-12-13 US US07/283,968 patent/US5378908A/en not_active Ceased
- 1988-12-16 DE DE3842474A patent/DE3842474C2/de not_active Expired - Lifetime
- 1988-12-20 JP JP63319667A patent/JP2825245B2/ja not_active Expired - Lifetime
- 1988-12-20 GB GB8829637A patent/GB2219690B/en not_active Expired - Lifetime
- 1988-12-20 FR FR888816828A patent/FR2632453B1/fr not_active Expired - Lifetime
- 1988-12-20 NL NL8803117A patent/NL193882C/nl active Search and Examination
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1989
- 1989-11-06 US US07/431,790 patent/US5120674A/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| NL8803117A (nl) | 1990-01-02 |
| US5120674A (en) | 1992-06-09 |
| NL193882C (nl) | 2001-01-03 |
| GB2219690A (en) | 1989-12-13 |
| JP2825245B2 (ja) | 1998-11-18 |
| FR2632453B1 (fr) | 1992-07-03 |
| GB8829637D0 (en) | 1989-02-15 |
| NL193882B (nl) | 2000-09-01 |
| KR910010167B1 (ko) | 1991-12-17 |
| KR900001045A (ko) | 1990-01-31 |
| US5378908A (en) | 1995-01-03 |
| FR2632453A1 (fr) | 1989-12-08 |
| DE3842474A1 (de) | 1989-12-14 |
| DE3842474C2 (de) | 1996-12-19 |
| USRE36261E (en) | 1999-08-03 |
| GB2219690B (en) | 1992-10-07 |
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| JP2841991B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080911 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080911 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090911 Year of fee payment: 11 |
|
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