DE4122038C2 - Herstellungsverfahren für einen DRAM - Google Patents

Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung eines DRAM mit einer Speicherzelle.

Der DRAM (dynamischer Direktzugriffsspeicher) stellt eine bekannte Halbleiterspeichereinrichtung dar, die Daten in beliebiger Weise ein- und ausgeben kann. Ein DRAM besteht aus einem Speicherzellen­ feld, das den Speicherbereich zum Speichern von Daten bildet, und einer peripheren Schaltung zum Ausführen einer vorbestimmten Ein-/Ausgabeoperation bezüglich des Speicherzellenfeldes. Fig. 59 zeigt ein Blockdiagramm eines herkömmlichen DRAM. Bezüglich Fig. 59 weist der DRAM ein Speicherzellenfeld 51 zum Speichern eines Datensignals, einen Zeilen-/Spaltenadreßpuffer 52 zum Empfangen externer Adreßsi­ gnale (A0-A9), um eine Speicherzelle auszuwählen, einen Zeilendeko­ der 53 und einen Spaltendekoder 54 zum Dekodieren des Adreßsignals, um eine Speicherzelle anzugeben, einen Lese-/Auffrischungsverstärker 55 zum Verstärken und Auslesen des in der angegebenen Speicherzelle gespeicherten Signals, einen Dateneingabepuffer 56 und einen Daten­ ausgabepuffer 57 zum Ein-/Ausgeben von Daten sowie einen Taktgenera­ tor 58 zum Erzeugen eines Taktsignals auf. Der Taktgenerator 58 ist zum Empfangen eines externen Zeilenadreß-Abtastsignals und eines Spaltenadreß-Abtastsignals beschaltet. Das Speicherzellenfeld besteht aus einer Mehrzahl von Speicherzellen, die jeweils der mini­ malen Speichereinheit äquivalent sind. Eine Speicherzelle ist im we­ sentlichen aus einem Kondensator und einem mit diesem verbundenen Transfergattertransistor gebildet. Im Betrieb wird bestimmt, ob im Kondensator eine vorbestimmte Ladung gespeichert ist, wobei diesem Ergebnis Daten "0" oder "1" zugeordnet werden, um eine Datenverar­ beitung auszuführen. In der letzten Zeit wurde die Größe der Speicherzellen entsprechend der größeren Integrationsdichte dra­ stisch vermindert, um eine größere Speicherkapazität zu erzielen. Entsprechend geht der Trend dahin, den Bereich für die Bildung des Kondensators auf der planen Oberfläche des Chips zu reduzieren. Die Ladungsmenge, die in einer Speicherzelle eines Bits gespeichert wer­ den kann, kann vom Standpunkt eines stabilen und zuverlässigen Be­ triebs des DRAM als Speichereinrichtung nicht unter einen vorbe­ stimmten Wert abgesenkt werden. Um derartigen sich widersprechenden Beschränkungen zu genügen, sind hinsichtlich der Kondensatorstruktur verschiedene Verbesserungen vorgeschlagen worden, um die vom Konden­ sator auf der planen Oberfläche des Chips belegte Fläche zu reduzie­ ren und die einander gegenüberliegenden Flächen zwischen zwei Elek­ troden zu vergrößern.

Fig. 60 zeigt einen Querschnitt der Speicherzelle eines DRAM mit ei­ nem sogenannten Stapelkondensator. Ein solcher DRAM ist z. B. in "Stacked Capacitor Cells for High-Density Dynamic RAMs" von H. Watanabe et al., IEDM 1988, S. 600-603, in EP 0 223 616 und in EP 0 317 199 beschrieben. Bezüglich Fig. 60 ist eine herkömmliche Speicherzelle eines DRAM aus einem Transfergattertran­ sistor und einem Kondensator gebildet. Der Transfergattertransistor 5 umfaßt eine Gate-Elektrode 8, die abgetrennt durch einen dünnen Gate-Isolierfilm 7 auf der Oberfläche eines p-Siliziumsubstrats 1 gebildet ist, und ein Paar von im Substrat geschaffenen Source-/Drain-Bereichen 6, 6. Der Kondensator 15 weist eine untere Elek­ trode (Speicherknoten) 18, die mit einem der Source-/Drain-Bereiche 6 des Transfergattertransistors 5 verbunden ist, eine dielektrische Schicht 17, die die Oberfläche der unteren Elektrode 18 bedeckt, und eine obere Elektrode (Zellenplatte) 19, die auf der Oberfläche der dielektrischen Schicht 17 gebildet ist, auf. Ein Ende der unteren Elektrode 18 erstreckt sich abgetrennt durch eine Isolierschicht 9 über die Gate-Elektrode 8 und das andere Ende abgetrennt durch eine Isolierschicht 9 über eine Wortleitung 8, die über einen Feldoxid­ film 2 läuft. Ein derartiger Stapelkondensator wird implementiert, damit die einander gegenüberliegenden Flächen der unteren Elektrode 18 und der oberen Elektrode 19 vergrößert ist, um die Kapazität des Kondensators zu erhöhen. In herkömmlichen Kondensatoren wird die Ka­ pazität des Kondensators erhöht, indem der Abschnitt der unteren Elektrode 18, der sich über die Isolierschicht 9 erstreckt, dicker gemacht wird, um die Fläche der inneren Seitenoberfläche und der äu­ ßeren Seitenoberfläche der unteren Elektrode 18 zu vergrößern.

Dieses herkömmliche Beispiel weist den Nachteil auf, daß die Boden­ fläche der unteren Elektrode 18, d. h. die Grenzfläche zwischen der unteren Elektrode 18 und der Isolierschicht 9 nicht als Kondensator benutzt werden kann.

Fig. 61 zeigt einen DRAM mit einer Struktur, die die untere Elek­ trode des Kondensators im oben beschriebenen Beispiel effektiver nutzt. Fig. 61 ist ein Querschnitt der Speicherzelle eines DRAM mit einem sogenannten Kammstrukturkondensator. Eine solche Struktur ist in IEDM Technical Digest 1988, S. 592-595 beschrieben. Dieser Kamm­ strukturkondensator weist in der unteren Elektrode 18 zwei kammar­ tige Vorsprünge auf. Die einander gegenüberliegenden Flächen zwi­ schen den Elektroden wird erhöht, indem die Deck- und Bodenfläche sowie die Seitenfläche der Vorsprünge durch den dielektrischen Film 17 und die obere Elektrode 19 eingeschlossen wird.

Dieser Kammstrukturkondensator weist einen Speicherknoten 18 auf, der während des Herstellungsprozesses mit kammartigen Vorsprüngen gebildet wird. Die Widerstandsfähigkeit der Vorsprünge des Speicher­ knotens 18 ist gering, wodurch es möglich ist, daß sie während des Herstellungsprozesses beschädigt werden und die Produktionsausbeute vermindern.

Aus der US 4 899 203 ist ein Verfahren zum Herstellen einer Anordnung bekannt, bei der eine mittlere (zweite) Elektrode auf ihrer Unter- und Oberseite durch eine untere (erste) und obere (dritte) Eleketrode eingeschlossen ist. Dadurch wird die wirksame Kondensatorfläche gegenüber dem Stapelkondensator des einfachsten Types vergrößert. Bei dieser Anordnung treten keine Herstellungs- und Zuverlässigkeitsprobleme des komplizierten Fächerkondensators auf.

Aus der oben bereits erwähnten EP 0 223 616 A2 ist bei einem DRAM bekannt, daß ein kombinierter "Stapel-Graben-Kondensator" kapazitive Vorteile aufweist, weil es möglich ist, die Kondensatorfläche etwas zu vergrößern.

Aus der oben bereits erwähnten EP 0 317 199 A2 ist zu entnehmen, daß es bei einem DRAM kapazitive Vorteile aufweist, wenn eine Dicke einer dritten, oberen Schicht des Speicherkondensators geringer als die Dicke einer zweiten, mittleren Schicht gebildet wird.

In der EP 0 430 404 A1, die gegenüber dem Prioritätstag der vorliegenden Anmeldung nachveröffentlicht ist, aber einen älteren Zeitrang aufweist, ist ein Verfahren zum Herstellen eines DRAM beschrieben, das die Schritte a) bis j) des Patentanspruches 1 aufweist. Dabei werden jedoch die Schritte h) und i) in einer unterschiedlichen zeitlichen Reihenfolge durchgeführt.

In der ebenfalls nachveröffentlichten DE 40 34 995 A1 wird ein Halbleiterspeicherbauelement beschrieben, das durch eine alternierende Anordnung von auf der Oberfläche gebildeten und sich in die Oberfläche hinein erstreckenden (Graben-)Stapelkondensatoren gekennzeichnet ist. Die Kondensatorelektroden sind weitgehend zusammenhängend gebildet, der Kondensatoraufbau entspricht jedoch einem herkömmlichen Typ und verzichtet damit auf eine mögliche Kapazitätserhöhung durch sandwichartigen Einschluß einer mittleren Elektrode zwischen einer unteren und einer oberen Elektrode.

Es ist daher Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung eines DRAM vorzusehen, bei dem ein Kondensator mit einer hohen Kapazität erzeugt werden kann, wobei eine einfache und zuverlässige Herstellung möglich sein soll.

Diese Aufgabe wird gelöst durch ein Verfahren zur Herstellung eines DRAM mit einer Speicherzelle, die aus einem MOS-Transistor und einem Stapelkondensator gebildet ist, das die Abfolge der Schritte a) bis j) des Patentanspruches 1 aufweist.

Bevorzugte Ausgestaltungen dieser Erfindung ergeben sich aus den zugehörigen Unteransprüchen.

Durch das Herstellungsverfahren in Übereinstimmung mit der vorliegenden Erfindung kann ein Kondensator mit hoher Spei­ cherkapazität hergestellt werden, ohne daß komplexe Schritte erfor­ derlich sind, da die erste, zweite und dritte Elektrodenschicht des Kondensators unter Anwendung allgemein bekannter Abscheidungs- und Musterungsverfahren nacheinander gebildet werden.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt

Fig. 1 einen Querschnitt einer Speicherzelle eines DRAM in Übereinstimmung mit einer ersten Ausführungsform der Erfindung;

Fig. 2 eine Draufsicht auf die Speicherzelle des DRAM von Fig. 1;

Fig. 3 ein Diagramm, das schematisch die planare Struktur eines DRAM der vorliegenden Erfindung darstellt;

Fig. 4 ein Diagramm eines planen Modells eines Speicherzellen­ feldes;

Fig. 5 einen Querschnitt des ersten Beispiels für die Verbindungsstruktur einer Zellenplatte und einer Verdrahtungsschicht eines DRAM der ersten Ausführungsform;

Fig. 6 einen Querschnitt eines zweiten Beispiels für die Verbindungsstruktur einer Zellenplatte und einer Verdrahtungsschicht eines DRAM in Übereinstimmung mit einer Ausführungsform der Erfindung;

Fig. 7 einen Querschnitt eines dritten Beispiels für die Verbindungsstruktur einer Zellenplatte und einer Verdrahtungsschicht eines DRAM in Übereinstimmung mit einer Ausführungsform der Erfindung;

Fig. 8-20 Querschnitte der Speicherzelle von Fig. 1 zur Erläuterung der Herstellungsschritte;

Fig. 21 einen Querschnitt einer Speicherzelle eines DRAM in Übereinstimmung mit einer zweiten Ausführungsform der Erfindung;

Fig. 22-35 Querschnitte der Speicherzelle von Fig. 21 zur Erläuterung der Herstellungsschritte;

Fig. 36 einen Querschnitt einer Speicherzelle eines DRAM in Übereinstimmung mit einer dritten Ausführungsform der Erfindung;

Fig. 37 einen Querschnitt eines ersten Beispiels für die Verbindungsstruktur einer Zellenplatte und einer Verdrahtungsschicht eines DRAM der dritten Ausführungsform;

Fig. 38 einen Querschnitt eines zweiten Beispiels für die Verbindungsstruktur einer Zellenplatte und einer Verdrahtungsschicht eines DRAM der dritten Ausführungsform;

Fig. 39-58 Querschnitte der Speicherzelle von Fig. 36 zur Erläuterung der Herstellungsschritte;

Fig. 59 ein Blockdiagramm eines herkömmlichen DRAM;

Fig. 60 einen Querschnitt einer herkömmlichen Speicherzelle eines DRAM; und

Fig. 61 einen Querschnitt einer weiteren herkömmlichen Speicherzelle eines DRAM.

Bezüglich der Fig. 1 und 2 weist das Speicherzellenfeld 25 eines DRAM eine Struktur mit gefalteten Bitleitungen auf. Das Speicherzel­ lenfeld 25 umfaßt eine Mehrzahl von Wortleitungen 8, 8, die sich parallel in einer vorbestimmten Richtung erstrecken, eine Mehrzahl von Bitleitungen 10, 10, die sich unter einem rechten Winkel zu den Wortleitungen erstrecken, und eine Mehrzahl von Speicherzellen, die in der Nähe der Kreuzungen zwischen den Wortleitungen 8 und den Bit­ leitungen 10 gebildet sind. Eine Speicherzelle besteht aus einem Transfergattertransistor 5 und einem Kondensator 15. Der Transfer­ gattertransistor 5 umfaßt eine Gate-Elektrode 8 aus polykristallinem Silizium mit einer Dicke von etwa 0,15 µm, die abgetrennt durch einen dünnen Gate-Isolierfilm 7 auf der Oberfläche eines p-Siliziumsub­ strats 1 gebildet ist, und ein Paar von Source-/Drain-Bereichen 6, 6 aus n-Störstellengebieten, die in einem vorbestimmten Abstand von­ einander auf der Oberfläche des Siliziumsubstrats 1 geschaffen sind. Die Oberfläche der Gate-Elektrode 8 ist mit einer oberen Isolier­ schicht 9a und einer Seitenisolierschicht 9b bedeckt.

Der Kondensator 15 umfaßt eine untere Elektrode (zweite Elektrode) 18, die mit einem der Source-/Drain-Bereiche 6 des Transfergatter­ transistors verbunden ist, und eine dielektrische Schicht 17, die die Oberfläche der unteren Elektrode 18 bedeckt sowie obere Elektro­ den 16 und 19 (erste und dritte Elektrodenschicht: Zellenplatten), die die Oberfläche der unteren Elektrode 18 bedecken. Die untere Elektrode 18 des Kondensators 15 umfaßt einen ersten Bereich 18b, der innerhalb einer Öffnung 26 gebildet ist, wobei die Öffnung 26 an einer vorbestimmten Position der ersten Zwischenisolierschicht 11, die den oberen Abschnitt des Transfergattertransistors 5 bedeckt, geschaffen ist, und einen zweiten Bereich 18a, der sich über die Oberfläche der ersten dielektrischen Schicht 17a auf der ersten Zel­ lenplatte 16 erstreckt, die auf der Oberfläche der ersten Zwische­ nisolierschicht 11 gebildet ist. Der erste Abschnitt 18b der unteren Elektrode weist über der Seitenwand der Öffnung 26 eine Filmdicke von ungefähr 0,1 µm auf. Der zweite Abschnitt 18a besitzt über der Oberfläche der ersten dielektrischen Schicht 17a eine Filmdicke von ungefähr 0,5-1,0 µm. Durch Vergrößern der Filmdicke des zweiten Ab­ schnitts 18a der unteren Elektrode 18 wird die Größe der äußeren Seitenfläche erhöht, um die Kondensatorkapazität zu vergrößern. Die Filmdicke des ersten Abschnitts 18b der unteren Elektrode 18 ist be­ vorzugterweise weniger als halb so groß wie der minimale Durchmesser der Öffnung 26. Das Innere der Öffnung 26 wird durch den ersten Ab­ schnitt 18b der unteren Elektrode 18 des Kondensators nicht gefüllt, wenn die Filmdicke unterhalb des oben angegebenen Wertes liegt. Da­ her kann die innere Oberfläche des ersten Abschnitts 18b effektiv als Kondensatorbereich benutzt werden. Die Zellenplatte des Konden­ sators weist eine Zweischichtstruktur auf, die eine zwischen der un­ teren Elektrode 18 und der ersten Zwischenisolierschicht 11 geschaf­ fene erste Zellenplatte 16 und eine zweite die Deck- und die Seiten­ fläche der unteren Elektrode 18 bedeckende Zellenplatte 19 umfaßt. Die erste Zellenplatte 16 wird von der zweiten Zellenplatte 19 durch eine erste dielektrische Schicht 17a getrennt. Die erste Zellen­ platte 16 wird in der Umgebung der Öffnung 26 von der unteren Elek­ trode 18 des Kondensators 15 durch die Seitenisolierschicht 12 ge­ trennt. Die erste Zellenplatte 16 und die erste dielektrische Schicht 17a des Kondensators sind mit Ausnahme der Öffnung kontinu­ ierlich über dem gesamten Speicherzellenfeld 25 geschaffen. Auch die zweite Zellenplatte 19 ist kontinuierlich auf dem gesamten Speicher­ zellenfeld 25 gebildet. Die erste Zellenplatte 16 befindet sich im jeweiligen Speicherzellenbereich nicht in direktem Kontakt mit der zweiten Zellenplatte 19. Die untere Elektrode 18 des Kondensators ist beispielsweise aus polykristallinem Silizium gebildet, das Stör­ stellen enthält. Die dielektrische Schicht 17 besteht aus einem Oxidfilm, Nitridfilm, ONO-Film (Oxid-Nitrid-Oxid-Film) oder einem Ta₂O₅-Film. Die erste Zellenplatte 16 ist aus polykristallinem Sili­ zium mit Störstellen und die zweite Zellenplatte 19 aus einer poly­ kristallinen Siliziumschicht, einem Polizidfilm oder einem Metall­ film geschaffen.

Die Bitleitung 10 ist mit dem Source-/Drain-Bereich 6 verbunden, den sich benachbarte Speicherzellen teilen. Die Oberfläche der zweiten Zellenplatte 19 ist mit einer zweiten Zwischenisolierschicht 20 be­ deckt. Auf der Oberfläche der Zwischenisolierschicht 20 ist eine Verdrahtungsschicht 21 mit vorbestimmter Konfiguration geschaffen, wobei sich eine dritte Zwischenisolierschicht 22 darüber befindet.

Im folgenden wird nun die Verbindung zwischen der ersten Zellen­ platte 16 und der zweiten Zellenplatte 19 des Kondensators beschrie­ ben. Fig. 3 zeigt eine schematische Draufsicht eines DRAM-Chips. Fig. 3 zeigt schematisch ein Speicherzellenfeld 51, einen Zeilendekoder 53, einen Spaltendekoder 54, einen peripheren Schalt­ kreis 61 etc. Fig. 4 stellt eine vergrößerte Teilansicht des Speicherzellenfeldes 51 dar. Das Speicherzellenfeld 51 umfaßt eine Mehrzahl von Speicherzellen 25, die jeweils die mi­ nimale Speichereinheit bilden. Im Speicherzellenfeld 51 sind sowohl die erste Zellenplatte 16 als auch die zweite Zellenplatte 19 so ge­ bildet, daß sie die gesamte Oberfläche des Speicherzellenfeldberei­ ches bedecken. Die ersten und zweiten Zellenplatten 16 und 19 sind mit der Verdrahtungsschicht 27 verbunden. Die Fig. 4 zeigt vier Bei­ spiele für die Verbindungsstruktur zwischen der Zellenplatte und der Verdrahtungsschicht 27.

Die erste Verbindungsstruktur ist in Fig. 5 dargestellt. Fig. 5 zeigt einen Querschnitt entlang der Achse A-A der Fig. 4. Im ersten Beispiel sind die ersten und zweiten Zellenplatten 16 und 19 über einen Kontakt 28 an wenigstens einer Stelle am Rand des Speicherzel­ lenfeldes 51 mit der Verdrahtungsschicht 27 verbunden.

Fig. 6 stellt das zweite Beispiel dar. Fig. 6 zeigt einen Quer­ schnitt entlang der Achse B-B der Fig. 4. Bezüglich Fig. 6 sind die Verdrahtungsschicht 27 und die ersten und zweiten Zellenplatten 16 und 19 durch individuelle Kontakte 28a bzw. 28b verbunden. Die Kon­ takte 28a und 28b sollten an wenigstens einer Stelle am Rand des Speicherzellenfeldes 51 geschaffen sein.

Fig. 7 stellt das dritte Beispiel dar. Fig. 7 zeigt einen Quer­ schnitt entlang der Achse C-C der Fig. 4. Bezüglich Fig. 7 sind die Verdrahtungsschicht 27 und die ersten und zweiten Zellenplatten 16 und 19 durch einen Kontakt 28 verbunden, der zwischen zwei benach­ barten Kondensatoren 15 und 15 geschaffen ist. Der Kontakt der Zel­ lenplatten und Verdrahtungsschicht 27 kann innerhalb des Speicher­ zellenfeldes geschaffen sein.

Das vierte Beispiel zeigt einen Fall, bei dem eine Mehrzahl von Kon­ taktstrukturen des ersten oder zweiten Beispiels hintereinander am Rand des Speicherzellenfeldes geschaffen ist. Es kann eine Mehrzahl von Kontakten gebildet sein.

Die Verdrahtungsschicht der oben beschriebenen ersten bis vierten Beispiele ist mit einer Konstantpotential-Erzeugerquelle 60 verbun­ den, die auf der Oberfläche des Halbleiterchips geschaffen ist (siehe Fig. 3). Die Konstantpotential-Erzeugerquelle wird auf das Versorgungspotential, das Substratpotential oder 1/2 V_cc eingestellt.

Im folgenden werden nun die Schritte zur Herstellung der Speicher­ zelle des DRAM von Fig. 1 erläutert.

Bezüglich Fig. 8 wird in einem vorbestimmten Bereich auf der Ober­ fläche eines p-Siliziumsubstrats 1 ein dicker Feldoxidfilm 2 mittels des LOCOS-Verfahrens gebildet.

In Fig. 9 wird unter Anwendung eines thermischen Oxidationsverfah­ rens ein Gate-Isolierfilm 7 auf der Oberfläche des Siliziumsubstrats 1 geschaffen. Auf der Oberfläche des Gate-Isolierfilms werden mit­ tels des CVD-Verfahrens eine polykristalline Siliziumschicht 8 und eine Isolierschicht 9a gebildet. Als nächstes wird dem Oxidfilm 9a, der polykristallinen Siliziumschicht 8 und dem Gate-Oxidfilm 7 durch Ätzen ein Muster aufgeprägt, um die Gate-Elektrode 8 des Transfer­ gattertransistors zu bilden.

In Fig. 10 wird ein Oxidfilm auf der gesamten Oberfläche des Silizi­ umsubstrats 1 abgeschieden und anisotrop geätzt, um gleichzeitig über der Gate-Elektrode 8 eine obere Isolierschicht 9a und auf der Seitenwand der Gate-Elektrode 8 eine Seitenwandisolierschicht 9b zu schaffen. Unter Verwendung der Gate-Elektrode 8, die mit der oberen Isolierschicht 9a und der Seitenwandisolierschicht 9b bedeckt ist, als Maske werden n-Störstellenionen implantiert, um auf der Oberflä­ che des Siliziumsubstrats 1 Source-/Drain-Bereiche 6, 6 zu schaffen.

In Fig. 11 wird auf der Oberfläche des Substrats eine leitende Schicht abgeschieden und dieser eine vorbestimmte Konfiguration auf­ geprägt. Damit wird die Bitleitung 10 geschaffen, die mit einem der Source-/Drain-Bereiche 6 des Transfergattertransistors 5 verbunden ist.

In Fig. 12 wird auf der gesamten Oberfläche des Siliziumsubstrats 1 eine erste Zwischenisolierschicht 11 aus beispielsweise einem Oxid­ film abgeschieden.

In Fig. 13 wird mittels des CVD-Verfahrens auf der Oberfläche der ersten Zwischenisolierschicht 11 eine polykristalline Silizium­ schicht 16 gebildet. Als nächstes wird eine Isolierschicht 17a, die die erste dielektrische Schicht bilden soll, auf der Oberfläche der polykristallinen Siliziumschicht 16 geschaffen. Anstelle der poly­ kristallinen Siliziumschicht kann beispielsweise auch Wolframsilizid benutzt werden.

In Fig. 14 wird eine polykristalline Siliziumschicht 180a mit einer Dicke von etwa 0,4-0,9 µm auf der Oberfläche der Isolierschicht 17a abgeschieden.

Bezüglich Fig. 15 werden der polykristallinen Siliziumschicht 180a, der Isolierschicht 17a, der polykristallinen Siliziumschicht 16 und der ersten Zwischenisolierschicht 11 mittels eines Lithographie- und Ätzverfahrens ein Muster aufgeprägt, um eine Öffnung 26 zu schaffen, die bis zu einem der Source-/Drain-Bereiche 6 des Transfergatter­ transistors 5 reicht.

In Fig. 16 wird mittels des CVD-Verfahrens in der Öffnung 26 und auf der Oberfläche der polykristallinen Siliziumschicht 180a eine Iso­ lierschicht 12a aus beispielsweise einem Siliziumoxidfilm oder einem Siliziumnitridfilm gebildet.

Bezüglich Fig. 17 wird die Isolierschicht 12a durch anisotropes Ät­ zen selektiv entfernt, damit auf der inneren Seitenwand der Öffnung eine Seitenwandisolierschicht 12 zurückbleibt. Die Seitenwandiso­ lierschicht 12 wird so geschaffen, daß sie wenigstens die Seitenflä­ che der polykristallinen Siliziumschicht 16 bedeckt. Die Seitenwan­ disolierschicht 12 kann auch so geschaffen werden, daß sie die poly­ kristalline Siliziumschicht 16, die Isolierschicht 17a und die unte­ ren Seiten der polykristallinen Siliziumschicht 180a bedeckt.

In Fig. 18 wird eine polykristalline Siliziumschicht 180b mit einer Filmdicke von ungefähr 0,1 µm auf dem Boden und der Seitenwand der Öffnung 26 und der Oberfläche der polykristallinen Siliziumschicht 180a abgeschieden. Die Filmdicke der polykristallinen Silizium­ schicht wird so gewählt, daß das Innere der Öffnung durch sie nicht gefüllt wird.

Bezüglich Fig. 19 wird den polykristallinen Siliziumschichten 180a und 180b unter Verwendung eines Lithographie- und Ätzverfahrens eine vorbestimmte Konfiguration aufgeprägt. Es ist wünschenswert, daß dieses Ätzen beendet ist, wenn die Oberfläche der auf der polykri­ stallinen Siliziumschicht 16 gebildeten Isolierschicht 17a freige­ legt ist. Eine Verminderung der Isolierschicht 17a aufgrund übermä­ ßigen Ätzens ist erlaubt, solange die polykristalline Silizium­ schicht 16 zurückbleibt. Durch diesen Ätzschritt wird die untere Elektrode 18 des Kondensators gebildet. Die Deckfläche, die innere Seitenwand und die äußere Seitenwand der unteren Elektrode 18 des Kondensators werden mit einer zweiten dielektrischen Schicht 17b be­ deckt, die aus einem Nitridfilm, Siliziumoxidfilm oder einem zusam­ mengesetzten Film aus einem Nitrid- und einem Siliziumoxidfilm ge­ schaffen ist.

In Fig. 20 wird auf der gesamten mit der zweiten dielektrischen Schicht 17b bedeckten unteren Elektrode 18 eine polykristalline Si­ liziumschicht abgeschieden, der am Rand des Speicherzellenfeldberei­ ches (siehe Fig. 3) eine vorbestimmte Konfiguration aufgeprägt wird.

Nachdem die zweite Zwischenisolierschicht 20 das Substrat bedeckt, wird die Verdrahtungsschicht 21 gebildet. Die dritte Zwischeniso­ lierschicht 22 bedeckt die Oberfläche der Verdrahtungsschicht 21. Damit ist eine Speicherzelle für den DRAM hergestellt.

Beim oben beschriebenen Herstellungsschritt wird durch die Schritte zur Abscheidung der polykristallinen Siliziumschicht die untere Elektrode 18 des Kondensators aus einem ersten und einem zweiten Ab­ schnitt herstellt, die jeweils eine andere Filmdicke aufweisen. Die Zellenplatten, die die untere Elektrode 18 einschließen, werden durch zwei getrennte Schritte zur Bildung der ersten und der zweiten Zellenplatte geschaffen. Diese Schritte werden unter Anwendung all­ gemein bekannter Verfahren zur Schaffung von dünnen Filmen und von Musterungsverfahren ausgeführt.

Im folgenden wird nun eine zweite Ausführungsform der Erfindung be­ schrieben. Der in Fig. 21 dargestellte Kondensator der Speicherzelle der zweiten Ausführungsform ist eine zusammengesetzte Struktur aus einem Stapel- und einem Grabenabschnitt. An einer vorbestimmten Stelle auf der Oberfläche des p-Siliziumsubstrats 1 ist ein Graben 30 gebildet. Der erste Bereich 18b der unteren Elektrode 18 des Kon­ densators ist so gebildet, daß er sich innerhalb des Grabens 30 er­ streckt. Der Rand der unteren Elektrode 18b, der in der inneren Wand des Grabens 30 geschaffen ist, besteht aus einem Störstellenbereich 31, der durch Diffusion aus dem ersten Abschnitt 18b der unteren Elektrode 18 geschaffen ist. Der Störstellenbereich 31 ist mit dem Source-/Drain-Bereich 6 des Transfergattertransistors 5 verbunden.

Die Implementierung einer zusammengesetzten Kondensatorstruktur mit Graben- und Stapeltyp trägt zu einer Vergrößerung der Kondensatorka­ pazität bei.

Im folgenden wird nun der Schritt zur Herstellung der Speicherzelle von Fig. 21 erläutert. Die Fig. 22 bis 35 zeigen Querschnitte der Speicherzelle von Fig. 21 zur Erläuterung von deren Herstellungs­ schritten. Die Herstellungsschritte der Fig. 22 bis 27 stimmen mit denen der Fig. 8 bis 13 der ersten Ausführungsform überein und daher wird ihre Beschreibung nicht wiederholt. Wie in Fig. 28 dargestellt ist, sind auf der Oberfläche der ersten dielektrischen Schicht 17a eine polykristalline Siliziumschicht 18a und ein Siliziumoxidfilm 100 gebildet.

In Fig. 29 wird unter Verwendung eines Photolithographie- und Ätz­ verfahrens im zusammengesetzten Film aus dem Siliziumoxidfilm 100, der polykristallinen Siliziumschicht 18a, der ersten dielektrischen Schicht 17a, der polykristallinen Siliziumschicht 16a und dem Sili­ ziumoxidfilm 11 ein Kontaktloch 26 gebildet, das bis zum Source- /Drain-Bereich 6 reicht.

Bezüglich Fig. 30 wird auf der gesamten Oberfläche eine Isolier­ schicht 12a aus beispielsweise einem Siliziumnitridfilm geschaffen.

In Fig. 31 wird die Isolierschicht 12a anisotrop geätzt, um nur auf der Seitenwand des Kontaktloches 26 eine Seitenwandisolierschicht 12 zu bilden.

Bezüglich Fig. 32 wird das Siliziumsubstrat 1, dessen Oberfläche im Inneren des Kontaktloches 26 freiliegt, anisotrop geätzt, um einen Graben 30 zu bilden. Unter Verwendung der Ionenimplantation oder ei­ nes Diffusionsverfahrens wird auf der Seitenwand des Grabens 30 ein Störstellenbereich 31 geschaffen.

In Fig. 33 wird durch verdünnte Flußsäure oder ein ähnliches Mittel der Siliziumoxidfilm 100 entfernt. Dann wird durch das CVD-Verfahren im Inneren des Kontaktloches 26, des Grabens 30 und auf der Oberflä­ che der polykristallinen Siliziumschicht 18a eine polykristalline Siliziumschicht 18b gebildet.

Bezüglich Fig. 34 wird der polykristallinen Siliziumschicht 18 unter Anwendung eines Photolithographieverfahrens und anisotropem Ätzen ein Muster aufgeprägt, um die untere Elektrode 18 des Kondensators zu schaffen. Anschließend wird auf der Oberfläche der unteren Elek­ trode 18 die dielektrische Schicht 17b gebildet.

In Fig. 35 wird auf der Oberfläche der dielektrischen Schicht 17b die zweite Zellenplatte 19 gebildet.

Schließlich werden die Zwischenisolierschicht 20, die Verdrahtungs­ schicht 21, die erste Zwischenisolierschicht 22 etc. geschaffen, um die Speicherzelle zu vollenden.

Unter Bezugnahme auf die Fig. 36 wird im folgenden eine dritte Aus­ führungsform der Erfindung beschrieben. Der Kondensator 15 der drit­ ten Ausführungsform umfaßt eine untere Elektrode 18 mit ersten und zweiten geschichteten Vorsprüngen 18c und 18d, die in der Art einer Blende vorspringen, eine erste Zellenplatte 16 unter der Bodenfläche des ersten Vorsprungs 18c, wobei sich die erste dielektrische Schicht 17a dazwischen befindet, eine zweite Zellenplatte 19, die zwischen den ersten und zweiten Vorsprüngen 18c und 18c gebildet ist, wobei sich die zweite dielektrische Schicht 17b und die dritte dielektrische Schicht 17c dazwischen befindet, und eine dritte Zel­ lenplatte 23, die auf der Oberfläche des ersten Vorsprungs 18d ange­ ordnet ist, wobei sich die zweite dielektrische Schicht 17d dazwi­ schen befindet. Durch Einschließen der unteren Elektrode 18 mit ei­ ner Zweischichtstruktur durch eine Dreischichtstruktur der Zellen­ platten wird die Grenzfläche zwischen der unteren Elektrode 18 und der oberen Elektrode vergrößert, um die Kondensatorkapazität zu er­ höhen. Die Fig. 37 und 38 zeigen Querschnitte der Verbindungsstruk­ tur zwischen Zellenplatte und Verdrahtungsschicht 27. Die drei Schichten der Zellenplatten 16, 19 und 23 sind mit der Verdrahtungs­ schicht 27 an wenigstens einer Stelle am Rand des Speicherzellen­ feldes verbunden. Die Verbindungsstruktur kann eine Struktur, die die drei Zellenplatten 16, 19 und 23 gleichzeitig durch einen Kon­ takt 28 verbindet (siehe Fig. 37), oder eine Struktur, bei der die drei Kontakte 28a, 28b und 28c mit den drei Schichten der Zellen­ platten 16, 19 bzw. 23 verbunden sind (siehe Fig. 38), bilden. Die Verdrahtungsschicht 27 ist mit einer Konstantpotentialquelle wie beispielsweise dem Versorgungspotential oder dem Substratpotential verbunden.

Nun werden die Herstellungsschritte für die Speicherzelle der Fig. 36 erläutert. Die Fig. 39 bis 58 zeigen Querschnitte der Speicher­ zelle zur Erläuterung der Herstellungsschritte. Die Herstellungs­ schritte der Fig. 39 bis 50 sind denen der Fig. 8 bis 19 der ersten Ausführungsform ähnlich, so daß deren Beschreibung hier nicht wie­ derholt wird.

Wie in Fig. 51 dargestellt ist, wird auf der gesamten Oberfläche eine polykristalline Siliziumschicht 19 gebildet. Als nächstes wird auf der polykristallinen Siliziumschicht 19 eine dritte dielektri­ sche Schicht 17c geschaffen.

In Fig. 52 wird auf der Oberfläche der dritten dielektrischen Schicht eine polykristalline Siliziumschicht 18d gebildet.

Bezüglich Fig. 53 wird unter Anwendung eines Photolithographie- und Ätzverfahrens im zusammengesetzten Film aus der polykristallinen Si­ liziumschicht 18a, der dielektrischen Schicht 17c und der polykri­ stallinen Siliziumschicht 19 ein Kontaktloch 28 geschaffen, das bis zur polykristallinen Siliziumschicht 18c reicht.

In Fig. 54 wird im Inneren des Kontaktloches und auf der Oberfläche der polykristallinen Siliziumschicht 18d eine Isolierschicht 12b ge­ bildet.

Bezüglich Fig. 55 wird im Inneren des Kontaktloches durch anisotro­ pes Ätzen der Isolierschicht 12b ein zweiter Seitenwandisolierfilm 12b geschaffen.

In Fig. 56 wird auf der gesamten Oberfläche eine polykristalline Si­ liziumschicht 18e gebildet.

Unter Anwendung eines Photolithographie- und anisotropen Ätzverfah­ rens wird den polykristallinen Siliziumschichten 18e und 18d in Fig. 57 ein Muster aufgeprägt.

In Fig. 58 wird eine vierte dielektrische Schicht 17d gebildet. Dann wird auf der Oberfläche der dielektrischen Schicht 17d eine polykri­ stalline Siliziumschicht 23 geschaffen. Durch die oben angeführten Schritte wird ein Kondensator mit einer Zellenplatte aus drei Schichten erstellt.

Obwohl die dritte Ausführungsform für ein Beispiel beschrieben worden ist, bei dem die untere Elektrode (18) des Kondensators eine Zweischichtstruktur aufweist, kann eine Struktur mit mehr als drei Schichten von Vorsprüngen verwendet werden.

Bei den oben beschriebenen ersten bis dritten Ausführungsformen kann für jede Zellenplatte eine Verdrahtungsschicht 27 zum Anlegen einer konstanten Spannung an die Zellenplatten der Mehrschicht-Stapel­ struktur individuell gebildet werden.

In Übereinstimmung mit der Halbleiterspeichereinrichtung der vorlie­ genden Erfindung ist die zweite Elektrodenschicht des Kondensators von einer ersten und einer dritten Elektrodenschicht umgeben, die im Speicherzellenbereich elektrisch voneinander getrennt sind. Die lei­ tende Verbindung zwischen den zwei Elektroden wird in einem bestimmten Abschnitt bzw. am Rand des Speicherbereiches hergestellt. Daher können sowohl die plane Fläche des Kondensators als auch die einander gegenüberliegenden Flächen der Elektroden des Kondensators vergrößert werden, um die Implemen­ tierung einer Halbleiterspeichereinrichtung mit einem Kondensator mit großer Ladungsspeicherkapazität zu erlauben. Entsprechend dem Verfahren zur Herstellung einer Halbleiterspeichereinrichtung in Übereinstimmung mit der Erfindung können die ersten, zweiten und dritten Elektrodenschichten des Kondensators unter Verwendung allge­ mein bekannter Herstellungsverfahren nacheinander abgeschieden und gemustert werden. Damit ist die Herstellung einer Halbleiterspei­ chereinrichtung mit großer Kondensatorkapazität durch einfache Her­ stellungsschritte möglich.

Claims (5)

1. Verfahren zur Herstellung eines DRAM mit einer Speicherzelle, die aus einem MOS-Transistor (5) und einem Stapelkondensator (15) gebildet ist, mit der Abfolge folgender Schritte:

• a) Bilden des MOS-Transistors (5) auf der Hauptoberfläche eines Halbleitersubstrats (1);
• b) Bedecken der Hauptoberfläche des Halbleitersubstrats (1) mit einer Zwischenisolierschicht (11);
• c) aufeinanderfolgendes Bilden einer ersten Leiterschicht (16), einer ersten dielektrischen Schicht (17a) und einer zweiten Leiterschicht (180a) auf der Oberfläche der Zwischenisolierschicht (11);
• d) selektives Ätzen der ersten Leiterschicht (16), der ersten dielektrischen Schicht (17a) und der zweiten Leiterschicht (180a), um eine Öffnung (26) zu schaffen, die bis zu einem Störstellenbereich des MOS-Transistors (5) reicht;
• e) Bilden einer Isolierschicht (12a) auf der Oberfläche der zweiten Leiterschicht (180a) und in der Öffnung (26);
• f) Ätzen der Isolierschicht (12a), um eine Seitenwandisolierschicht (12) zu schaffen, die wenigstens die Seitenoberfläche der ersten leitenden Schicht (16) bedeckt, die in der Öffnung (26) freiliegt;
• g) Bilden einer dritten Leiterschicht (180b) innerhalb der Öffnung (26) und über der Oberfläche der zweiten Leiterschicht (180a);
• h) Mustern der dritten (180b) und zweiten Leiterschichten (180a) mit vorbestimmter Konfiguration, um die Oberfläche der ersten dielektrischen Schicht (17a) freizulegen, zur Bildung der ersten Elektrode (18) des Kondensators (15);
• i) Bilden einer zweiten dielektrischen Schicht (17b) auf der Oberfläche der ersten Elektrode (18); und
• j) Bilden einer vierten Leiterschicht (19) auf der Oberfläche der ersten und zweiten dielektrischen Schicht (17a, 17b).

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die dritte Leiterschicht (180b) mit einer Dicke gebildet wird, die geringer als die der zweiten Leiterschicht (180a) ist.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Schritt zur Bildung der Seitenwandisolierschicht (12) den Schritt des anisotropen Ätzens der Isolierschicht (12a) aufweist.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß nach Schritt f) die folgenden Schritte ausgeführt werden:

• f1) anisotropes Ätzen der im Inneren der Öffnung (26) freiliegenden Oberfläche des Halbleitersubstrates (1) zum Bilden eines Grabens (30); und
• f2) Bilden eines Störstellenbereiches (31) des MOS-Transistors (5) in der Seitenwand des Grabens (30) durch Ionenimplantation oder Diffusion.

5. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß nach Schritt j) die folgenden Schritte ausgeführt werden:

• j1) Bilden einer dritten dielektrischen Schicht (17c) auf der Oberfläche der vierten Leiterschicht (19);
• j2) Bilden einer fünften Leiterschicht (18d) auf der Oberfläche der dritten dielektrischen Schicht (17c);
• j3) selektives Ätzen der fünften Leiterschicht (18d) und der dritten dielektrischen Schicht (17c) zum Bilden einer weiteren Öffnung (28), die bis zur dritten Leiterschicht (18c) reicht;
• j4) Bilden einer Seitenwandisolierschicht (12b), die die Seitenoberfläche der fünften Leiterschicht (18d) in der weiteren Öffnung (28) bedeckt;
• j5) Bilden einer sechsten Leiterschicht (18e) auf der Oberfläche der fünften Leiterschicht (18d);
• j6) Mustern der sechsten und fünften Leiterschicht (18e, 18d), um die Oberfläche der dritten dielektrischen Schicht (17c) freizulegen;
• j7) Bilden einer vierten dielektrischen Schicht (17d) auf der Oberfläche der fünften und sechsten Leiterschicht (18d, 18e); und
• j8) Bilden einer siebten Leiterschicht (23) auf der Oberfläche der vierten dielektrischen Schicht (17d).