IT9021853A1 - Dispositivo di memoria a semiconduttore altamente integrato e suo metodo di fabbricazione. - Google Patents

Dispositivo di memoria a semiconduttore altamente integrato e suo metodo di fabbricazione. Download PDF

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Su-Han Choi
Kyung-Hun Kim
Seong-Tae Kim
Jae-Hong Ko
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Description

Descrizione dell'invenzione industriale avente per titolo: "DISPOSITIVO DI MEMORIA A SEMICONDUTTORE ALTAMENTE INTEGRATO E SUO METODO DI FABBRICAZIONE"
Campo dell'invenzione
La presente invenzione si riferisce ad un dispositivo di memoria a semiconduttore ed a un suo metodo di fabbricazione, e particolarmente a un dispositivo di memoria a semiconduttore altamente integrato ed al suo metodo di fabbricazione in cui l'area effettiva di un condensatore può essere portata al massimo senza espandere l'area della cella di memoria. Sfondo dell'invenzione
Nei campi delle tecniche di memoria a semiconduttore, sforzi competitivi sono stati eseguiti al fine di aumentare il numero delle celle di memoria in un singolo circuito integrato (chip). Al fine di conseguire l'oggetto, è importante minimizzare l'area di una schiera di celle di memoria (memory cell array), in cui una pluralità di celle di memoria sono formate all'interno di una superficie ristretta di un chip.
Nel realizzare l'area minima della cella di memoria, una DRAM (Dynamic Random Access Memory), ossia memoria dinamica ad accesso casuale, la cui cella individuale ha un transistore singolo e un condensatore singolo è ben nota. Dato che una larga porzione dell'area è occupata dal condensatore nella cella di memoria sopra menzionata, con lo sviluppo di maggiori densità di impaccamento di dispositivi di memoria a semiconduttore altamente integrati, diventa sempre più importante aumentare la capacità del condensatore assieme alla minimizzazione del rapporto dell'area del semiconduttore occupata dal condensatore, in modo da facilitare la rivelazione dell'informazione e la diminuzione degli errori soft risultanti da particelle alfa.
Al fine di minimizzare l'area occupata da un condensatore e rendere massima la capacità di un condensatore di memoria come descritto sopra, una struttura di cella di condensatore a pila disteso (spread stacked capacitar), d'ora in avanti denominato SSC, in cui l'elettrodo di memoria di ciascuna cella di memoria viene espanso all'area dell'adiacente cella di memoria, è stata proposta. Tale cella di memoria convenzionale avente la struttura di cella SSC è stata descritta da pagina 31 a pagina 34 di ΙEDM 89.
Nello stato dell'arte descritto sopra, i primi elettrodi dei condensatori sono formati in modo da essere espansi sulle aree delle adiacenti celle di martoria per mezzo dell'esposizione della regione di sorgente di ciascuna cella di memoria su un substrato semiconduttore di silicio in cui i transistori saio formati. Una DRAM da 64Mbit può essere ottenuta nella struttura suddetta di cella SSC. Tuttavia, c'è una limitazione per ottenere un'area di memoria sufficiente del condensatore richiesto per una DRAM da 256Mbit, perchè un primo condensatore dovrebbe essere formato tra due altri condensatori che sono formati di seguito. Cioè, dato che la dimensione di ciascun condensatore delle prime celle di memoria è ristretta da ciascun condensatore delle seconde celle di memoria, l'estensioni dei condensatori delle seconde celle di memoria che sono espanse a sinistra e a destra dovrebbero essere ristrette al fine di mantenere l'equilibrio con le dimensioni di ciascun condensatore delle prime celle di memoria. Di conseguenza, ogni condensatore delle seconde celle di memoria non potrebbe essere completamente espanso al condensatore delle prime celle di memoria, disposte adiacentemente alle seconde celle di memoria, per sovrapporle nelle aree massime con le prime celle di memoria. La dimensione di ciascun condensatore delle prime celle di memoria dovrebbe essere allargata per mantenere l'equilibrio con quelle dei condensatori delle prime celle di memoria cerne pure per espandere completamente ciascun condensatore delle seconde celle di memoria al condensatore delle prime celle di memoria adiacenti. Tuttavia, dato che la dimensione di ciascun condensatore delle prime celle di memoria è ristretta dal condensatore delle seconde celle di memoria nella convenzionale struttura della cella SSC, è insufficiente per ottenere l'area effettiva del condensatore richiesto per DRAM da 256Mbit, la dimensione della cui cella è minore di quella di una DRAM da 64Mbit.
Sommario dell'invenzione
Quindi, è un oggetto della presente invenzione fornire una DRAM, in cui, per risolvere i problemi sopra descritti delle tecniche convenzionali, una schiera di celle di memoria è formata disponendo alternativamente una cella con condensatore tipo a pila (stack-type capacitor) e una cella combinata con condensatore tipo pila-trincea (stack-trench type capacitor) adiacenti uno all'altro.
E' un altro oggetto della presente invenzione fornire un metodo di fabbricazione che effettivamente fabbrichi la DRAM avente la struttura sopra menzionata.
Per ottenere gli oggetti sopra menzionati, la schiera di celle di memoria della DRAM secondò la presente invenzione è costruita cane segue. Un dispositivo di memoria a semiconduttore altamente integrato comprendente una pluralità di celle di memoria, ciascuna delle quali ha un transistore di commutazione formato su un substrato semiconduttore e un condensatore del tipo a pila sovrapposto sul transistore di commutazione , l'elettrodo di memoria di ciascun condensatore del tipo a pila delle prime celle di memoria tra cui dette celle di memoria è espanso alle aree delle seconde celle di memoria disposte adiacentemente alle prime celle di manoria e l'elettrodo di memoria di ciascun condensatore del tipo a pila delle seconde celle di memoria è espanso alle aree delle adiacenti prime celle di memoria, in modo che gli elettrodi di memoria espansi delle seconde celle di memoria disposte adiacentemente alle prime celle di memoria sono parzialmente sovrapposti con gli elettrodi di memoria espansi delle prime celle di memoria; dove ciascun condensatore delle prime celle di memoria include un condensatore del tipo a pila e un condensatore del tipo a trincea fermati in una regione di sorgente del transistore di commutazione e nel substrato semiconduttore, in modo tale che le rispettive prime e seconde celle sono disposte alternativamente e adiacentemente una all'altra in una direzione di fila e in una direzione di colonna.
Il presente metodo per fabbricare la schiera di celle di memoria aventi la struttura sopra menzionata comprende: un primo processo di definizione delle regioni attive per mezzo della crescita di strati di ossido di campo su un substrato semiconduttore di conducibilità del primo tipo; un secondo processo di formazione dei transistori, che sono elementi di una cella di memoria, sulle regioni attive, e con la formazione di un primo strato isolante sopra la struttura risultante; un terzo processo di formazione delle bit lines per connettere a ciascuna regione di pozzo (drain region) dei transistori, formando un secondo strato isolante sopra la struttura risultante; un quarto processo di formazione di prime aperture esponendo predeterminate porzioni delle regione di sorgente (source regions) per formare le prime celle di memoria aventi il condensatore combinato di tipo pila-trincea (stacktrench type capacitor); un quinto processo di formazione di trincee nel substrato semiconduttore usando le prime aperture; un sesto processo di formazione di un condensatore sia sulla superficie interna della trincea che sul secondo strato isolante, e quindi, formando un terzo strato isolante sulla struttura risultante; un settimo processo di formazione di seconde aperture esponendo le regioni di sorgente (source regions) dei transistori adiacenti alle prime celle di memoria nella direzione della fila o nella direzione della colonna; ed un ottavo processo di formazione del condensatore del tipo pila attraverso le seconde aperture.
Breve descrizione dei disegni
La presente invenzione sarà descritta per mezzo di rappresentazioni oon riferimento ai disegni allegati, in cui:
Figura 1 è una parziale sezione della cella di memoria secondo la presente invenzione;
le Figure da 2A a 2G mostrano una realizzazione dei processi per fabbricare la schiera di celle di memoria secondo la presente invenzione;
le Figure da 3A a 3E mostrano un'altra realizzazione dei processi per fabbricare la schiera di celle di memoria secondo la presente invenzione.
Descrizione dettagliata della realizzazione preferita
Nella schiera di celle di memoria della presente invenzione, come mostrato in figura 1, le celle di memoria MI e M3 racchiudenti condensatori del tipo combinato a pila e a trincea (stack-trench type capacitors) 11, 12 e 13 sono disposti alternativamente e adiacentemente alla cella di memoria M2 avente un condensatore del tipo a pila (stacktype capacitor) 20, 21 e 22. E nelle celle di memoria, gli elettrodi di memoria 11 (primi elettrodi dei condensatori) delle prime e delle terze celle di memoria MI e M3 sono espansi all'area della seconda cella di memoria adiacente, e un elettrodo di memoria 20 della seconda cella di memoria M2 è espanso alle aree della prima e della terza cella di memoria MI ed M3, Sebbene la schiera di celle di memoria mostrate in Figura 1 sia illustrata come avente le celle di memoria disposte adiacentemente una all'altra nella direzione della fila, la schiera di celle di memoria nella direzione della colonna ha pure le celle di memoria aventi il condensatore combinato tipo pila-trincea e le celle di memoria aventi condensatori tipo pila che sono disposte adiacentemente una all'altra.
Le Figure da 2A a 2G illustrano una realizzazione dei processi per la fabbricazione di una schiera di celle di memoria secondo la presente invenzione.
La Figura 2A illustra il processo per formare transistori e bit lines 5 su un substrato semiconduttore 100, in cui le regioni attive sono dapprima definite mediante la crescita di strati di ossido di carpo 101 in un substrato di tipo semiconduttore 100 per mezzo di ossidazione selettiva. Primi strati di silicio policristallino drogato con impurezze, che saranno gli elettrodi di porta (gate electrodes) 1, sono formati sulle regioni attive interponendo strati di ossido di porta (gate oxide) e, allo stesso tempo, primi strati conduttivi 4 dei transistori, per esempio, strati di silicio policristallino drogati con impurezze, sono formati su qualsiasi porzione predeterminata degli strati di ossido di campo 101 in modo che vengano oonnessi agli elettrodi di porta della cella di memoria disposta adiacentemente ai primi strati di ossido di campo. E una regione di sorgente (source region) 2 e una regione di pozzo (drain region) 3 sono formate su ciascun lato degli elettrodi di porta 1 sulla superficie del substrato semiconduttore per mezzo di impiantazione ionica, e quindi, un primo strato isolante II, per esempio, uno strato di ossido ad alta temperatura (HTO High Temperature Oxide) o uno strato di ossido a bassa temperatura (LTO Lcw Temperature Oxide) avente uno spessore di circa 500A ~ 2000A, è formato sopra l'intera superficie della struttura sopra detta. Di seguito, strati metallici 5 che servono come bit lines sono formati dopo esposizione di alcune porzioni delle regioni di sorgente (drain regione). Qui, la struttura della figura 2A include le prime, le seconde e le terze celle di memoria MI, M2 e M3.
La Figura 2B illustra i processi di formazione di un secondo strato isolante 12 e le prime aperture 0P1, in cui, dopo i processi mostrati in Figura 2A, il secondo strato isolante 12 avente uno spessore di circa 500À ~ 3000A, ad esempio, uno strato HTO, viene deposto, e, usando una struttura a maschera sul secondo strato isolante, le prime aperture CPl sano formate per esposizione delle regioni di sorgente 2 delle prime e delle terze celle di memoria MI e M3.
La Figura 2C illustra i processi per formare le trincee 10 e dei secondi strati conduttivi 11 la cui funzione è quella di primi elettrodi dei condensatori. Attraverso le prime aperture CPl, il substrato semiconduttore 100 è attaccato per formare le trincee 10, quindi, secondi strati conduttivi 11 che servono come primi elettrodi dei condensatori, ad esempio, strati di secondo silicio policristallino drogato con impurezze aventi uno spessore di circa 200Å ~ 3000Å, sono deposti sia sulle pareti delle trincee 10 e sui secondi strati isolanti 12, qui formando un modello di elettrodo come mostrato in figura 2C. Qui, la profondità della trincea 10 può essere aggiustata nell'intervallo di circa 0,5 pm 10 μm, secondo con il valore progettato della capacità.
La figura 2D illustra i processi per la formazione dei films dielettrici 12 dei terzi strati conduttivi 13 che serviranno come secondi elettrodi dei condensatori. I films dielettrici 12 e i terzi strati conduttivi 13, aventi uno spessore di circa 500Å ~ 4000Å, sono successivamente formati, completando quindi le prime celle di memoria MI ed M3 rispettivamente aventi i condensatori combinati di tipo pila-trincea. Qui il film dielettrico 12 è costituito da una struttura apprendente uno strato di ossido, per esempio, strato HTO o strato LTO, o una struttura ossido/nitruro/ossido, ad esempio struttura CNO, o una struttura nitruro/ossicb, ad esempio, una struttura NO. Qui, al posto del condensatore combinato pila-trincea, un condensatore del tipo a trincea esterno, in cui la carica è memorizzata nella regione esterna della trincea nel substrato semiconduttore può essere formato.
La Figura 2E illustra i processi per formare i terzi strati isolanti 13 e una seconda apertura 0P2. Dopo il processo mostrato in Figura 2D, il terzo strato isolante 13 avente uno spessore di circa 500A
3000À, per esempio, strato ΗTO, viene deposto, e quindi, la seconda apertura GP2 è formata per esporre la regione sorgente 2 della seconda cella di memoria M2. Qui, dopo aver depositato BPSG (Boro-Phosphorus Bilicate Glass, vetro silicato boro fosforo) avente uno spessore di circa 500Å ~ 4000Å, il terzo strato isolante può essere formato per mezzo della planarizzazione attraverso il processo di scorrimento (reflow process).
La figura 2F illustra il processo per formare un quarto strato conduttivo 20 che serve come primo elettrodo, un film dielettrico 21, e un quinto strato conduttivo 22 che serve come secondo elettrodo del condensatore. Dopo aver eseguito il processo mostrato in figura 2E, il quarto strato conduttivo 20 avente uno spessore di circa 300Å 4000Å, che serve sia come primo elettrodo del condensatore, ad esempio, uno strato di quarto silicio policristallino drogato con inpurezze viene deposto per formare il nodello di elettrodo come mostrato in Figura 2F. Di seguito, il film dielettrico 21 e il quinto strato conduttivo 22 avente uno spessore di circa 500Å ~ 4000Å che funzioni come secondo elettrodo del condensatore sano successivamente fannati sul quarto strato conduttivo 20, e quindi completando la seconda cella di memoria M2 avente il condensatore tipo pila. Qui, il film dielettrico è di una struttura a strato di ossido quale ΗTO o LTO, di ONO o NO.
La Figura 2G illustra il processo per formare uno strato planarizzato 30 e gli elettrodi metallici 31, dove, dopo il processo mostrato in Figura 2F, lo strato planarizzante 30, ad esenpio, uno strato BPSG, viene deposto per planarizzazione, e quindi, gli elettrodi metallici 31 sono formati, completando così la DRAM avente sia le celle con condensatori tipo pila-trincea e le celle con condensatori tipo pila.
Le Figure 3A-3E mostrano un’altra realizzazione dei processi per fabbricare schiera di celle di memoria secondo la presente invenzione.
Il processo di fabbricazione precedente il processo della Figura 3A è identico a quello descritto in relazione alla Figura 2A e quindi viene emesso.
La Figura 3A illustra il processo per formare un secondo strato isolante 12, uno strato di nitruro N, e un quarto strato isolante 14. Dopo il processo illustrato in Figura 2A, il secondo strato isolante 12 avente uno spessore di circa 500Å ~ 3000Å, ad esenpio, uno strato HTO, lo strato di nitruro N avente uno spessore di circa 100Å ~ 500Å, e il quarto strato isolante 14 avente uno spessore di circa 500Å ~ 4000Å, ad esenpio, uno strato HTO, sono formati sequenzialmente.
La Figura 3B illustra il processo per formare un secondo strato conduttivo 11 che serva come primi elettrodi dei condensatori e uno strato interplanarizzante 32, in cui, per mezzo dell'applicazione di un modello a maschera sul quarto strato isolante 14, le prime aperture sono formate in modo da esporre le regioni di sorgente 2 della prima e della terza cella di memoria M1 ed M3. E il substrato semiconduttore è attaccato per formare le trincee 10 attraverso le prime aperture e, di seguito, secondi strati conduttivi 11 aventi uno spessore di circa 200À 3000A, che servono come primi elettrodi dei condensatori, per esempio, strati di secondo silicio policristallino drogato con impurezze, sono deposti per formare il modello di elettrodo come mostrato in Figura 3B. Lo strato interplanarizzante 32, per esenpio, uno strato di vetro fluido (SOG spin on glass), viene deposto per planarizzare. Durante il processo, lo strato interplanarizzante 32 può essere formato da uno strato impilato di SOG e uno strato HTO oppure uno strato impilato con EPSG. Qui, la profondità della trincea 10 può essere aggiustata nell'intervallo di circa 0,5 μm ~ 10 μm, secondo il valore progettato della capacità.
La Figura 3C illustra il processo di informazione di una seconda apertura e di un quarto strato conduttivo 20 che funzioni come primo elettrodo del condensatore. Dopo aver formato lo strato interplanarizzante 32, la seconda apertura viene formata esponendo la regione di sorgente 2 della seconda cella di memoria M2. Di seguito, il quarto strato conduttivo 20 avente uno spessore di circa 300À 4000À, che funziona come primo elettrodo del condensatore, ad esenpio, uno strato di quarto silicio policristallino drogato con impurezze viene deposto sia sulla superficie della seconda apertura che sullo strato interplanarizzante 32 in modo da formare la struttura dell'elettrodo come mostrato in Figura 3C.
La Figura 3D illustra il processo per la rimozione del quarto strato isolante dello strato interplanarizzante, in cui, usando lo strato di nitruro N come strato bloccante l'attacco, il quarto strato isolante e lo strato interplanarizzante, che seno disposti tra il secondo strato conduttivo 11 e il quarto strato conduttivo 20, vengono rimassi per attacco umido, aumentando quindi l'area superficiale della struttura del primo elettrodo di ciascuna cella di memoria.
La Figura 3E illustra il processo per formare un film dielettrico 33 e un sesto strato conduttivo 34 che serve cane secondo elettrodo del condensatore. Dopo il processo mostrato in figura 3D, il film dielettrico 33 viene simultaneamente formato sia sul secondo strato conduttivo 11 che sul quarto strato conduttivo 20, e quindi, il sesto strato conduttivo 34 che serve come secondo elettrodo del condensatore avente uno spessore di circa 500À ~ 5000À, ad esempio , uno strato di sesto silicio policristallino drogato con impurezze, viene deposto, quindi completando le prime celle di memoria Mi ed M3 e la seconda cella di memoria M2. Qui, il film dielettrico 33 è una struttura di strato di ossido o una struttura ONO, ad esempio uno strabo HTO o uno strato LTO.
Dopo aver eseguito il processo illustrato in Figura 3E, lo strato planarizzante, ad esempio, uno strato BPSG viene deposto per effettuare la planarizzazione, e quindi, gli elettrodi metallici vengono formati, completando così la DRAM avente sia le celle con condensatori di tipo pila-trincea che le celle con condensatori di tipo pila.
Cane descritto sopra, il condensatore secondo la presente invenzione usa un condensatore di tipo combinato pila-trincea come primo condensatore della struttura convenzionale SSC, e usa condensatore di tipo pila come secondo condensatore della struttura convenzionale SSC. Di conseguenza, nel fabbricare il condensatore di tipo combinato pila-trincea (o trincea-pila), la sufficiente area di memoria di ciascun condensatore può essere ottenuta senza rimanere ristretti dalla distanza tra i secondi condensatori, ad esempio, i condensatori del tipo a pila. In aggiunta, durante la formazione del secondo condensatore (condensatore tipo pila), il primo condensatore, ad esempio, il condensatore di tipo combinato pila-trincea (trincea-pila) può considerevolmente diminuire il problema di copertura del gradino paragonato con il primo condensatore convenzionale , ad esempio, condensatore tipo pila, in modo che il processo sia facilmente eseguito.
Inoltre, nella schiera di celle di memoria della presente invenzione, dato che le prime celle di memoria hanno condensatori combinati tipo pila-trincea (o trincea-pila) e le seconde celle di memoria hanno condensatori del tipo pila sono sistemati adiacentemente uno all'altro sia nella direzione della fila che nella direzione della colonna, celle di memoria aventi la trincea sono formate alternativamente. Come risultato, è vantaggioso nel fatto che le correnti di dispersione tra le celle di memoria con la trincea e gli errori soft risultanti da particelle alfa possono essere rimossi.
Per di più, attaccando lo strato di ossido e lo strato di interplanarizzazione disposti sotto lo strato conduttivo che serve come primo elettrodo nel condensatore nella seconda realizzazione della presente invenzione, le aree della porzione superiore, la porzione laterale come la porzione in fondo dello strato conduttivo sono utilizzate come prime elettrodo del condensatore, in modo che l'area di memoria del condensatore possa essere massimizzata. Quindi, la diminuzione della capacità causata dall'aumento della densità di impaccamento di un dispositivo di memoria a semiconduttore altamente integrato, può essere migliorata per mezzo dell'approccio strutturale.

Claims (18)

  1. RIVENDICAZIONI 1. Un dispositivo di memoria a semiconduttore altamente integrato comprendente una pluralità di celle di memoria ciascuna delle quali ha un transistore di commutazione formato su un substrato semiconduttore e un condensatore tipo pila sovrapposto su detto transistore di commutazione , l'elettrodo di memoria di ciascun condensatore tipo pila dalle prime celle di memoria in mezzo a dette celle di memoria è espanso alle aree delle seconde celle di memoria disposte adiacentemente alle prima celle di memoria e l'elettrodo di memoria di ciascun condensatore di tipo pila di dette seconde celle di memoria essendo espanso alle aree delle adiacenti prime celle di memoria, in modo che detti elettrodi di memoria espansi di dette seconde celle di memoria disposte adiacentemente alle dette celle di prima memoria sono parzialmente sovrapposti con detti elettrodi di memoria espansi delle dette prime celle di memoria, in cui ciascun condensatore di dette prime celle di memoria include detto condensatore tipo pila e condensatori tipo trincea formati in una regione di sorgente di detto transistore di commutazione e in detto strato semiconduttore.
  2. 2. Un dispositivo di memoria a semiconduttore altamente integrato come rivendicato nella rivendicazione 1, in cui dette prime celle di memoria e dette seconde celle di memoria sono disposte alternativamente e adiacentemente a una all'altra sia nella direzione della fila che nella direzione della colonna.
  3. 3. Un dispositivo di memoria a semiconduttore altamente integrato come rivendicato nella rivendicazione 2 in cui detto condensatore tipo trincea è esterno al condensatore tipo pila.
  4. 4. Un dispositivo di memoria a semiconduttore altamente integrato come rivendicato nella rivendicazione 3, in cui la profondità di detta trincea sia nell'intervallo di circa 0,5 pm 10 pm.
  5. 5. Un metodo per fabbricare un dispositivo di memoria a semiconduttore altamente integrato comprendente nel citato ordine i passi di: definizione delle regioni attive per mezzo della crescita di strati di ossido di campo su un primo substrato semiconduttore conduttivo; la formazione di transistori, che sono elementi di una cella di memoria sulle dette regioni attive, e la formazione di un primo strato isolante sopra la struttura risultante; la formazione di bit lines in modo che siano connesse alle rispettive regioni di sorgente di detto transistore, e la formazione di un secondo strato isolante sopra la struttura isolante; la formazione di prime aperture per esposizione di predeterminate porzioni delle regioni di sorgente in modo tale da formare le prime celle di memoria aventi un condensatore combinato pila-trincea; la formazione di trincee nel substrato semiconduttore usando dette prime aperture; la formazione di condensatori sia sulla superficie di dette trincee sia sul detto secondo strato isolante, e la formazione di un terzo strato isolante sulla struttura isolante; la formazione di seconde aperture al fine di esporre le regioni di sorgente dei primi transistori disposti adiacentemente alle dette prime celle di memoria sia nella direzione di fila che nella direzione di colonna; e la formazione di condensatori di tipo pila attraverso dette seconde aperture.
  6. 6. Un metodo per fabbricare un dispositivo di memoria a semiconduttore altamente integrato cane rivendicato nella rivendicazione 5, in cui detti passi di formazione del secondo strato isolante includano il passo di formazione di un primo strato di ossido, uno strato di nitruro e un secondo strato di ossido, successivamente, dopo la formazione di dette bit lines.
  7. 7. Un metodo per fabbricare un dispositivo di memoria a semiconduttore altamente integrato come rivendicato nella rivendicazione 5, in cui detto passo di formazione dei condensatori e terzo strato isolante consiste nella formazione di uno strato conduttivo, che serve come primo elettrodo di un condensatore, sia sulla superficie di detta trincea che su detto secondo strato di ossido, e quindi depositando uno strato interplanarizzante sulla struttura risultante.
  8. 8. Un metodo di fabbricazione di un dispositivo di memoria a semiconduttore altamente integrato come rivendicato nella rivendicazione 7, in cui detto passo di formazione di condensatori tipo pila consiste nella formazione di uno strato conduttivo che serve cane primo elettrodo di un condensatore tipo pila attraverso la seconda apertura .
  9. 9. Un metodo per fabbricare un dispositivo di memoria a semiconduttore altamente integrato cane rivendicato nella rivendicazione 5, in cui detto primo strato di ossido e detto secondo strato di ossido sono strati HTO.
  10. 10. Un metodo per fabbricare un dispositivo di memoria a semiconduttore altamente integrato cane rivendicato nella rivendicazione 7, in cui detto strato interplanarizzante è uno strato SOG.
  11. 11. Un metodo per fabbricare un dispositivo di memoria a semiconduttore altamente integrato come rivendicato nella rivendicazione 7, in cui detto strato interplanarizzante è uno strato impilato formato da uno strato SOG e uno strato HTO.
  12. 12. Un metodo per fabbricare un dispositivo di memoria a semiconduttore altamente integrato come rivendicato nella rivendicazione 7, in cui detto strato interplanarizzante è uno strato impilato formato da uno strato HTO e uno strato BPSG.
  13. 13. Un metodo per fabbricare un dispositivo di memoria a semiconduttore altamente integrato come rivendicato nella rivendicazione 7, in cui, dopo detto passo di formazione di condensatori e dei terzi strati isolanti, detto secondo strato di ossido e detto strato interplanarizzante formato su dette strato di nitruro sono rimossi.
  14. 14. Un metodo per fabbricare un dispositivo di memoria a semiconduttore altamente integrato come rivendicato nella rivendicazione 13, in cui detto secondo strato di ossido e detto strato interplanarizzante vengono rimossi attraverso un metodo di attacco umido.
  15. 15. Un metodo per fabbricare un dispositivo di memoria a semiconduttore altamente integrato come rivendicato nella rivendicazione 13, in cui, dopo detto passo di attacco del detto strato di ossido e detto strato interplanarizzante , i films dielettrici sono simultaneamente formati sopra la intera superficie esposta di detti strati conduttivi.
  16. 16. Un metodo per fabbricare un dispositivo di manoria a semiconduttore altamente integrato come rivendicato nella rivendicazione 15, in cui detto film dielettrico è formato attraverso il passo di formazione di un primo strato di ossido sopra la superficie di detto strato conduttivo esposto, la formazione di uno strato di nitruro sopra detto strato di ossido, e la formazione di un secondo strato di ossido sopra detto strato di nitruro.
  17. 17. Un metodo per fabbricare un dispositivo di memoria a semiconduttore altamente integrato come rivendicato nella rivendicazione 5, in cui detto primo, secondo, e terzo strati isolanti sono strati ΗTΟ.
  18. 18. Un metodo per fabbricare un dispositivo di memoria a semiconduttore altamente integrato come rivendicato nella rivendicazione 5, in cui detto terzo strato isolante è formato depositando e quindi facendo scorrere uno strato di BPSG avente uno spessore di circa 500Å ~ 4000Å, dopo il passo di formazione del condensatore della prima cella di memoria.
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