CN112185961A - 集成式组合件以及形成集成式组合件的方法 - Google Patents

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祐川光成
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Abstract

本发明涉及集成式组合件以及形成集成式组合件的方法。一些实施例包含具有字线、屏蔽板和存取装置的集成式存储器。所述存取装置包含第一扩散区和第二扩散区以及沟道区。所述沟道区竖直地安置在所述第一扩散区与第二扩散区之间。所述存取装置邻近于所述字线并且邻近于所述屏蔽板。所述字线的一部分接近所述沟道区的第一侧表面，具有在其间的第一绝缘区的介入。所述屏蔽板的一部分接近所述沟道区的第二侧表面，具有在其间的第二绝缘区的介入。所述第一绝缘区包含绝缘材料。所述第二绝缘区包含空隙。一些实施例包含存储器阵列。一些实施例包含形成集成式组合件的方法。

Description

集成式组合件以及形成集成式组合件的方法
技术领域
集成式组合件，例如存储器阵列。集成式组合件包括活跃区与导电屏蔽板之间的空隙。形成集成式组合件的方法。
背景技术
现代计算架构中利用存储器来存储数据。一种类型的存储器是动态随机存取存储器(DRAM)。与替代类型的存储器相比，DRAM可提供结构简单、低成本且速度快的优点。
DRAM可利用存储器单元，每个存储器单元具有一个电容器与一个晶体管组合(所谓的1T-1C存储器单元)，其中电容器与晶体管的源极/漏极区耦合。可以在具有数百、数千、数百万等的存储器单元的DRAM阵列中利用DRAM单元。存储器阵列的晶体管具有与字线(即，存取线)耦合的栅极。利用与字线组合的位线(即，数字线、感测线)对存储器阵列的存储器单元进行寻址。
集成电路制造的持续目标是按比例缩放集成电路系统到不断增大的水平的集成。期望的是研发适合于按比例缩放成高度集成的配置的存储器布置。
发明内容
在一个方面中，本发明涉及一种集成式存储器，其包括：字线；屏蔽板；存取装置，其包括第一扩散区和第二扩散区以及沟道区，第一扩散区和第二扩散区以及沟道区竖直地布置使得沟道区在第一扩散区与第二扩散区之间；并且其中存取装置邻近字线以及屏蔽板，使得字线的一部分接近沟道区的第一侧表面，具有在其间的第一绝缘区的介入，并且屏蔽板的一部分接近沟道区的第二侧表面，具有在其间的第二绝缘区的介入；第一绝缘区包括绝缘材料，并且第二绝缘区包括空隙。
在另一方面中，本发明涉及一种存储器阵列，其包括：竖直延伸的半导体柱；半导体柱中的每一个包括竖直地安置在第一源极/漏极区与第二源极/漏极区之间的晶体管沟道区；半导体柱布置在存储器阵列的行和列中；行沿着行方向延伸，并且列沿着列方向延伸；字线，其沿着行方向延伸；字线邻近半导体柱的晶体管沟道区；存储器阵列的每个行包含沿着字线中的相关联的一个的多个半导体柱；字线中的所述相关联的一个具有第一横向表面以及相对的第二横向表面；多个半导体柱与沿着第一横向表面在第一集合当中以及沿着第二横向表面在第二集合当中细分的字线中的所述一个相关联；第一集合的半导体柱通过在第一横向表面与第一集合的半导体柱的晶体管沟道区之间的栅极介电材料与字线中的所述相关联的一个间隔开；第二集合的半导体柱通过在第二横向表面与第二集合的半导体柱的晶体管沟道区之间的栅极介电材料与字线中的所述相关联的一个间隔开；导电屏蔽材料，其在半导体柱之间；位线，其沿着列方向延伸并且与第一源极/漏极区耦合；存储元件，其与第二源极/漏极区耦合；存储元件中的每一个通过字线中的一个与位线中的一个组合唯一地寻址；并且其中沿着列方向的截面通过字线、通过半导体柱的系列，并且通过导电屏蔽材料的导电板的系列；沿着截面的字线具有沿着半导体柱的沟道区的它们的第一横向表面，并且通过栅极介电材料与半导体柱的沟道区间隔开；沿着截面的字线具有通过栅极介电材料与导电板间隔开的它们的第二横向表面；沿着截面的导电板通过介入绝缘区与半导体柱的晶体管沟道区间隔开；介入绝缘区包括空隙。
在另一方面，本发明涉及一种形成组合件的方法，其包括：形成具有半导体材料的柱的构造；柱布置在行中；柱具有沿着截面的在彼此相对的关系中的第一侧和第二侧；沿着柱的第一侧形成第一绝缘材料；形成导电屏蔽材料为邻近于第一绝缘材料，并且通过包括第一绝缘材料的第一区与柱的第一侧间隔开；沿着柱的第二侧形成第二绝缘材料；形成字线材料为邻近于第二绝缘材料并且通过包括第二绝缘材料的第二区与柱的第二侧间隔开；字线材料经配置为沿着第一方向延伸的字线，其中第一方向是行的方向；沿着柱的竖直地相对的区形成第一源极/漏极区和第二源极/漏极区；柱中的每一个包括竖直地安置在与柱相关联的第一源极/漏极区与第二源极/漏极区之间的晶体管沟道区；形成位线以与第一源极/漏极区电连接并且沿着与第一方向交叉的第二方向延伸；形成存储元件以与第二源极/漏极区电连接；以及移除第一绝缘材料中的至少一些以在第一区内形成空隙。
附图说明
图1A和1B相应地是在用于制造存储器单元的实例阵列的实例方法的实例过程阶段处的实例组合件的图解截面俯视图和图解截面侧视图。图1A的视图沿着图1B的线A-A，并且图1B的视图沿着图1A的线B-B。
图2A和2B相应地是在图1A和1B的实例过程阶段之后的实例过程阶段处的图1A和1B的实例组合件的图解截面俯视图和图解截面侧视图。图2A的视图沿着图2B的线A-A，并且图2B的视图沿着图2A的线B-B。
图3A和3B相应地是在图2A和2B的实例过程阶段之后的实例过程阶段处的图1A和1B的实例组合件的图解截面俯视图和图解截面侧视图。图3A的视图沿着图3B的线A-A，并且图3B的视图沿着图3A的线B-B。
图4A和4B相应地是在图3A和3B的实例过程阶段之后的实例过程阶段处的图1A和1B的实例组合件的图解截面俯视图和图解截面侧视图。图4A的视图沿着图4B的线A-A，并且图4B的视图沿着图4A的线B-B。
图5A和5B相应地是在图3A和3B的实例过程阶段之后的实例过程阶段处的图1A和1B的实例组合件的图解截面俯视图和图解截面侧视图，并且是图4A和4B的视图的替代。图5A的视图沿着图5B的线A-A，并且图5B的视图沿着图5A的线B-B。
图6A和6B相应地是在图4A和4B的实例过程阶段之后的实例过程阶段处的图1A和1B的实例组合件的图解截面俯视图和图解截面侧视图。图6A的视图沿着图6B的线A-A，并且图6B的视图沿着图6A的线B-B。
图7A和7B相应地是在图6A和6B的实例过程阶段之后的实例过程阶段处的图1A和1B的实例组合件的区的图解截面俯视图和图解截面侧视图。图7A的视图沿着图7B的线A-A，并且图7B的视图沿着图7A的线B-B。
图8A和8B相应地是在用于制造存储器单元的实例阵列的实例方法的实例过程阶段处的实例组合件的图解截面俯视图和图解截面侧视图。图8A的视图沿着图8B的线A-A，并且图8B的视图沿着图8A的线B-B。
图9A和9B相应地是在图8A和8B的实例过程阶段之后的实例过程阶段处的图8A和8B的实例组合件的图解截面俯视图和图解截面侧视图。图9A的视图沿着图9B的线A-A，并且图9B的视图沿着图9A的线B-B。
图10A和10B相应地是在图9A和9B的实例过程阶段之后的实例过程阶段处的图8A和8B的实例组合件的图解截面俯视图和图解截面侧视图。图10A的视图沿着图10B的线A-A，并且图10B的视图沿着图10A的线B-B。
图11A和11B相应地是在图10A和10B的实例过程阶段之后的实例过程阶段处的图8A和8B的实例组合件的图解截面俯视图和图解截面侧视图。图11A的视图沿着图11B的线A-A，并且图11B的视图沿着图11A的线B-B。
图12A和12B相应地是在图11A和11B的实例过程阶段之后的实例过程阶段处的图8A和8B的实例组合件的图解截面俯视图和图解截面侧视图。图12A的视图沿着图12B的线A-A，并且图12B的视图沿着图12A的线B-B。
图13A和13B相应地是在图12A和12B的实例过程阶段之后的实例过程阶段处的图8A和8B的实例组合件的图解截面俯视图和图解截面侧视图。图13A的视图沿着图13B的线A-A，并且图13B的视图沿着图13A的线B-B。
图14A和14B相应地是在图13A和13B的实例过程阶段之后的实例过程阶段处的图8A和8B的实例组合件的图解截面俯视图和图解截面侧视图。图14A的视图沿着图14B的线A-A，并且图14B的视图沿着图14A的线B-B。
图15A、15B和15C是在用于制造存储器单元的实例阵列的实例方法的实例过程阶段处的实例组合件的图解截面俯视图(图15A)和图解截面侧视图(图15B和15C)。图15A、15B和15C的过程阶段可以被用作图8中所示的过程的实施例。图15A的视图沿着图15B和15C的线A-A；图15B的视图沿着图15A的线B-B；并且图15C的视图沿着图15A的线C-C。
图16A、16B和16C是在用于制造存储器单元的实例阵列的实例方法的实例过程阶段处的实例组合件的图解截面俯视图(图16A)和图解截面侧视图(图16B和16C)。图16A、16B和16C的过程阶段可跟随图15A、15B和15C的过程。图16A的视图沿着图16B和16C的线A-A；图16B的视图沿着图16A的线B-B；并且图16C的视图沿着图16A的线C-C。
图17A、17B和17C是在用于制造存储器单元的实例阵列的实例方法的实例过程阶段处的实例组合件的图解截面俯视图(图17A)和图解截面侧视图(图17B和17C)。图17A、17B和17C的过程阶段可被用作图9A和9B中所示的过程的实施例，并且可跟随图16A、16B和16C的过程阶段。图17A的视图沿着图17B和17C的线A-A；图17B的视图沿着图17A的线B-B；并且图17C的视图沿着图17A的线C-C。
图18是实例存储器阵列的区的图解示意性图示。
图19是包括堆叠层次的实例组合件的区的图解截面侧视图。
具体实施方式
一些实施例包含具有在存储器单元(例如，DRAM单元)之间的屏蔽材料的集成式组合件。屏蔽材料可抑制相邻组件之间的干扰。存储器单元可具有竖直延伸的沟道区。屏蔽材料可以通过空隙与此类沟道区间隔开，与缺乏在屏蔽材料与沟道区之间的空隙的配置相比这样可改进沿着沟道区的接通电流。参考图1到19描述了实例实施例。
参考图1到7描述了形成第一实例DRAM阵列的第一实例方法。
参考图1A和1B，构造10包括从半导体材料的质量块82向上延伸的半导体材料14的岛状物80。半导体材料14可包括任何合适的组合物；并且在一些实施例中可包括以下项、主要由以下项组成、或由以下项组成：硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多个；其中术语III/V半导体材料是指包括选自周期表的第III族和第V族的元素(其中第III族和第V族是旧的命名法，并且现在被称作第13族和第15族)的半导体材料。在一些实施例中，半导体材料14可包括单晶硅，主要由单晶硅组成，或由单晶硅组成。
岛状物盖有保护材料104。保护材料104可包括任何合适的组合物；并且在一些实施例中可包括氮化硅、主要由氮化硅组成，或由氮化硅组成。
相对于图1A和图1B提供x、y、z轴系统以辅助读者理解图中所示的结构的关系。在一些实施例中，x轴方向和y轴方向可相应地被称作第一方向和第二方向。在一些实施例中，岛状物80可被视为布置在具有行和列的矩阵中；并且x轴方向和y轴方向可相应地被视为行方向和列方向。
参考图2A和2B，岛状物80之间的区内衬有绝缘材料40，随后导电屏蔽材料42沉积且凹陷，并且随后额外的绝缘材料40提供在屏蔽材料上方。
绝缘材料40可包括任何合适的组合物；并且在一些实施例中可包括氮化硅、基本上由氮化硅组成，或由氮化硅组成。在一些实施例中，绝缘材料40可被称作第一绝缘材料。
导电屏蔽材料42可包括任何合适的组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属的组合物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。在一些实施例中，导电屏蔽材料42可包括导电掺杂半导体材料(例如，导电掺杂多晶硅)、主要由导电掺杂半导体材料(例如，导电掺杂多晶硅)组成，或由导电掺杂半导体材料(例如，导电掺杂多晶硅)组成。导电掺杂半导体材料可以掺杂到任何合适的浓度，并且在一些实施例中可以通过n型掺杂剂(例如，磷)或p型掺杂剂(例如，硼)掺杂到至少约1x 1020原子/cm3的浓度。换句话说，在一些实例实施例中屏蔽材料42可包括重掺杂有一或多种杂质(例如，磷、砷、硼等中的一或多个)的多晶半导体材料(例如，多晶硅)。
在一些实施例中半导体材料14和屏蔽材料42可都包括硅、主要由硅组成，或由硅组成；其中半导体材料14的硅是单晶的，并且屏蔽材料42的硅是多晶的(并且在一些应用中，被称作多晶硅)。
参考图3A和3B，保护材料104(图2A和2B)被移除，并且随后掺杂区22沿着岛状物80的上部部分形成。在示出的实施例中，在移除保护材料104之后形成掺杂区22。在其它实施例中，在将材料图案化成岛状物80之前半导体材料14可以是毯覆式掺杂的，并且因此掺杂区22可以在与图3A和3B的过程阶段相比较早的过程阶段形成。掺杂区22对应于源极/漏极区。
电容器62经形成为与源极/漏极区22耦合(与其电连接)。所说明的电容器是容器型电容器；并且各自包括容器形状的电极106、容器形状的电极内的介电材料108，以及在介电材料108上方且在容器形状的电极内的另一电极110。电极106和110可包括任何合适的组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属的组合物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。介电材料108可包括任何合适的组合物；并且在一些实施例中可包括二氧化硅、氮化硅和氮氧化硅中的一或多个。虽然电容器是专门地说明的，但是应理解结构62可一般指代任何合适的存储元件；包含例如，电阻式存储器、相变存储器等。
绝缘材料112提供在电容器62上方并且在电容器62之间。绝缘材料112可包括任何合适的组合物；并且在一些实施例中可包括二氧化硅和氮化硅中的一或两者。
半导体材料14、屏蔽材料42、绝缘材料40、电容器62和绝缘材料112可以一起被视为形成子组合件114。
参考图4A和4B，子组合件114通过键合区96键合到手柄结构94，并且随后经倒置。手柄结构94可包括任何合适的配置，并且在一些实施例中可对应于半导体晶片(例如，单晶硅晶片)或其它合适的半导体衬底。出于解译本发明的目的，术语“半导体衬底”意味着包括半导体材料的任何构造，包含但不限于整体半导体材料，例如(单独或在包括其它材料的组合件中的)半导体晶片，以及(单独或在包括其它材料的组合件中的)半导体材料层。术语“衬底”是指任何支撑结构，包含但不限于上文所描述的半导体衬底。
可以利用任何合适的处理实现子组合件114与手柄结构94的键合；包含例如其中两个二氧化硅表面相对彼此放置并且经受适当的处理以诱发表面之间的共价键合并且由此形成复合结构的技术。因此，键合区96可包括二氧化硅。用于诱发共价键合的处理可以是热处理。此类热处理可利用超过800℃的温度。替代地，二氧化硅表面中的一或两者在热处理之前可以经受等离子体处理，并且随后热处理的温度可以降低到在从约150℃到约200℃的范围内的温度。二氧化硅表面到彼此的键合可被称作“杂化键合”(或“智能切割”)；其中实例杂化键合程序描述于第9,666,573号美国专利和第10,103,053号美国专利中，这两者都让渡给美光科技(Micron Technology)有限公司，并且这两者都将Mitsunari Sukekawa列为发明人。
半导体材料14的质量块82(图3B)通过适当的处理(例如，CMP)被移除，其暴露半导体材料14的区98(在一些实施例中，区98可以被视为对应于图3B的岛状物80的底部区)。源极/漏极区20沿着区98形成，并且在一些实施例中可以通过将适当的掺杂剂注入到区98中形成。在一些实施例中，源极/漏极区20和22可相应地被称作第一源极/漏极区和第二源极/漏极区。
沟槽116经形成为延伸到岛状物80中(图3B)并且从岛状物扩展到图案柱48中。沟槽116沿着x轴方向延伸(即，第一方向，行方向)。
沟槽116内衬有栅极介电材料52，并且随后字线材料54形成于此类经内衬的沟槽内并且经图案化成字线58。随后，额外的绝缘材料形成于字线上方。在所示的实施例中，额外的绝缘材料是与材料52相同的组合物。
绝缘材料52可被称作第二绝缘材料以区分它与第一绝缘材料40。
导电屏蔽材料42通过沟槽116经图案化成屏蔽板43。
图4A和4B的实施例示出了沟槽116蚀刻的足够深以达到掺杂区22。在替代实施例中，沟槽116可以蚀刻的不太深，并且掺杂延伸部可以经形成为从沟槽的底部延伸到掺杂区22。举例来说，图5A和5B示出了替代图4A和4B的实施例的实施例，并且示出了掺杂延伸部118经形成为从沟槽116的底部延伸到掺杂区22。掺杂延伸部118可以是与区22相同的导电性类型，并且可以重掺杂掺杂有适当的掺杂剂。替代地，延伸部118与区22相比可以是较少掺杂的，并且可以例如对应于轻掺杂扩散区。
参考图6A和6B，示出了在图4A和4B的处理阶段之后的处理阶段处的构造10。位线32形成在子组合件114上方，并且与源极/漏极区20耦合。位线包括位线材料18。位线材料18可包括任何合适的导电组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属的组合物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。在一些实例实施例中位线材料18可包括钨、钛、钽、氮化钨、氮化钛、氮化钽等中的一或多个。
导电屏蔽板43与参考来源(即，参考电压节点、参考结构、参考端等)70耦合(即，与其电连接)。参考来源经配置以将所期望的电压提供到屏蔽板43。此类电压可以是任何合适的电压，并且在一些实施例中可以是接地电压(即，屏蔽板43可以是电接地的)。
屏蔽材料42可包括任何合适的组合物；例如金属(例如，钨、钛等)、含金属材料(例如，金属硅化物、金属氮化物、金属碳化物等)和/或掺杂半导体材料(例如，掺杂硅、掺杂锗等)。在其中导电屏蔽材料包括掺杂半导体材料的实施例中，掺杂区20和22可以被视为包括第一半导体材料(即，材料14)，并且导电屏蔽材料42可以被视为包括第二半导体材料。如果屏蔽材料42包括导电掺杂硅，那么屏蔽材料可以被掺杂到与掺杂区20和22相同的导电性类型，或者可以被掺杂到与掺杂区20和22相反的导电性类型(其中p型和n型被理解为相反的导电性类型)。
图6A和6B的构造可以被视为对应于包括存储器阵列60的组合件。存储器阵列包含沿着y轴的第二方向延伸(即，沿着存储器阵列60的列68延伸)的位线32，并且包含沿着x轴的第一方向延伸(即，沿着存储器阵列的行66延伸)的字线58。字线58从位线32竖直地偏移，并且与位线交叉(确切地说，相对于图6B的配置在位线下方交叉)。
柱48布置在存储器阵列60的行66和列68中。沿着给定列68的柱48是与共同位线32耦合的那些柱。沿着给定行66的柱48是与共同字线耦合的那些柱。字线58被标记为58a、58b和58c，使得它们可以不同于彼此。行66被标记为66a、66b和66c使得它们可以不同于彼此；其中行66a包括与字线58a相关联的柱48，行66b包括与字线58b相关联的柱48，并且行66c包括与字线58c相关联的柱。个体柱48是相对于柱与其相关联的行66a、66b和66c中的特定的一个识别的。与行66a相关联的柱被标记为166a，与行66b相关联的柱被标记为166b，并且与行66c相关联的柱被标记为166c。值得注意的是，每个行包括在字线的一侧上的柱的第一系列(即，第一集合)，以及在字线的相对侧上的柱的第二系列(即，第二集合)。举例来说，柱166a中的一个柱被标记为166a-1以示出它是在字线58a的一侧上的第一系列的部分，并且柱166a中的其它柱被标记为166a-2以示出它们是在字线58a的相对侧上的第二系列的部分。第一集合的柱与第二集合的柱沿着行66a交替。类似地，柱166b包括第一集合166b-1和第二集合166b-2，并且柱166c包括第一集合166c-1和第二集合166c-2(未示出)。
字线58的相对侧被识别为沿着图6A和6B的截面视图的侧面55和57。字线的侧面55和57可被称作字线的第一横向表面和第二横向表面。
第一源极/漏极区20和第二源极/漏极区22沿着半导体柱48的竖直地相对的区。半导体柱48中的每一个包括竖直地安置在第一源极/漏极区20与第二源极/漏极区22之间的沟道区(即，晶体管沟道区)25。沟道区可被视为在晶体管132的主体区24内，其中此类主体区在第一源极/漏极区与第二源极/漏极区之间延伸。字线58邻近于沟道区，并且通过包括栅极介电材料52的介入绝缘区与沟道区间隔开。栅极介电材料在第一横向表面55与第一集合的半导体柱48的沟道区之间(例如，柱166a-1沿着字线58a)，并且栅极介电材料在第二横向表面57与第二集合的半导体柱48之间(例如，标记为166a-2的柱沿着字线58a)。导电屏蔽材料42在第一集合和第二集合的半导体柱之间。
图6B的实施例示出了栅极介电材料52间隔屏蔽材料42与字线58a的第二横向侧57，并且间隔沟道区25与字线58a的第一横向侧55。在其它实施例中，间隔屏蔽材料与字线的一个横向侧的绝缘材料可能并不与间隔晶体管沟道材料与字线的另一侧的绝缘材料相同。
图6B的截面可被视为沿着列方向(即，沿着y轴方向)的截面。此类截面通过第一半导体柱的系列(确切地说，柱被识别为166a-1、166b-1和166c-1)，并且通过屏蔽材料42的导电板43的系列。沿着截面的字线(58a、58b和58c)具有沿着半导体柱的沟道区25(即，沿着包括在半导体柱内的活跃区的晶体管的沟道区)的它们的第一横向表面55，并且通过栅极介电材料52与此类沟道区间隔开；并且具有沿着导电板43的它们的第二横向表面57，并且通过栅极介电材料52与导电板间隔开。所说明的屏蔽板43是沿着截面竖直延伸的柱，不具有延伸到字线58a-c下方的屏蔽材料的区。
图6A和6B的配置可以被视为包括存储器单元130，所述存储器单元包括电容器62和晶体管132。存储器单元的各种特征可以通过任何合适的处理经图案化。在一些实施例中，本文中所描述的组件中的至少一些可以是利用经平版印刷图案化的掩蔽材料(例如，经光刻图案化的光致抗蚀剂)经图案化的。平版印刷(例如，光刻)过程将具有与其相关联的最小特征大小“F”。集成电路制造的目标可以是形成组件以降低尺寸以便实现增大水平的集成。组件的尺寸可以就在组件的制造期间利用的平版印刷的过程的最小特征大小F而言表示。本文中所描述的实施例中的一些包含适应于被定义为4F2的面积内的存储器单元130。举例来说，图6A以图解方式说明尺寸2Fx2F(即，面积4F2)的框，并且此类框含有存储器单元130的整个横向外周。
在一些实施例中，图6B的配置可以被视为包括屏蔽板43与半导体柱48之间的第一区85，并且包括字线58与半导体柱之间的第二区87。
屏蔽板43可有利地抑制存储器阵列60内的相邻结构之间的干扰(例如，电容耦合和/或串扰的其它机制)。
参考图7A和7B，移除第一绝缘材料40(图6A和6B)以形成空隙83。所说明的实施例移除绝缘材料40的全部。在其它实施例中，仅绝缘材料中的一些可以被移除。如果材料40的全部被移除，那么材料40是牺牲材料；并且可能或可能不包括绝缘材料。
材料40可包括可以在图7A和7B的处理阶段被选择性地移除的任何材料。在一些实施例中，材料40可包括低密度氮化硅(多孔氮化硅)，并且可以通过利用磷酸的湿式蚀刻被移除。
空隙83形成于第一区85内；并且专门形成为在屏蔽板43与沟道区25之间。
空隙83可被视为在屏蔽板43与沟道区25之间的低介电质恒定区。与具有在屏蔽板43与沟道区25之间的较高介电质恒定区的配置相比在晶体管132的操作期间低介电质恒定区可有利地改进沟道区25内的接通电流。在一些应用中，发现与具有代替此类空隙存在的较高介电质恒定材料的配置相比空隙83的利用可以至少约10倍改进接通电流。
在图1到7的实施例中，空隙83在位线32和存储元件62之后形成。在其它实施例中，空隙83的至少部分可以在位线32和存储元件62中的一或两者之前形成。
在一些实施例中，图7A和7B的配置可以被视为包括集成式存储器。集成式存储器包括字线58、屏蔽板43和存取装置132。存取装置包括第一源极/漏极区20和第二源极/漏极区22，并且包括竖直地安置在第一源极/漏极区与第二源极/漏极区之间的沟道区25。
存取装置132邻近字线58和屏蔽板43。绝缘区85介入在沟道区25与屏蔽板43之间，并且绝缘区87介入在沟道区25与接近此类沟道区的字线58的部分之间。图7B的截面可以被视为示出具有接近字线58的一部分的侧表面89和接近屏蔽板43的一部分的另一(相对的)侧表面91的沟道区25中的每一个。绝缘区85沿着侧表面91，并且绝缘区87沿着侧表面89。侧表面89和91中的一个可被称作第一侧表面，而另一个被称作第二侧表面；并且绝缘区85和87中的一个可被称作第一绝缘区而另一个被称作第二绝缘区。
绝缘区85包括空隙83。在所说明的实施例中，空隙83完全地填充绝缘区85。在其它实施例中，空隙83可仅部分地填充绝缘区85。
绝缘材料(介电材料)52在绝缘区87内。在一些实施例中，此类绝缘材料可包括二氧化硅、主要由二氧化硅组成，或由二氧化硅组成。
在一些实施例中，图7B的截面(沿着对应于y轴的列方向的截面)可以被视为通过字线58、通过半导体柱48的系列，并且通过导电板43的系列。沿着图7B的截面的字线58具有沿着所说明的半导体柱48的沟道区25的它们的第一横向表面55，并且通过栅极介电材料52与此类沟道区25间隔开。沿着图7B的截面的字线58具有邻近导电板43的它们的第二横向表面57，并且通过栅极介电材料52与导电板间隔开。沿着图7B的截面的导电板43通过包括空隙83的介入绝缘区85与晶体管沟道区25间隔开。在图7B的所说明的实施例中，空隙83延伸到导电板43下方并且延伸到导电板43上方。在其它实施例中，空隙83可能不延伸到导电板43上方，和/或可能不延伸到导电板43下方。
图1到7的实施例示出了电容器形成于半导体衬底上方，随后是衬底的倒置并且将它键合到手柄，并且随后形成位线。在替代的处理中，位线可以形成于半导体衬底上方，随后是衬底的倒置和电容器的形成。参考图8到14描述了此类替代的处理的实例。
参考图8A和8B，构造10a包括从半导体材料的质量块82向上延伸的半导体材料14的岛状物80。岛状物盖有保护材料104。
参考图9A和9B，岛状物80之间的区内衬有绝缘材料40(第一材料40)，随后屏蔽材料42沉积且凹陷，并且随后额外的绝缘材料40提供在屏蔽材料上方。
参考图10A和10B，保护材料104(图9A和9B)被移除，并且掺杂区(第一源极/漏极区)20形成于半导体材料岛状物80的顶部处。随后，位线32形成于掺杂区20上方。掺杂区20的部分在图10A的视图中示出以辅助读者视觉化位线与区20的关系，但是以短划线(虚线)视图示出以指示它们出自图10A的截面的平面。图10A和10B的结构形成类似于上文所描述的那些的子组合件114。
参考图11A和11B，子组合件114接合到手柄结构94并且利用类似于上文参考图4A和4B所描述的杂合键合的杂合键合经倒置。
半导体材料14的质量块82(图10B)通过适当的处理(例如，CMP)被移除，其暴露半导体材料14的区98(在一些实施例中，区98可以被视为对应于岛状物80的底部区)。
参考图12A和12B，第二源极/漏极区22沿着半导体材料14的上部部分形成。
沟槽116经形成为沿着x轴的第一方向延伸。沟槽116将半导体材料14图案化到柱48中。
沟槽116内衬有栅极介电材料(第二绝缘材料)52，并且随后字线材料54形成于此类经内衬的沟槽内并且经图案化成字线58。随后，额外的绝缘材料形成于字线上方。在所示的实施例中，额外的绝缘材料是与材料52相同的组合物(在其它实施例中，额外的绝缘材料可具有另一组合物)。
导电屏蔽材料42经图案化成屏蔽板43。
在图12A和12B的所说明的实施例中，掺杂延伸部118经形成为从沟槽116的底部延伸到掺杂区20。
参考图13A和13B，电容器62(示出为块)与源极/漏极区22电耦合。绝缘材料102提供在电容器62之间。屏蔽板43与参考电压70耦合。
图13A和13B的实施例的存储器单元130可经配置以具有包含在4F2面积内的横向外周，如相对于图13A所示。
参考图14A和14B，移除第一绝缘材料40(图13A和13B)以形成空隙83。所说明的实施例移除绝缘材料40的全部。在其它实施例中，仅绝缘材料中的一些可以被移除。如果材料40的全部被移除，那么材料40是牺牲材料；并且可能或可能不包括绝缘材料。材料40可以通过类似于上文参考图7A和7B所描述的处理的处理被移除。
空隙83形成于第一区85内；并且专门形成为在屏蔽板43与沟道区25之间。绝缘材料52(栅极介电材料)保持在第二区87内；并且专门保持在字线58与沟道区25之间。
图14A和14B的配置可以与上文首先参考图7A和7B所描述的配置相同；并且仅仅相对于图7A和7B的配置以倒置的配置示出。
在一些实施例中，导电屏蔽材料42可以经形成为直接接触存取装置132的主体区24。在此类实施例中，屏蔽材料42可包括在合适的参考电压下的合适的组合物以使得屏蔽材料能够缓解在与存储器阵列60相关联的存取装置的操作期间可以与主体区24相关联的浮体效应(即，电荷堆积)。举例来说，在一些实施例中屏蔽材料可包括掺杂半导体材料，其中此类掺杂半导体材料具有相对于源极/漏极区20和22的相反型导电性。举例来说，如果源极/漏极区20和22是n型的，那么屏蔽材料可以是p型的。电压源70可经配置以连同屏蔽板43一起操作以用于主体区24内的浮体效应的缓解。
参考图15到17描述了用于形成屏蔽材料42以直接接触主体区24的实例方法。
参考图15A到15C，在类似于图8A和8B的过程阶段的过程阶段处示出了构造10a。在图15A的俯视图内的岛状物80可被视为组装在单元301中，所述单元具有中心柱300，并且具有基本上六边形地围绕中心柱布置的六个周围柱302。术语“基本上六边形地”意味着在制造和测量的合理容限内为六边形地。所说明的单元301可被视为在存储器阵列的制造期间跨越半导体衬底形成的图案的重复单元。
柱302中的四个一起限定矩形304的转角。单元301具有从中心柱300到六个周围柱302中的任一个的第一尺寸D1，并且具有沿着矩形304的边缘在柱302之间的第二尺寸D2。第二尺寸D2大于第一尺寸D1。
参考图16A到16C，绝缘材料40形成于岛状物80之间(虽然材料40被称作“绝缘材料”，但是应理解在一些实施例中材料40可以是牺牲的；并且在此类实施例中材料40可以是或可以不是绝缘的)。在一些实施例中，材料40可完全地填充岛状物80之间的区。构造10a随后经受方向性蚀刻，所述方向性蚀刻沿着较宽的尺寸D2与沿着较窄的尺寸D1相比刻蚀的较快。方向性蚀刻从岛状物80之间移除绝缘材料40中的一些以在岛状物之间形成深沟149。深沟具有通过尺寸D1间隔开的在岛状物之间的窄区151，并且具有通过尺寸D2间隔开的在岛状物之间的宽区153。在方向性蚀刻岛状物80的横向表面外部的线之后材料40剩余。深沟149并未沿着第一尺寸D1穿透材料40，但是确实沿着第二尺寸D2穿透材料40以沿着第二尺寸D2暴露岛状物80的区155。区155示出为沿着图16C的截面侧视图，并且是沿着图16A的俯视截面视图以图解方式说明的。
参考图17A到17C，导电屏蔽材料42形成于深沟149内(图16A到16C)，并且随后额外的绝缘材料40形成于屏蔽材料42上方。图17A到17C的处理阶段可以与上文参考图9A和9B所描述的处理阶段相同。图17A到17C的配置可以随后通过与上文参考图10到14所描述的处理相同的处理得到处理以形成存储器阵列。然而，此类存储器阵列将具有直接接触存取装置132的主体区24的导电板43的屏蔽材料42。
本文中所描述的存储器阵列60可以是DRAM阵列，并且可包括具有与一个电容器组合的一个晶体管的存储器单元(1T-1C存储器单元)。图18示意性地说明了实例DRAM阵列60的一部分。位线(数字线)32示出为对应于位线BL1、BL2、BL3和BL4；并且字线58示出为对应于字线WL1、WL2、WL3和WL4。存储器单元130延伸跨越阵列，其中存储器单元中的每一个包含电容器62和晶体管(存取装置)132。存取装置可包括在柱48内的活跃区(上文所描述的)；其中此类活跃区包含源极/漏极区20和22的对(上文所描述的)，以及在源极/漏极区之间的沟道区25(上文所描述的)。图18的存储器阵列60内的存储器单元130中的每一个是通过字线中的一个和位线中的一个的组合唯一地寻址的。存储器阵列可包含任何合适数目的存储器单元；并且在一些实施例中可包括数百、数百万、数千万等的存储器单元。
在一些实施例中，本文中所描述的类型中的任一个的存储器阵列60可以在存储器层次(即，存储器层板)内，所述存储器层次在竖直堆叠式布置的层次(或层板)内。举例来说，图19示出了包括竖直堆叠式布置的层次(标记为层次1-4)的集成式组合件140的一部分。竖直堆叠式布置可向上延伸以包含额外的层次。层次1-4可被视为是一个堆叠在另一个顶上的层级的实例。层级可位于不同的半导体裸片内，或层级中的至少两个可位于相同的半导体裸片内。
底部层次(层1)可包含控制电路系统和/或感测电路系统(例如，可包含字线驱动器、感测放大器等)；并且在一些应用中可包括CMOS电路系统(以图解方式说明为CMOS电路系统142)。上部层次(层次2-4)中的一或多个可包含存储器阵列，例如本文中所描述的类型中的任一个的存储器阵列60。如果多个层次包括存储器阵列，那么各种层次内的存储器阵列可以是彼此相同的(例如，可以都是DRAM阵列)，或者可以是相对于彼此不同的(例如，一些可以是DRAM阵列，而其它的是NAND阵列)。图19以图解方式指示存储器阵列60在第二层次(层次2)内，并且示出了层次1的CMOS电路系统142与层次2的存储器阵列60的组件之间的电连接143。在一些实施例中，CMOS电路系统142可以与存储器60的字线和/或位线电耦合；并且可包括例如字线驱动器、感测放大器等。
上文所论述的组合件和结构可以在集成电路内利用(术语“集成电路”意味着由半导体衬底支撑的电子电路)；并且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如，相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
除非另外规定，否则本文中所描述的各种材料、物质、组合物等可通过现在已知或待开发的任何合适的方法形成，所述方法包含例如，原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“介电”和“绝缘”可用于描述具有绝缘电特性的材料。所述术语在本发明中被视为同义的。在一些例子中术语“介电”和在其它例子中术语“绝缘”(或“电绝缘”)的利用可用于在本发明内提供语言变化以简化所附权利要求书内的前提基础，而非用于指示任何显著的化学或电气差异。
术语“电连接”和“电耦合”均可用于本发明中。所述术语被视为同义的。在一些例子中利用一个术语且在其它例子中利用另一术语可能是为了在本公开内提供语言变化以简化所附权利要求书内的前提基础。
图式中的各种实施例的特定定向仅出于说明的目的，且在一些应用中，实施例可相对于所示定向旋转。本文中所提供的描述和所附权利要求书涉及在各种特征之间具有所描述的关系的任何结构，无论结构是处于各图的特定定向中，还是相对于此类定向旋转。
除非另外规定，否则随附图示的截面视图仅示出截面的平面内的特征，而并未示出截面的平面后方的材料，以便简化图式。
当结构被称作在另一结构“上”、与另一结构“邻近”或“抵靠”另一结构时，所述结构可直接在另一结构上或还可能存在介入结构。相比之下，当结构被称作“直接”在另一结构“上”、“直接邻近”或“直接抵靠”另一结构时，不存在介入结构。术语“正下方”、“正上方”等并不指示直接物理接触(除非以其它方式明确地陈述)，而是替代地指示直立对齐。
结构(例如，层、材料等)可被称作“竖直地延伸”以指示结构大体上从下伏基底(例如，衬底)向上延伸。竖直延伸的结构可相对于或不相对于基底的上表面基本上正交地延伸。
一些实施例包含具有字线、屏蔽板和存取装置的集成式存储器。存取装置包含第一扩散区和第二扩散区以及沟道区。沟道区竖直地安置在第一扩散区与第二扩散区之间。存取装置邻近于字线并且邻近于屏蔽板。字线的一部分接近沟道区的第一侧表面，具有在其间的第一绝缘区的介入。屏蔽板的一部分接近沟道区的第二侧表面，具有在其间的第二绝缘区的介入。第一绝缘区包含绝缘材料。第二绝缘区包含空隙。
一些实施例包含存储器阵列，所述存储器阵列包括竖直延伸的半导体柱。半导体柱中的每一个包括竖直地安置在第一源极/漏极区与第二源极/漏极区之间的晶体管沟道区。半导体柱布置在存储器阵列的行和列中。行沿着行方向延伸，并且列延伸列方向沿着。字线沿着行方向延伸。字线邻近于半导体柱的晶体管沟道区。存储器阵列的每个行包含沿着字线中的相关联的一个的多个半导体柱。所述字线中的相关联的一个具有第一横向表面和相对的第二横向表面。与所述字线中的一个相关联的多个半导体柱在沿着第一横向表面的第一集合当中被细分，并且在沿着第二横向表面的第二集合当中被细分。第一集合的半导体柱通过在第一横向表面与第一集合的半导体柱的晶体管沟道区之间的栅极介电材料与所述字线中的相关联的一个间隔开。第二集合的半导体柱通过在第二横向表面与第二集合的半导体柱的晶体管沟道区之间的栅极介电材料与所述字线中的相关联的一个间隔开。导电屏蔽材料在半导体柱之间。位线沿着列方向延伸并且与第一源极/漏极区耦合。存储元件与第二源极/漏极区耦合。存储元件中的每一个是通过字线中的一个与位线中的一个组合唯一地寻址的。沿着列方向的截面通过字线、通过第一半导体柱的系列，并且通过导电屏蔽材料的导电板的系列。沿着截面的字线具有沿着第一半导体柱的沟道区的它们的第一横向表面，并且通过栅极介电材料与第一半导体柱的沟道区间隔开。沿着截面的字线具有通过栅极介电材料与导电板间隔开的它们的第二横向表面。沿着截面的导电板通过介入绝缘区与半导体柱的晶体管沟道区间隔开。介入绝缘区包括空隙。
一些实施例包含形成组合件的方法。构造经形成为具有半导体材料的柱。柱布置在行中。沿着截面，柱具有彼此呈相对关系的第一侧和第二侧。第一绝缘材料沿着柱的第一侧形成。导电屏蔽材料经形成为邻近于第一绝缘材料，并且通过包括第一绝缘材料的第一区与柱的第一侧间隔开。第二绝缘材料沿着柱的第二侧形成。字线材料经形成为邻近于第二绝缘材料并且通过包括第二绝缘材料的第二区与柱的第二侧间隔开。字线材料经配置为沿着第一方向延伸的字线，其中第一方向是行的方向。第一源极/漏极区和第二源极/漏极区是沿着柱的竖直地相对的区形成的。柱中的每一个包括竖直地安置在与柱相关联的第一源极/漏极区与第二源极/漏极区之间的晶体管沟道区。位线经形成为与第一源极/漏极区电连接并且沿着与第一方向交叉的第二方向延伸。存储元件经形成为与第二源极/漏极区电连接。移除第一绝缘材料中的至少一些以在第一区内形成空隙。
根据规定，已经就结构和方法特征而言以更具体或更不具体的语言描述了本文中所公开的标的物。然而，应理解，权利要求书不限于所示和描述的特定特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的全部范围，且应根据等效物原则恰当地进行解释。

Claims (33)

1.一种集成式存储器，其包括：
字线；
屏蔽板；
存取装置，其包括第一扩散区和第二扩散区以及沟道区，所述第一扩散区和第二扩散区以及所述沟道区竖直地布置使得所述沟道区在所述第一扩散区与所述第二扩散区之间；以及
其中所述存取装置邻近所述字线以及所述屏蔽板，使得所述字线的一部分接近所述沟道区的第一侧表面，具有在其间的第一绝缘区的介入，并且所述屏蔽板的一部分接近所述沟道区的第二侧表面，具有在其间的第二绝缘区的介入；所述第一绝缘区包括绝缘材料，并且所述第二绝缘区包括空隙。
2.根据权利要求1所述的集成式存储器，其中所述空隙填充所述第二绝缘区的全部。
3.根据权利要求1所述的集成式存储器，其中所述绝缘材料包括二氧化硅。
4.根据权利要求1所述的集成式存储器，其进一步包括：
位线，其与第一扩散区电连接；以及
存储元件，其与所述第二扩散区电连接。
5.根据权利要求1所述的集成式存储器，其中所述屏蔽板包括掺杂有杂质的多晶半导体材料。
6.根据权利要求5所述的集成式存储器，其中所述第一扩散区和第二扩散区以及所述屏蔽板都是相同的导电性类型。
7.根据权利要求6所述的集成式存储器，其中所述第一扩散区和第二扩散区是n型的，并且其中所述屏蔽板也是n型的。
8.根据权利要求5所述的集成式存储器，其中所述第一扩散区和第二扩散区是第一导电性类型的，并且其中所述屏蔽板是与所述第一导电性类型相反的第二导电性类型。
9.根据权利要求8所述的集成式存储器，其中所述第一扩散区和第二扩散区是n型的，并且其中所述屏蔽板是p型的。
10.根据权利要求9所述的集成式存储器，其中所述沟道区在所述存取装置的主体区内，并且其中所述屏蔽板直接地接触所述存取装置的所述主体区。
11.根据权利要求1所述的集成式存储器，其中所述屏蔽板与具有接地电压的参考来源耦合。
12.根据权利要求1所述的集成式存储器，其包括存储器单元，所述存储器单元包含所述存取装置，并且包含与所述第一源极/漏极区和第二源极/漏极区中的一个耦合的存储元件。
13.根据权利要求12所述的集成式存储器，其中所述存储器单元的横向周边适应于4F2的面积内。
14.一种存储器阵列，其包括：
竖直延伸的半导体柱；所述半导体柱中的每一个包括竖直地安置在第一源极/漏极区与第二源极/漏极区之间的晶体管沟道区；所述半导体柱布置在所述存储器阵列的行和列中；所述行沿着行方向延伸，并且所述列沿着列方向延伸；
字线，其沿着所述行方向延伸；所述字线邻近所述半导体柱的所述晶体管沟道区；
所述存储器阵列的每个行包含沿着所述字线中的相关联的一个的多个所述半导体柱；所述字线中的所述相关联的一个具有第一横向表面以及相对的第二横向表面；
所述多个半导体柱与沿着所述第一横向表面在第一集合当中以及沿着所述第二横向表面在第二集合当中细分的所述字线中的所述一个相关联；所述第一集合的所述半导体柱通过在所述第一横向表面与所述第一集合的所述半导体柱的所述晶体管沟道区之间的栅极介电材料与所述字线中的所述相关联的一个间隔开；所述第二集合的所述半导体柱通过在所述第二横向表面与所述第二集合的所述半导体柱的所述晶体管沟道区之间的所述栅极介电材料与所述字线中的所述相关联的一个间隔开；
导电屏蔽材料，其在所述半导体柱之间；
位线，其沿着所述列方向延伸并且与所述第一源极/漏极区耦合；
存储元件，其与所述第二源极/漏极区耦合；所述存储元件中的每一个通过所述字线中的一个与所述位线中的一个组合唯一地寻址；以及
其中沿着所述列方向的截面通过所述字线、通过所述半导体柱的系列，并且通过所述导电屏蔽材料的导电板的系列；沿着所述截面的所述字线具有沿着所述半导体柱的所述沟道区的它们的第一横向表面，并且通过所述栅极介电材料与所述半导体柱的沟道区间隔开；沿着所述截面的所述字线具有通过所述栅极介电材料与所述导电板间隔开的它们的第二横向表面；沿着所述截面的所述导电板通过介入绝缘区与所述半导体柱的所述晶体管沟道区间隔开；所述介入绝缘区包括空隙。
15.根据权利要求14所述的存储器阵列，其中所述空隙填充所述介入绝缘区。
16.根据权利要求14所述的存储器阵列，其中所述空隙延伸到所述导电板下方。
17.根据权利要求14所述的存储器阵列，其中所述空隙延伸到所述导电板上方。
18.根据权利要求14所述的存储器阵列，其中所述空隙延伸到所述导电板下方，并且延伸到所述导电板上方。
19.根据权利要求14所述的存储器阵列，其在层次内；所述层次在竖直堆叠式布置的层次内并且在所述竖直堆叠式布置内的所述层次中的至少一个其它的层次上方。
20.根据权利要求14所述的存储器阵列，其在层次内；所述层次在竖直堆叠式布置的层次内并且在所述竖直堆叠式布置内的所述层次中的另一个层次上方，所述层次中的所述另一个包含与所述字线和/或所述位线电耦合的CMOS电路系统。
21.根据权利要求14所述的存储器阵列，其中所述晶体管沟道区在所述半导体柱的主体区内，并且其中所述导电屏蔽材料直接地接触所述主体区。
22.一种形成组合件的方法，其包括：
形成具有半导体材料的柱的构造；所述柱布置在行中；所述柱具有沿着截面的呈彼此相对的关系的第一侧和第二侧；
沿着所述柱的所述第一侧形成第一绝缘材料；
形成导电屏蔽材料为邻近于所述第一绝缘材料，并且通过包括所述第一绝缘材料的第一区与所述柱的所述第一侧间隔开；
沿着所述柱的所述第二侧形成第二绝缘材料；
形成字线材料为邻近于所述第二绝缘材料并且通过包括所述第二绝缘材料的第二区与所述柱的所述第二侧间隔开；所述字线材料经配置为沿着第一方向延伸的字线，其中所述第一方向是所述行的方向；
沿着所述柱的竖直地相对的区形成第一源极/漏极区和第二源极/漏极区；所述柱中的每一个包括竖直地安置在与所述柱相关联的所述第一源极/漏极区与第二源极/漏极区之间的晶体管沟道区；
形成位线以与所述第一源极/漏极区电连接并且沿着与所述第一方向交叉的第二方向延伸；
形成存储元件以与所述第二源极/漏极区电连接；以及
移除所述第一绝缘材料中的至少一些以在所述第一区内形成空隙。
23.根据权利要求22所述的方法，其中所述空隙在所述位线以及所述存储元件形成之后形成。
24.根据权利要求22所述的方法，其中每个字线与所述行中的一个相关联；并且其中沿着所述行中的每一个的所述柱在与所述行相关联的所述字线的第一侧上的第一柱与在与所述行相关联的所述字线的相对的第二侧上的第二柱之间交替。
25.根据权利要求22所述的方法，其中所述构造的所述形成包括：
形成从所述半导体材料的质量块向上延伸的所述半导体材料的岛状物；以及
将所述岛状物图案化成所述柱。
26.根据权利要求25所述的方法，其进一步包括：
形成所述第一绝缘材料以内衬所述岛状物的外部横向表面；以及
在所述内衬的岛状物之间形成所述导电屏蔽材料。
27.根据权利要求26所述的方法，其包括在所述岛状物的上部区内形成所述第一源极/漏极区；其中所述岛状物、所述第一绝缘材料以及所述导电屏蔽材料一起形成结构；所述方法进一步包括：
形成所述位线以延伸跨越所述岛状物的所述上部区并且以电连接到所述上部区内的所述第一源极/漏极区；所述位线以及所述结构一起形成子组合件；
将所述子组合件键合到手柄结构并且倒置所述子组合件；
从所述倒置式子组合件移除所述质量块以暴露所述岛状物的底部，并且沿着所述岛状物的所述暴露的底部形成所述第二源极/漏极区；
形成沟槽以延伸到所述岛状物的所述底部中并且将所述岛状物图案化成所述柱，所述沟槽沿着所述第一方向延伸；
用所述第二绝缘材料内衬所述沟槽；以及
在所述经内衬的第二沟槽内形成所述字线材料以将所述字线材料图案化成所述字线。
28.根据权利要求27所述的方法，其进一步包括在所述字线材料的所述图案化成所述字线之后形成所述存储元件为与所述第二源极/漏极区耦合。
29.根据权利要求28所述的方法，其中所述存储元件是电容器。
30.根据权利要求26所述的方法，其包括在所述岛状物的上部区内形成所述第二源极/漏极区；其中所述岛状物、所述第一绝缘材料以及所述导电屏蔽材料一起形成结构；所述方法进一步包括：
在所述岛状物的所述上部区上方形成所述存储元件并且电连接到所述上部区内的所述第二源极/漏极区；所述存储元件以及所述结构一起形成子组合件；
将所述子组合件键合到手柄结构并且倒置所述子组合件；
从所述倒置式子组合件移除所述质量块以暴露所述岛状物的底部，并且沿着所述岛状物的所述暴露的底部形成所述第一源极/漏极区；
形成沟槽以延伸到所述岛状物的所述底部中并且将所述岛状物图案化成所述柱，所述沟槽沿着所述第一方向延伸；
用所述第二绝缘材料内衬所述沟槽；
在所述经内衬的第二沟槽内形成所述字线材料以将所述字线材料图案化成所述字线；以及
形成所述位线以延伸跨越所述第一源极/漏极区，并且以与所述第一源极/漏极区电耦合。
31.根据权利要求30所述的方法，其中所述柱具有在所述第一源极/漏极区与第二源极/漏极区之间的主体区，并且其中所述导电屏蔽材料直接接触此类主体区。
32.根据权利要求31所述的方法，其中所述岛状物在包括具有中心柱以及围绕所述中心柱基本六边形地布置的六个周围柱的重复单元的布置中；所述六个周围柱包含一起限定矩形的转角的四个柱的集合；所述重复单元具有从所述中心柱到所述六个周围柱中的任一个的第一尺寸，并且具有沿着所述矩形的边缘的第二尺寸；所述方法进一步包括：
在所述岛状物之间形成所述第一绝缘材料填充区；以及
利用蚀刻条件以从所述岛状物之间移除所述第一绝缘材料的区以及由此形成在所述岛状物之间延伸的深沟同时留下所述第一绝缘材料的剩余部分作为内衬所述岛状物的所述外部横向表面的所述第一绝缘材料；所述深沟并不沿着所述第一尺寸穿透所述第一绝缘材料，并且沿着所述第二尺寸穿透所述第一绝缘材料以沿着所述第二尺寸暴露所述岛状物的区；所述导电屏蔽材料的所述形成包括形成所述导电屏蔽材料以接触所述岛状物的所述暴露区；所述岛状物的所述暴露区变为直接接触所述导电屏蔽材料的所述主体区的部分。
33.根据权利要求30所述的方法，其中所述柱具有在所述第一源极/漏极区与第二源极/漏极区之间的主体区，并且其中所述导电屏蔽材料通过所述空隙与此类主体区完全地电隔离。
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