TWI555246B - 電阻式隨機存取記憶體結構及電阻式隨機存取記憶體的操作方法 - Google Patents
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Description
本發明是有關於一種記憶體及其操作方法，且特別是有關於一種電阻式隨機存取記憶體結構及電阻式隨機存取記憶體的操作方法。
由於非揮發性記憶體具有資料在斷電後也不會消失的優點，因此許多電器產品中必須具備此類記憶體，以維持電器產品開機時的正常操作。目前，業界積極發展的一種非揮發性記憶體元件是電阻式隨機存取記憶體(resistive random access memory，RRAM)，其具有寫入操作電壓低、寫入抹除時間短、記憶時間長、非破壞性讀取、多狀態記憶、結構簡單以及所需面積小等優點，因此在未來將可成為個人電腦和電子設備所廣泛採用的非揮發性記憶體元件之一。
目前業界提出一種高密度的三維電阻式隨機存取記憶體(resistive random access memory，RRAM)，然而如何進一步地降低三維電阻式隨機存取記憶體在操作上的複雜度、耗電量與漏電量為目前業界積極追求的目標。
本發明提供一種電阻式隨機存取記憶體結構，其可具有較佳電性效能。
本發明提供一種電阻式隨機存取記憶體的操作方法，其可具有較佳操作效能。
本發明提出一種電阻式隨機存取記憶體結構，包括第一電晶體、第二電晶體與電阻式隨機存取記憶胞串。藉由第一電晶體的第一端子與第二電晶體電性連接，而使得第一電晶體與第二電晶體串聯。電阻式隨機存取記憶胞串包括彼此電性連接的多個記憶胞，且電性連接至第一電晶體的第二端子。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體結構中，第一電晶體與第二電晶體例如是藉由共用第一端子而進行串聯。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體結構中，第一電晶體包括第一閘極、第一摻雜區與第二摻雜區。第一閘極設置於基底上。第一摻雜區與第二摻雜區分別設置於第一閘極的一側與另一側的基底中，且分別作為第一端子與
第二端子。第二電晶體包括第二閘極、第三摻雜區與第一摻雜區。第二閘極設置於基底上。第三摻雜區與第一摻雜區分別設置於第二閘極的一側與另一側的基底中，其中第三摻雜區作為第三端子。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體結構中，基底包括突出部。突出部位於第一閘極與第二閘極之間，且第一端子位於突出部中。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體結構中，第一電晶體與第二電晶體例如是藉由電性連接第一電晶體的第一端子與第二電晶體的第四端子而進行串聯。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體結構中，第一電晶體包括第一閘極、第一摻雜區與第二摻雜區。第一閘極設置於基底上。第一摻雜區與第二摻雜區分別設置於第一閘極的一側與另一側的基底中，且分別作為第一端子與第二端子。第二電晶體包括第二閘極、第三摻雜區與第四摻雜區。第二閘極設置於基底上。第三摻雜區與第四摻雜區分別設置於第二閘極的一側與另一側的基底中，且分別作為第三端子與第四端子。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體結構中，第一摻雜區與第四摻雜區例如是藉由內連線結構進行電性連接。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體結構中，各個記憶胞包括第一電極、第二電極與可變電阻
結構。第二電極設置於第一電極上。可變電阻結構設置於第一電極與第二電極之間。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體結構中，電阻式隨機存取記憶胞串更包括內連線結構，將同一串的多個記憶胞的第一電極進行連接。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體結構中，第一電晶體與第二電晶體例如是分別為金氧半場效電晶體、雙載子接面電晶體(bipolar junction transistor)、接面場效電晶體(junction field effect transistor)、金屬半導體場效電晶體(metal-semiconductor field effect transistor)或調變摻雜場效電晶體(modulation doped field effect transistor)。
本發明提出一種電阻式隨機存取記憶體的操作方法，其中電阻式隨機存取記憶體包括至少一個電阻式隨機存取記憶體結構。電阻式隨機存取記憶體結構包括第一電晶體、第二電晶體、電阻式隨機存取記憶胞串、第一字元線、第二字元線、多條位元線與源極線。藉由第一電晶體的第一端子與第二電晶體電性連接，而使得第一電晶體與第二電晶體串聯。電阻式隨機存取記憶胞串包括彼此電性連接的多個記憶胞，且電性連接至第一電晶體的第二端子。第一字元線電性連接至第一電晶體的第一閘極。第二字元線電性連接至第二電晶體的第二閘極。位元線分別電性連接至所對應的記憶胞。源極線電性連接至第二電晶體的第三端子，其中第三端子位於第二閘極的遠離第一閘極的一側。上述電
阻式隨機存取記憶體的操作方法包括在對選定的記憶胞進行程式化操作、抹除操作與讀取操作的其中一者時，將源極線接地。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的操作方法中，在對選定的記憶胞進行程式化操作時更包括進行下列步驟。對第一字元線施加第一開啟電壓。對第二字元線施加第二開啟電壓。對位元線施加程式化電壓。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的操作方法中，在對選定的記憶胞進行抹除操作時更包括進行下列步驟。對第一字元線施加第三開啟電壓。對第二字元線施加第四開啟電壓。對位元線施加抹除電壓。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的操作方法中，在對選定的記憶胞進行讀取操作時更包括進行下列步驟。對第一字元線施加第五開啟電壓。對第二字元線施加第六開啟電壓。對位元線施加讀取電壓。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的操作方法中，程式化操作的操作電壓的絕對值例如是大於抹除操作的抹除電壓的絕對值，且抹除電壓的絕對值例如是大於讀取操作的讀取電壓的絕對值。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的操作方法中，當電阻式隨機存取記憶體結構的數量為多個，且在對選定的記憶胞進行操作時，不對未連接於選定的記憶胞的其他第一字元線、其他第二字元線與其他位元線施加電壓。
依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的操作方法中，當電阻式隨機存取記憶體結構的數量為多個，且在對選定的記憶胞進行操作時，將未連接至選定的記憶胞的其他源極線接地。
基於上述，在本發明所提出的電阻式隨機存取記憶體結構及電阻式隨機存取記憶體的操作方法中，藉由彼此串聯的兩個電晶體來控制電阻式隨機存取記憶胞串，可有效地降低操作上的複雜度、耗電量與漏電量，進而有效地提高電阻式隨機存取記憶體的電性效能與操作效能。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10‧‧‧電阻式隨機存取記憶體
20‧‧‧電阻式隨機存取記憶體結構
100‧‧‧第一電晶體
102‧‧‧第二電晶體
104‧‧‧第一閘極
106‧‧‧第一摻雜區
108‧‧‧第二摻雜區
110、120‧‧‧閘介電層
112、122‧‧‧間隙壁
114、124‧‧‧摻雜延伸區
116‧‧‧第二閘極
118‧‧‧第三摻雜區
126‧‧‧第四摻雜區
128、WLx1~WLx3‧‧‧第一字元線
130、WLy1~WLy3‧‧‧第二字元線
132、BL1~BL4‧‧‧位元線
134、SL1~SL3‧‧‧源極線
136、138、140、204、500‧‧‧內連線結構
200‧‧‧電阻式隨機存取記憶胞串
202、R1~R36‧‧‧記憶胞
206‧‧‧第一電極
208‧‧‧第二電極
210‧‧‧可變電阻結構
300‧‧‧隔離結構
400‧‧‧基底
402‧‧‧突出部
X、Y‧‧‧方向
圖1繪示本發明的一實施例的電阻式隨機存取記憶體的立體圖。
圖2為圖1中的電晶體結構的放大圖。
圖3繪示沿圖2中的I-I’剖面線的電晶體結構的剖面圖。
圖4與圖5分別繪示本發明的其他實施例的電晶體結構的剖面圖。
圖6為圖1中的電阻式隨機存取記憶體的電路簡圖。
圖1繪示本發明的一實施例的電阻式隨機存取記憶體的立體圖。圖1中的鏤空之處實際上應由介電層所填充，為了清楚地對圖1進行說明，省略此介電層的繪示。此外，關於圖1中記憶胞的編號，為了清楚地對圖1進行說明，僅標示出選定的記憶胞R33。圖2為圖1中的電晶體結構的放大圖。在圖2中繪示出部分內連線結構，以說明電晶體與內連線結構的連接關係。圖3繪示沿圖2中的I-I’剖面線的電晶體結構的剖面圖。
請同時參照圖1至圖3，電阻式隨機存取記憶體10包括至少一個電阻式隨機存取記憶體結構20。在此實施例中，是以9個電阻式隨機存取記憶體結構20為例進行說明，然而所屬技術領域具有通常知識者可依照產品設計需求來對電阻式隨機存取記憶體結構20的數量進行調整。
各個電阻式隨機存取記憶體結構20包括第一電晶體100、第二電晶體102與電阻式隨機存取記憶胞串200。藉由第一電晶體100的第一端子(如，圖2的第一摻雜區106)與第二電晶體102電性連接，而使得第一電晶體100與第二電晶體102串聯。電阻式隨機存取記憶胞串200包括彼此電性連接的多個記憶胞202，且電性連接至第一電晶體100的第二端子(如，圖2的第二摻雜區108)。此外，相鄰兩個電阻式隨機存取記憶體結構20的主動區例如是藉由隔離結構300進行隔離。隔離結構300例如是淺溝渠隔離結構(STI)。
第一電晶體100與第二電晶體102例如是分別為金氧半場效電晶體(MOSFET)、雙載子接面電晶體(bipolar junction transistor)、接面場效電晶體(junction field effect transistor)、金屬半導體場效電晶體(metal-semiconductor field effect transistor)或調變摻雜場效電晶體(modulation doped field effect transistor)。電阻式隨機存取記憶胞串200例如是垂直連接型的電阻式隨機存取記憶胞串或水平連接型的電阻式隨機存取記憶胞串。然而，本發明對於電阻式隨機存取記憶胞串200的態樣並沒有特別的限制。在此實施例中，第一電晶體100與第二電晶體102是以金氧半場效電晶體為例進行說明，而電阻式隨機存取記憶胞串200例如是以垂直連接型的電阻式隨機存取記憶胞串為例進行說明，然而本發明並不以此為限。
在此實施例中，第一電晶體100與第二電晶體102例如是藉由共用第一摻雜區106(第一端子)而進行串聯。
第一電晶體100包括第一閘極104、第一摻雜區106與第二摻雜區108。第一閘極104設置於基底400上。第一摻雜區106與第二摻雜區108分別設置於第一閘極104的一側與另一側的基底400中，且分別作為第一端子與第二端子。此外，第一電晶體100更可選擇性地包括閘介電層110、間隙壁112與摻雜延伸區114中的至少一者。閘介電層110設置於第一閘極104與基底400之間。間隙壁112設置於第一閘極104的一側的側壁上。摻雜延伸區114設置於間隙壁112下方的基底400中，且可作為輕摻雜汲
極(LDD)使用。第一電晶體100中各構件的材料與製造方法為本領域技術人員所周知，故於此不再贅述。
第二電晶體102包括第二閘極116、第三摻雜區118與第一摻雜區106。第二閘極116設置於基底400上。第三摻雜區118與第一摻雜區106分別設置於第二閘極116的一側與另一側的基底400中，其中第三摻雜區118作為第三端子。此外，第二電晶體102更可選擇性地包括閘介電層120、間隙壁122與摻雜延伸區124中的至少一者。閘介電層120設置於第二閘極116與基底400之間。間隙壁122設置於第二閘極116的一側的側壁上。摻雜延伸區124設置於間隙壁122下方的基底400中，且可作為輕摻雜汲極(LDD)使用。第二電晶體102中各構件的材料與製造方法為本領域技術人員所周知，故於此不再贅述。
此外，基底400包括突出部402，且突出部402位於第一閘極104與第二閘極116之間，且第一摻雜區106(第一端子)位於突出部402中。當採用如圖2及圖3所繪示的第一電晶體100與第二電晶體102時，第一電晶體100與第二電晶體102所佔的晶圓面積只需要稍大於一個平面式金氧半場效電晶體的面積即可完成，因此可有效地提升晶圓面積的利用率。
此外，電阻式隨機存取記憶體結構20所採用的電晶體結構的型態並不以上述實施例中的第一電晶體100與第二電晶體102為限，只要兩個電晶體互相串連且可用以控制電阻式隨機存取記憶胞串200的操作即可。
圖4與圖5分別繪示本發明的其他實施例的電晶體結構的剖面圖。以下，藉由圖4與圖5來說明本發明的其他實施例的電晶體結構。
請參照圖4，圖4的電晶體結構與圖3的電晶體結構的差異如下。在圖4中，基底400a不具有圖3的突出部402，第一電晶體100a中的間隙壁112與摻雜延伸區114設置於第一閘極104的兩側，且第二電晶體102a中的間隙壁122與摻雜延伸區124設置於第二閘極116的兩側。在圖4的實施例中，第一電晶體100a與第二電晶體102a例如是藉由共用第一摻雜區106(第一端子)而進行串聯。
請參照圖5，圖5的電晶體結構與圖4的電晶體結構的差異如下。在圖5的實施例中，第一電晶體100b與第二電晶體102b例如是藉由電性連接第一電晶體100b的第一摻雜區106(第一端子)與第二電晶體102b的與第四摻雜區126(第四端子)而進行串聯。在圖5中，第一電晶體100b與第二電晶體102b並未共用第一摻雜區106(第一端子)。第一電晶體100b包括設置於第一閘極104的一側與另一側的基底400a中的第一摻雜區106與第二摻雜區108，其中第一摻雜區106與第二摻雜區108分別做為第一端子與第二端子。第二電晶體102b包括設置於第二閘極116的一側與另一側的基底400a中的第三摻雜區118與第四摻雜區126，其中第三摻雜區118與第四摻雜區126分別做為第三端子與第四端子。第三摻雜區118與第四摻雜區126例如是藉由內連線結構500進
行電性連接。內連線結構500的材料例如是銅、鋁、鎢或其組合。所屬技術領域具有通常知識者可依照產品設計需求來對構成內連線結構500的導體層數量進行調整。
請繼續參照圖1至圖3，各個電阻式隨機存取記憶體結構20更包括第一字元線128、第二字元線130、多條位元線132與源極線134。
第一字元線128電性連接至第一電晶體100的第一閘極104。在此實施例中，第一字元線128例如是沿著X方向將位於同一列上的第一電晶體100的第一閘極104進行電性連接。第一字元線128的材料例如是銅、鋁或鎢等金屬。第一字元線128例如是藉由內連線結構136而電性連接至第一閘極104。內連線結構136的材料例如是銅、鋁、鎢或其組合。所屬技術領域具有通常知識者可依照產品設計需求來對構成內連線結構136的導體層數量進行調整。
第二字元線130電性連接至第二電晶體102的第二閘極116。在此實施例中，第二字元線130例如是沿著Y方向將位於同一行上的第二電晶體102的第二閘極116進行電性連接。第二字元線130的材料例如是銅、鋁或鎢等金屬。第二字元線130例如是藉由內連線結構138而電性連接至第二閘極116。內連線結構138的材料例如是銅、鋁、鎢或其組合。所屬技術領域具有通常知識者可依照產品設計需求來對構成內連線結構138的導體層數量進行調整。
位元線132分別電性連接至所對應的記憶胞202。位元線132的材料例如是銅、鋁或鎢等金屬。在此實施例中，各條位元線132例如是連接至9個記憶胞202。
源極線134電性連至第二電晶體102的第三摻雜區118(第三端子)，其中第三摻雜區118位於第二閘極116的遠離第一閘極104的一側。在此實施例中，源極線134例如是沿著Y方向將位於同一行上的第二電晶體102的第三摻雜區118進行電性連接。源極線134的材料例如是銅、鋁或鎢等金屬。源極線134例如是藉由內連線結構140而電性連接至第三摻雜區118。內連線結構140的材料例如是銅、鋁、鎢或其組合。所屬技術領域具有通常知識者可依照產品設計需求來對構成內連線結構140的導體層數量進行調整。
電阻式隨機存取記憶胞串200更包括內連線結構204。內連線結構204將同一串的多個記憶胞202的第一電極206進行電性連接，且將記憶胞202電性連接至第一電晶體100的第二摻雜區108(第二端子)。內連線結構204的材料例如是銅、鋁、鎢或其組合。所屬技術領域具有通常知識者可依照產品設計需求來對構成內連線結構204的導體層數量進行調整。
各個記憶胞202包括第一電極206、第二電極208與可變電阻結構210。第一電極206例如是內連線結構204的一部份。第二電極208設置於第一電極206上。第二電極208例如是位元線132的一部份。可變電阻結構210設置於第一電極206與第二電極
208之間。可變電阻結構210的材料例如是金屬氧化物，如氧化鉿、氧化鎂、氧化鎳、氧化鈮、氧化鈦、氧化鋁、氧化釩、氧化鎢、氧化鋅或氧化鈷。此外，可變電阻結構210中更可包括絕緣層(未繪示)，藉此可使得可變電阻結構210具有二極體的效果，而能夠有效地阻擋漏電流(sneak current)，進而防止誤動作產生。
基於上述實施例可知，電阻式隨機存取記憶體結構20為兩個電晶體驅動N個電阻式記憶胞(2 Transistor driving n Resistive memory cells，2T-NR)的型態，因此藉由彼此串聯的第一電晶體100與第二電晶體102來控制電阻式隨機存取記憶胞串200，可有效地降低操作上的複雜度、耗電量與漏電量，進而有效地提高電性效能與操作效能。此外，當電阻式隨機存取記憶體10中採用上述實施例中的電阻式隨機存取記憶胞串200時，在電阻式隨機存取記憶體10的製造過程中不需進行深蝕刻製程與深填孔製程深，因此可直接與先進邏輯製程進行整合。
圖6為圖1中的電阻式隨機存取記憶體的電路簡圖。
請參照圖6，將圖1中的電阻式隨機存取記憶體10中的多條第一字元線128、多條第二字元線130、多條位元線132、多條源極線134與多個記憶胞202分別編號為第一字元線WLx1~WLx3、第二字元線WLy1~WLy3、字元線BL1~BL4、源極線SL1~SL3與記憶胞R1~R36。
在此實施例中，是選定記憶胞R33作為操作對象來進行說明。電阻式隨機存取記憶體10的操作方法包括在對選定的記憶
胞R33進行程式化操作、抹除操作與讀取操作的其中一者時，將源極線SL3接地。此時，可同時將未連接至選定的記憶胞R33的其他源極線SL1~SL2接地。此外，程式化操作的操作電壓的絕對值例如是大於抹除操作的抹除電壓的絕對值，且抹除電壓的絕對值例如是大於讀取操作的讀取電壓的絕對值。
在對選定的記憶胞R33進行程式化操作時更包括進行下列步驟。對第一字元線WLx3施加第一開啟電壓。對第二字元線WLy3施加第二開啟電壓。對位元線BL1施加程式化電壓。第一開啟電壓與第二開啟電壓只要分別為可使第一電晶體100與第二電晶體102開啟的電壓即可。
在對選定的記憶胞R33進行抹除操作時更包括進行下列步驟。對第一字元線WLx3施加第三開啟電壓。對第二字元線WLy3施加第四開啟電壓。對位元線BL1施加抹除電壓。第三開啟電壓與第四開啟電壓只要分別為可使第一電晶體100與第二電晶體102開啟的電壓即可。
在對選定的記憶胞R33進行讀取操作時更包括進行下列步驟。對第一字元線WLx3施加第五開啟電壓。對第二字元線WLy3施加第六開啟電壓。對位元線BL1施加讀取電壓。第五開啟電壓與第六開啟電壓只要分別為可使第一電晶體100與第二電晶體102開啟的電壓即可。
此外，在對選定的記憶胞進行操作時，可不對未連接於選定的記憶胞R33的其他第一字元線WLx1~WLx2、其他第二字
元線WLy1~WLy2與其他位元線BL2~BL4施加電壓，因此可降低所需的耗電量，同時可降低漏電的機會，進而減少漏電量。
基於上述實施例可知，在對選定的記憶胞R33進行操作時，只需對第一字元線WLx3、第二字元線WLy3與位元線BL1進行通電即可進行操作，而無須對其他第一字元線WLx1~WLx2、其他第二字元線WLy1~WLy2與其他位元線BL2~BL4施加電壓，因此可有效地降低操作上的複雜度。此外，藉由使用串聯的第一電晶體100與第二電晶體102來對選定的記憶胞R33進行操作，可有效地降低電晶體的漏電量。
上述實施例是以操作記憶胞R33為例進行說明，所屬技術領域具有通常知識者可參照上述實施例的操作方式對其他記憶胞(如，記憶胞R1~R32、R34~R36中的任一者)進行操作。
綜上所述，在上述實施例的電阻式隨機存取記憶體結構及電阻式隨機存取記憶體的操作方法中，藉由彼此串聯的兩個電晶體來控制電阻式隨機存取記憶胞串，可有效地降低操作上的複雜度、耗電量與漏電量，進而有效地提高電性效能與操作效能
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧電阻式隨機存取記憶體
20‧‧‧電阻式隨機存取記憶體結構
100‧‧‧第一電晶體
102‧‧‧第二電晶體
128、WLx1~WLx3‧‧‧第一字元線
130、WLy1~WLy3‧‧‧第二字元線
132、BL1~BL4‧‧‧位元線
134、SL1~SL3‧‧‧源極線
136、138、140、204‧‧‧內連線結構
200‧‧‧電阻式隨機存取記憶胞串
202、R33‧‧‧記憶胞
206‧‧‧第一電極
208‧‧‧第二電極
210‧‧‧可變電阻結構
300‧‧‧隔離結構
400‧‧‧基底
402‧‧‧突出部
X、Y‧‧‧方向
Claims (17)
- 一種電阻式隨機存取記憶體結構，包括：一第一電晶體與一第二電晶體，藉由該第一電晶體的一第一端子與該第二電晶體電性連接，而使得該第一電晶體與該第二電晶體串聯；一電阻式隨機存取記憶胞串，包括彼此電性連接的多個記憶胞，且電性連接至該第一電晶體的一第二端子，其中該第二端子與該第一端子分別位於該第一電晶體的兩側；以及一第一字元線與一第二字元線，分別與該第一電晶體以及該第二電晶體電性連接，並且該第一字元線與該第二字元線彼此垂直。
- 如申請專利範圍第1項所述的電阻式隨機存取記憶體結構，其中該第一電晶體與該第二電晶體藉由共用該第一端子而進行串聯。
- 如申請專利範圍第2項所述的電阻式隨機存取記憶體結構，其中該第一電晶體包括：一第一閘極，設置於一基底上；以及一第一摻雜區與一第二摻雜區，分別設置於該第一閘極的一側與另一側的該基底中，且分別作為該第一端子與該第二端子，該第二電晶體包括：一第二閘極，設置於該基底上；以及 一第三摻雜區與該第一摻雜區，分別設置於該第二閘極的一側與另一側的該基底中，其中該第三摻雜區作為一第三端子。
- 如申請專利範圍第3項所述的電阻式隨機存取記憶體結構，其中該基底包括一突出部，其中該突出部位於該第一閘極與該第二閘極之間，且該第一端子位於該突出部中。
- 如申請專利範圍第1項所述的電阻式隨機存取記憶體結構，其中該第一電晶體與該第二電晶體藉由電性連接該第一電晶體的該第一端子與該第二電晶體的一第四端子而進行串聯。
- 如申請專利範圍第5項所述的電阻式隨機存取記憶體結構，其中該第一電晶體包括：一第一閘極，設置於一基底上；以及一第一摻雜區與一第二摻雜區，分別設置於該第一閘極的一側與另一側的該基底中，且分別作為該第一端子與該第二端子，該第二電晶體包括：一第二閘極，設置於該基底上；以及一第三摻雜區與一第四摻雜區，分別設置於該第二閘極的一側與另一側的該基底中，且分別作為一第三端子與該第四端子。
- 如申請專利範圍第6項所述的電阻式隨機存取記憶體結構，其中該第一摻雜區與該第四摻雜區藉由內連線結構進行電性連接。
- 如申請專利範圍第1項所述的電阻式隨機存取記憶體結 構，其中各該記憶胞包括：一第一電極；一第二電極，設置於該第一電極上；以及一可變電阻結構，設置於該第一電極與該第二電極之間。
- 如申請專利範圍第8項所述的電阻式隨機存取記憶體結構，其中該電阻式隨機存取記憶胞串更包括一內連線結構，將同一串的該些記憶胞的該些第一電極進行連接。
- 如申請專利範圍第1項所述的電阻式隨機存取記憶體結構，其中該第一電晶體與該第二電晶體分別包括金氧半場效電晶體、雙載子接面電晶體(bipolar junction transistor)、接面場效電晶體(junction field effect transistor)、金屬半導體場效電晶體(metal-semiconductor field effect transistor)或調變摻雜場效電晶體(modulation doped field effect transistor)。
- 一種電阻式隨機存取記憶體的操作方法，其中該電阻式隨機存取記憶體包括至少一電阻式隨機存取記憶體結構，該電阻式隨機存取記憶體結構包括：一第一電晶體與一第二電晶體，藉由該第一電晶體的一第一端子與該第二電晶體電性連接，而使得該第一電晶體與該第二電晶體串聯；一電阻式隨機存取記憶胞串，包括彼此電性連接的多個記憶胞，且電性連接至該第一電晶體的一第二端子；一第一字元線，電性連接至該第一電晶體的一第一閘極； 一第二字元線，電性連接至該第二電晶體的一第二閘極；多條位元線，分別電性連接至所對應的該些記憶胞；以及一源極線，電性連接至該第二電晶體的一第三端子，其中該第三端子位於該第二閘極的遠離該第一閘極的一側，該電阻式隨機存取記憶體的操作方法包括在對選定的該記憶胞進行一程式化操作、一抹除操作與一讀取操作的其中一者時，將該源極線接地。
- 如申請專利範圍第11項所述的電阻式隨機存取記憶體的操作方法，其中在對選定的該記憶胞進行該程式化操作時更包括：對該第一字元線施加一第一開啟電壓；對該第二字元線施加一第二開啟電壓；以及對該位元線施加一程式化電壓。
- 如申請專利範圍第11項所述的電阻式隨機存取記憶體的操作方法，在對選定的該記憶胞進行該抹除操作時更包括：對該第一字元線施加一第三開啟電壓；對該第二字元線施加一第四開啟電壓；以及對該位元線施加一抹除電壓。
- 如申請專利範圍第11項所述的電阻式隨機存取記憶體的操作方法，在對選定的該記憶胞進行該讀取操作時更包括：對該第一字元線施加一第五開啟電壓；對該第二字元線施加一第六開啟電壓；以及對該位元線施加一讀取電壓。
- 如申請專利範圍第11項所述的電阻式隨機存取記憶體的操作方法，其中該程式化操作的一操作電壓的絕對值大於該抹除操作的一抹除電壓的絕對值，且該抹除電壓的絕對值大於該讀取操作的一讀取電壓的絕對值。
- 如申請專利範圍第11項所述的電阻式隨機存取記憶體的操作方法，其中當至少一電阻式隨機存取記憶體結構的數量為多個，且在對選定的該記憶胞進行操作時，不對未連接於選定的該記憶胞的其他第一字元線、其他第二字元線與其他位元線施加電壓。
- 如申請專利範圍第11項所述的電阻式隨機存取記憶體的操作方法，其中當至少一電阻式隨機存取記憶體結構的數量為多個，且在對選定的該記憶胞進行操作時，將未連接至選定的該記憶胞的其他源極線接地。
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