CN101702327B - 一种存储器阵列 - Google Patents
一种存储器阵列 Download PDFInfo
- Publication number
- CN101702327B CN101702327B CN2009101978063A CN200910197806A CN101702327B CN 101702327 B CN101702327 B CN 101702327B CN 2009101978063 A CN2009101978063 A CN 2009101978063A CN 200910197806 A CN200910197806 A CN 200910197806A CN 101702327 B CN101702327 B CN 101702327B
- Authority
- CN
- China
- Prior art keywords
- bln
- control gate
- memory array
- bit line
- floating boom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 claims abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 4
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 4
- 239000010703 silicon Substances 0.000 claims abstract description 4
- 238000007667 floating Methods 0.000 claims description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 238000002955 isolation Methods 0.000 abstract description 3
- 230000003287 optical effect Effects 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 6
- 239000002184 metal Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
Abstract
本发明提供一种存储器阵列，所述阵列包括多个存储器单元，每个所述存储器单元包含多条形成于硅衬底上的相互平行的位线以及平行排列在位线上面且与所述位线垂直的多条字线，其中每条所述位线上均形成相邻的沿所述位线方向的数据单元晶体管的源极和漏极，所述数据单元晶体管的栅极形成于相邻位线之间的字线上。本发明提出的共享字线的存储器阵列，其能够在保持存储器的电学隔离性能不变的情况下，有效地缩小存储器的面积。
Description
技术领域
本发明涉及半导体领域的数据存储器，尤其涉及一种针对闪存而设计的存储器阵列。
背景技术
闪存为一种非易变性存储器，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，而闪存为电可擦除且可编程的只读存储器的一种特殊结构。闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究的热点。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存被广泛用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中，如今闪存已经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。
现有的闪存在迈向更高存储密度的时候，由于受到编程电压的限制，通过缩小器件尺寸来提高存储密度将会面临很大的挑战，因而研制高存储密度的闪存是闪存技术发展的重要推动力。传统的闪存在迈向更高存储密度的时候，由于受到结构的限制，实现器件的编程电压进一步减小将会面临着很大的挑战。现有的闪存一般为分栅结构。分栅式闪存由于其特殊的结构，相比其他结构在编程和擦除的时候都体现出其独特的性能优势，因此分栅式结构由于具有高的编程效率，字线的结构可以避免“过擦除”等优点，应用最为广泛。但是由于分栅式闪存相对于其他结构的闪存，比如堆叠栅闪存多了一个字线从而使得存储器的面积也会增加。
为了把较高组装密度的存储器单元引进半导体存储器件，存储器件电路的设计布局也必须随之而采用越来越小的尺寸。为了解决由存储器单元的高密度组装所引起的各种问题，必须改进半导体存储器件的结构。
目前已经提出很多尝试增加存储器单元密度的解决方案。例如在一欧洲专利(专利号：0109853)申请中，描述了在有许多位线而这些位线被当做若干金属氧化物晶体管源极和漏极区域之半导体衬底上所形成的金属氧化物晶体管阵列。在位线上方形成与位线绝缘且垂直交叉之多个传导字线；每个传导字线被用作金属氧化物晶体管的栅极。因而在存储器阵列中的每一个晶体管均形成于具有两个位线和单一字线的区域中，且与每一位线有单一接点。为了减少危险和传导线之间的电容，在位线上产生一氧化场薄层以隔离位线和多晶硅线。此外，在相邻位线和相邻多晶硅线之间，一般需要一层厚的氧化场层以隔离存储器单元与其相邻单元，使他们之间的点耦合减到最少。由于每一位线须连接一导电金属接触线，因此在圆片上一定要有相当高密度的金属线。而增高单元的密度将会增加金属线的密度，如此在制造上很困难，因为所需的遮蔽和刻蚀步骤将需要产生非常细致的线。因此，这种增加存储器单元密度的方案对工艺的要求非常的高，不适合普及和推广。
发明内容
为了解决现有技术中存在的提高存储器阵列密度对工艺要求过高的问题，本发明提供一种半导体工艺上较易实现的提高存储器密度的存储器阵列。
为了实现上述目的，本发明提出一种存储器阵列，所述阵列包括多个存储器单元，每个所述存储器单元包含多条形成于硅衬底上的相互平行的位线以及平行排列在位线上面且与所述位线垂直的多条字线，其中每条所述位线上均形成相邻的沿所述位线方向的数据单元晶体管的源极和漏极，所述数据单元晶体管的栅极形成于相邻位线之间的字线上。
可选的，所述数据单元晶体管的栅极包括多晶硅选择栅、第一控制栅、第二控制栅、第一浮栅和第二浮栅。
可选的，所述第一控制栅和所述第一浮栅位于所述数据单元晶体管的源极和所述多晶硅选择栅之间。
可选的，所述第一控制栅具有间隔地设置于所述第一浮栅之上。
可选的，所述第一控制栅、第一浮栅与所述选择栅之间用氧化层相隔。
可选的，所述第二控制栅和所述第二浮栅位于所述数据单元晶体管的漏极和所述多晶硅选择栅之间。
可选的，所述第二控制栅具有间隔地设置于所述第二浮栅之上。
可选的，所述第二控制栅、所述第二浮栅与所述选择栅之间用氧化层相隔。
本发明一种存储器阵列的有益技术效果为：本发明提供的存储器阵列中的字线为相邻的晶体管的源极和漏极共享，能够在保持存储器的电学隔离性能不变的情况下，有效地缩小芯片的面积；此外，本发明的存储器阵列只是提供更优的结构，对相应的工艺的要求不高。
附图说明
图1为本发明一种存储器阵列的存储器单元的结构示意图；
图2为图1的局部放大图；
图3为本发明一种存储器阵列的数据单元晶体管的结构示意图。
具体实施方式
一种存储器阵列，包括一个或多个存储器单元，每个所述存储器单元包含多条形成于硅衬底上的相互平行的位线以及平行排列在位线上面且与所述位线垂直的多条字线，其中每条所述位线上均形成相邻的沿所述位线方向的数据单元晶体管的源极和漏极，所述数据单元晶体管的栅极形成于相邻位线之间的字线上。所述第一控制栅和所述第一浮栅位于所述数据单元晶体管的源极和所述多晶硅选择栅之间。所述第一控制栅具有间隔地设置于所述第一浮栅之上。所述第一控制栅、第一浮栅与所述选择栅之间用氧化层相隔。所述第二控制栅和所述第二浮栅位于所述数据单元晶体管的漏极和所述多晶硅选择栅之间。所述第二控制栅具有间隔地设置于所述第二浮栅之上。所述第二控制栅、所述第二浮栅与所述选择栅之间用氧化层相隔。
首先，请参考图1，图1为本发明存储器阵列的存储器单元的结构示意图，图1中，存储器单元包括相互平行的六条字线(WLN-2至WLN+3)和平行排列在位线上面且与位线垂直的九条位线(BLN-4至BLN+4)，每条字线两侧都设有第一控制栅(CG1N-2至CG1N+3)和第二控制栅(CG2N-2至CG2N+3)，在存储器阵列中，两个相邻的数据单元晶体管，其中相邻的源极和漏极共用一条位线，图中位于相邻位线之间且用金属线51相连的为数据单元晶体管的栅极，所述栅极为字线的一部分，为了显示的方便，图1中将栅极画在了字线的两侧，关于栅极和字线的关系，在下一段中会有详细说明。图中所示各个部分所施加的电压值为本发明的一个实施例，在字线WLN上施加1.5V的电压，在字线WLN两侧的第一控制栅CG1N和第二控制栅CG2N上施加12V的电压，其实第一控制栅CG1N和第二控制栅CG2N是相连接的，这在图上也可以看出，其余的字线和控制栅上施加电压为0，在位线BLN至BLN4上施加2.6V的电压，而在位线BLN-4至BLN-1端，由电源提供-20uA至-1uA的电流，图中位线BLN-4至BLN-1端的电压Vdp对应于稳定的编程电流的电压。
数据单元晶体管包括多晶硅选择栅、第一控制栅、第二控制栅、第一浮栅和第二浮栅，下面将对数据单元晶体管进行更为详细的说明。
为了更加清楚的说明，接下来请参考图2，图2是图1的局部放大图，即放大了图1中用虚线所围成的方框55，图中标注了相邻的数据单元晶体管的源极(S)和漏极(D)，从图中也可以看出相邻的源极和漏极共用一条位线。
接着，请参考图3，图3为本发明存储器阵列的数据单元晶体管的结构示意图，从图上可以看到，数据单元晶体管包括：半导体衬底100，其上具有间隔设置的位于位线45(图1所示)上的源极区域200和位线44(图1所示)上的漏极区域300；字线33，设置于所述源极区域200和漏极区域300之间；第一存储位单元500，位于所述字线33与所述源极区域200之间；第二存储位单元600，位于所述字线33与所述漏极区域300之间，其中所述两个存储位单元500、600与所述字线33之间由氧化层700隔开，所述两个存储位单元500、600分别具有第一控制栅510、第一浮栅520和第二控制栅610、第二浮栅620，所述两个控制栅510、610具有间隔地分别设置于所述两个浮栅520、620上。本发明存储器阵列中的存储器单元即有多个上述数据单元晶体管组成。
在存储器阵列中，共享位线的结构使得使存储器在保持存储器的电学隔离性能不变的情况下，能够有效地缩小芯片的面积。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所述技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此本发明的保护范围当视权利要求书所界定者为准。
Claims (7)
1.一种存储器阵列，其特征在于所述存储器阵列包括多个数据单元晶体管，所述存储器阵列包含多条形成于硅衬底上的相互平行的位线以及平行排列在位线上面且与所述位线垂直的多条字线，其中，相邻于每条位线，沿所述位线方向具有多个数据单元晶体管的源极和漏极，每个所述数据单元晶体管的源极和漏极分别与相邻的两条位线连接，每个所述数据单元晶体管的栅极形成于相邻的两条位线之间的对应字线处，所述栅极包括多晶硅选择栅、第一控制栅、第二控制栅、第一浮栅和第二浮栅，所述数据单元晶体管的多晶硅选择栅与所述对应字线连接；
编程操作时，对由字线WLN、位线BLN-1、位线BLN连接的数据单元晶体管进行编程；在字线WLN上施加1.5V的电压，同时，在字线WLN两侧的第一控制栅CG1N和第二控制栅CG2N上施加12V的电压，其余的字线WLN-2、WLN-1、WLN+1、WLN+2、WLN+3两侧的第一控制栅CG1N-2、CG1N-1、CG1N+1、CG1N+2、CG1N+3和第二控制栅CG2N-2、CG2N-1、CG2N+1、CG2N+2、CG2N+3上施加电压为0，位线BLN、BLN+1、BLN+2、BLN+3、BLN+4上施加2.6V的电压，而在位线BLN-4、BLN-3、BLN-2、BLN-1端，由电源提供-20uA至-1uA的电流，位线BLN-4、BLN-3、BLN-2、BLN-1端的电压Vdp对应于稳定的编程电流的电压。
2.根据权利要求1所述的一种存储器阵列，其特征在于所述第一控制栅和所述第一浮栅位于所述数据单元晶体管的源极和所述多晶硅选择栅之间。
3.根据权利要求2所述的一种存储器阵列，其特征在于所述第一控制栅具有间隔地设置于所述第一浮栅之上。
4.根据权利要求2所述的一种存储器阵列，其特征在于所述第一控制栅、第一浮栅与所述选择栅之间用氧化层相隔。
5.根据权利要求1所述的一种存储器阵列，其特征在于所述第二控制栅和所述第二浮栅位于所述数据单元晶体管的漏极和所述多晶硅选择栅之间。
6.根据权利要求5所述的一种存储器阵列，其特征在于所述第二控制栅具有间隔地设置于所述第二浮栅之上。
7.根据权利要求5所述的一种存储器阵列，其特征在于所述第二控制栅、所述第二浮栅与所述选择栅之间用氧化层相隔。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009101978063A CN101702327B (zh) | 2009-10-28 | 2009-10-28 | 一种存储器阵列 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009101978063A CN101702327B (zh) | 2009-10-28 | 2009-10-28 | 一种存储器阵列 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101702327A CN101702327A (zh) | 2010-05-05 |
| CN101702327B true CN101702327B (zh) | 2012-11-14 |
Family
ID=42157229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009101978063A Active CN101702327B (zh) | 2009-10-28 | 2009-10-28 | 一种存储器阵列 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101702327B (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102280140B (zh) * | 2010-06-09 | 2015-08-19 | 上海华虹宏力半导体制造有限公司 | 双分离栅快闪存储阵列的编程方法 |
| CN102184740B (zh) * | 2011-01-31 | 2013-10-09 | 清华大学 | 垂直折叠式存储器阵列结构 |
| CN102568558B (zh) * | 2012-02-28 | 2017-12-08 | 上海华虹宏力半导体制造有限公司 | 存储器的操作方法 |
| CN102610617B (zh) * | 2012-03-31 | 2017-11-24 | 上海华虹宏力半导体制造有限公司 | 一种多比特sonos闪存单元、阵列及操作方法 |
| CN103778948A (zh) * | 2014-01-09 | 2014-05-07 | 上海华虹宏力半导体制造有限公司 | 存储器阵列的控制方法 |
| CN103903650B (zh) * | 2014-03-17 | 2018-01-26 | 上海华虹宏力半导体制造有限公司 | 存储器阵列及其控制方法和闪存 |
| CN105405463B (zh) * | 2014-09-12 | 2019-11-22 | 上海华虹宏力半导体制造有限公司 | 存储器阵列 |
| CN104505120A (zh) * | 2014-11-24 | 2015-04-08 | 上海华虹宏力半导体制造有限公司 | 闪存结构、存储阵列及其编程、擦除和读取方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101465161A (zh) * | 2008-12-30 | 2009-06-24 | 上海宏力半导体制造有限公司 | 共享字线的分栅式闪存 |
| CN101517707A (zh) * | 2006-09-19 | 2009-08-26 | 桑迪士克股份有限公司 | 具有由衬底沟槽中的间隔物形成的浮动栅极的非易失性存储器单元的阵列 |
-
2009
- 2009-10-28 CN CN2009101978063A patent/CN101702327B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101517707A (zh) * | 2006-09-19 | 2009-08-26 | 桑迪士克股份有限公司 | 具有由衬底沟槽中的间隔物形成的浮动栅极的非易失性存储器单元的阵列 |
| CN101465161A (zh) * | 2008-12-30 | 2009-06-24 | 上海宏力半导体制造有限公司 | 共享字线的分栅式闪存 |
Non-Patent Citations (1)
| Title |
|---|
| 于跃.《新型SONOS单元NOR闪存设计》.《中国优秀硕士学位论文全文数据库电子期刊》.中国学术期刊(光盘版)电子杂志社,2009, * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101702327A (zh) | 2010-05-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101702327B (zh) | 一种存储器阵列 | |
| US10360979B2 (en) | Memory device including multiple select gates and different bias conditions | |
| US8780625B2 (en) | Memory array | |
| US9184218B2 (en) | Semiconductor memory device having three-dimensional cross point array | |
| KR101868393B1 (ko) | 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법 | |
| US9818484B2 (en) | Systems, methods, and apparatus for memory cells with common source lines | |
| CN101834188A (zh) | 非易失性存储器件及其制造方法 | |
| TWI555246B (zh) | 電阻式隨機存取記憶體結構及電阻式隨機存取記憶體的操作方法 | |
| CN101409290A (zh) | 非易失性存储装置及其操作方法和制造方法 | |
| KR20130078459A (ko) | 수직 구조의 비휘발성 메모리 소자 및 그 제조방법 | |
| US9406685B2 (en) | Flash memory unit and memory array, and programming, erasing and reading method thereof | |
| US20140241063A1 (en) | Semiconductor memory device | |
| CN105742287B (zh) | 存储器元件 | |
| US7974114B2 (en) | Memory cell arrangements | |
| US8362535B2 (en) | Layout structure of non-volatile memory device | |
| CN102693987A (zh) | 分栅式闪存单元以及分栅式闪存装置 | |
| CN102779550B (zh) | 多功能存储单元、阵列及其制造方法 | |
| CN102810333A (zh) | 半导体存储装置 | |
| KR20230086451A (ko) | 메모리 장치 및 이의 제조방법 | |
| JP5023177B2 (ja) | 半導体記憶装置 | |
| US20130092996A1 (en) | Nand flash memory devices | |
| KR101095008B1 (ko) | 로우 제어 셀을 구비한 상변화 메모리 장치 | |
| KR20110136021A (ko) | 비휘발성 메모리 장치 및 그 제조방법 | |
| KR20100013965A (ko) | 반도체 메모리 소자의 금속 배선 및 이의 제조 방법 | |
| US7920021B2 (en) | Method of applying wire voltage to semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI Effective date: 20140514 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20140514 Address after: 201203 Shanghai Zhangjiang hi tech park Zuchongzhi Road No. 1399 Patentee after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: 201203 Shanghai Guo Shou Jing Road, Zhangjiang hi tech Park No. 818 Patentee before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai |