CN101517707A - 具有由衬底沟槽中的间隔物形成的浮动栅极的非易失性存储器单元的阵列 - Google Patents

具有由衬底沟槽中的间隔物形成的浮动栅极的非易失性存储器单元的阵列 Download PDF

Info

Publication number
CN101517707A
CN101517707A CNA2007800343669A CN200780034366A CN101517707A CN 101517707 A CN101517707 A CN 101517707A CN A2007800343669 A CNA2007800343669 A CN A2007800343669A CN 200780034366 A CN200780034366 A CN 200780034366A CN 101517707 A CN101517707 A CN 101517707A
Authority
CN
China
Prior art keywords
groove
grid
group
substrate
floating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007800343669A
Other languages
English (en)
Other versions
CN101517707B (zh
Inventor
尼玛·穆赫莱斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Delphi International Operations Luxembourg SARL
Original Assignee
SanDisk Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/533,317 external-priority patent/US7696044B2/en
Application filed by SanDisk Corp filed Critical SanDisk Corp
Priority claimed from PCT/US2007/078420 external-priority patent/WO2008036552A2/en
Publication of CN101517707A publication Critical patent/CN101517707A/zh
Application granted granted Critical
Publication of CN101517707B publication Critical patent/CN101517707B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

为了减小由给定数目的快闪存储器单元的阵列占用的集成电路面积，沿着衬底沟槽(60、61)的侧壁定位浮动栅极电荷存储元件(103、105、111、113)，其优选由经掺杂多晶硅间隔物形成。作为一实例，双浮动栅极存储器单元的阵列包含具有此结构的单元。存储器单元的NAND阵列是此单元结构的应用的另一实例。所述存储器单元和阵列结构广泛应用于各种特定NOR和NAND存储器单元阵列架构。

Description

具有由衬底沟槽中的间隔物形成的浮动栅极的非易失性存储器单元的阵列
技术领域
本发明大体上涉及非易失性快闪存储器系统，且更明确地说，涉及一种形成利用衬底沟槽来减小阵列的总体大小的存储器单元的阵列的结构和工艺。
背景技术
如今有许多商业上成功的非易失性存储器产品在使用，尤其是小形状因数卡的形式的非易失性存储器产品，其使用快闪EEPROM(电可擦除且可编程只读存储器)单元的阵列。通常使用具有NOR或NAND架构的阵列。含有存储器单元阵列的一个或一个以上集成电路芯片通常与控制器芯片组合以形成完整的存储器系统。或者，控制器功能的一部分或全部可在含有全部存储器单元阵列或其一部分的相同芯片上实施。
在一种类型的NOR阵列中，每一存储器单元具有源极与漏极扩散部分之间的“分裂沟道”。单元的浮动栅极定位在沟道的一个部分上，且字线(也称为控制栅极)定位在另一沟道部分上以及浮动栅极上。这有效地形成具有串联的两个晶体管的单元，一个(存储器晶体管)具有浮动栅极上的电荷量与控制可流经其沟道的一部分的电流量的字线上的电压的组合，且另一个(选择晶体管)单独具有充当其栅极的字线。字线延伸跨越一行浮动栅极。此类单元的实例、其在存储器系统中的使用及其制造方法在第5,070,032号、第5,095,344号、第5,315,541号、第5,343,063号和第5,661,053号及第6,281,075号美国专利中给出。
对此分裂沟道快闪EEPROM单元的修改添加定位在浮动栅极与字线之间的操纵栅极。阵列的每一操纵栅极延伸跨越一列浮动栅极，其垂直于字线。效果是解除当读取或编程选定单元时字线必须同时执行两个功能的负担。那两个功能是：(1)充当选择晶体管的栅极，因此需要适当电压以接通和关断选择晶体管，和(2)通过字线与浮动栅极之间的电场(电容性)耦合将浮动栅极的电压驱动到所需水平。通常难以以单一电压按照最佳方式执行这两个功能。在添加操纵栅极的情况下，字线仅需要执行功能(1)，而所添加的操纵栅极执行功能(2)。在(例如)第5,313,421号和第6,222,762号美国专利中描述快闪EEPROM阵列中的操纵栅极的使用。
在有效利用集成电路面积的一种特定类型的存储器单元中，包含两个浮动栅极，其每一者可以二元状态(每浮动栅极一个位)或以多个编程状态(每浮动栅极一个以上位)操作。两个浮动栅极定位在衬底沟道上，位于源极与漏极扩散部分之间，其间具有选择晶体管。沿着每一列浮动栅极包含操纵栅极，且在其上沿着每一行浮动栅极提供字线。当存取给定浮动栅极以用于读取或编程时，含有所关注的浮动栅极的单元的另一浮动栅极上的操纵栅极升高到足够高以接通所述另一浮动栅极下方的沟道，而不管其上存在的电荷电平如何。这有效地排除所述另一浮动栅极作为在读取或编程同一存储器单元中所关注的浮动栅极中的因素。举例来说，可用于读取单元的状态的流经单元的电流量因而是所关注的浮动栅极上的电荷量的函数，而不是同一单元中的所述另一浮动栅极的电荷量的函数。
具有双浮动栅极存储器单元的阵列及其操作技术的实例在第5,712,180号、第6,103,573号和第6,151,248号美国专利中描述。双浮动栅极存储器单元阵列通常整体形成在半导体衬底的表面上。然而，第6,151,248号专利额外描述(主要相对于其图6和7)在衬底表面中的沟槽中并沿着邻近于沟槽的衬底的表面区域形成的存储器单元。第6,936,887号美国专利还描述部分形成在衬底沟槽中的存储器单元的阵列。
NAND阵列利用连同个别位线之间的一个或一个以上选择晶体管一起连接的两个以上存储器单元(例如，16或32)的串联串和参考电位来形成数列单元。字线在行方向上延伸跨越单元，其跨越大量这些列。在编程期间通过促使串中的剩余单元硬接通而使得流经一串的电流取决于所寻址单元中存储的电荷的电平来读取和检验一列内的个别单元。NAND架构阵列的实例及其作为存储器系统的一部分的操作查阅第5,570,315号、第5,774,397号、第6,046,935号、第6,522,580号第6,888,755号和第6,925,007号美国专利。
存在各种用于促使电子从衬底行进穿过栅极电介质到达浮动栅极上的编程技术。最普遍的编程机制在由布朗(Brown)和布鲁尔(Brewer)编辑的书籍“非易失性半导体存储器技术(Nonvolatile Semiconductor Memory Technology)”，IEEE出版社，第1.2章节，第9-25页(1998)中描述。一种称为“福勒-诺德海姆穿隧(Fowler-Nordheim tunneling)”(章节1.2.1)的技术促使电子在在其上通过控制栅极与衬底沟道之间的电压差而建立的高场的影响下，穿隧通过浮动栅极电介质。另一技术(漏极区中的沟道热电子注射，通常称为“热电子注射”(章节1.2.3))将电子从单元的沟道注射到邻近于单元的漏极的浮动栅极区中。又一技术(称为“源极侧注射”(章节1.2.4))以一方式控制沿着存储器单元沟道的长度的衬底表面电位使得为沟道的远离漏极的区中的电子注射创造条件。在神谷(Kamiya)等人所著的论文“具有高栅极注射效率的EPROM单元(EPROM Cell withHigh Gate Injection Efficiency)”，IEDM技术文摘，1982年，第741-744页，以及第4,622,656号和第5,313,421号美国专利中也描述源极侧注射。在另一编程技术(称为“弹道注射”)中，在短沟道内产生高场以加速电子直接到达电荷存储元件上，如小仓(Ogura)等人“具有对于EEPROM/快闪的弹道直接注射的低电压、低电流、高速编程步骤分裂栅极单元(Low Voltage，Low Current，High Speed Program Step Split Gate Cell withBallistic Direct Injection for EEPROM/Flash)”IEDM 1998，第987-990页中所描述。
用于从浮动栅极电荷存储元件移除电荷以擦除存储器单元的两种技术中的一者主要用于上文描述的两种类型存储器单元阵列两者中。一种技术用于通过将适当电压施加到源极、漏极、衬底和其它栅极从而促使电子穿隧通过浮动栅极与衬底之间的介电层的一部分来擦除到衬底。
另一擦除技术使电子穿过定位在其间的隧道介电层从浮动栅极传递到另一栅极。在上文描述的第一类型的单元中，出于所述目的而提供第三栅极。在上文描述的第二类型的单元(其由于使用操纵栅极而已具有三个栅极)中，将浮动栅极擦除到字线，而不必添加第四栅极。尽管这个后一技术添加回将由字线执行的第二功能，但这些功能在不同时间执行，因此避免必须作出折衷来适应两个功能。当利用这些擦除技术的任一者时，将大量存储器单元一起分组为“瞬间”同时被擦除的最小数目的单元的区块。在一种方法中，个别区块包含足够的存储器单元来存储磁盘扇区中存储的用户数据量(即，512字节)加上某一额外开销数据。第5,297,148号美国专利中描述若干区块的即刻擦除、缺陷管理和其它快闪EEPROM系统特征。在另一方法中，每一群组含有足够的单元以保存数千字节的用户数据，等于可个别编程和读取的8、16或更多主机扇区的数据。操作此较大区块存储器的实例在第6,968,421号美国专利中给出。
代替于导电浮动栅极，一些快闪存储器利用俘获电子的非导电介电材料。在任一情况下，个别存储器单元包含一个或一个以上电荷存储元件。电介质的使用的实例在上文提及的第6,925,007号美国专利和其中参考的文献中描述。在电介质俘获型电荷存储器单元的情况下，可形成两个或两个以上电荷存储元件作为在其上间隔开的单一连续电介质层的两个或两个以上区。适宜的电荷存储介电材料的一个实例是三层氧化物-氮化物-氧化物(ONO)复合物。另一实例是富含硅的二氧化硅材料的单一层。如同在几乎所有集成电路应用中，快闪EEPROM系统也存在缩减实施某一集成电路功能所需的硅衬底面积的压力。不断需要增加可存储在硅衬底的给定区域中的数字数据的量，以便增加给定大小存储器卡和其它类型的封装的存储容量，或增加容量且减小大小两者。增加数据的存储密度的另一方式是每存储器单元存储一个以上数据位。这通过将存储器单元阈值电压范围的窗口划分为两个以上状态来实现。使用四个此类状态允许每一电荷存储元件存储两个数据位，八个状态允许每电荷存储元件存储三个数据位。多状态快闪EEPROM结构和操作在第5,043,940号和第5,172,338号美国专利(作为实例)中描述。
发明内容
使用沟槽或腔形成浮动栅极电荷存储元件存储器单元的阵列，在所述沟槽或腔中，浮动栅极沿着其侧壁定位，其间具有栅极电介质，且不上覆于邻近于沟槽的衬底表面。也就是说，在平面图中，浮动栅极保持在沟槽的区域内。这优选通过利用间隔物作为浮动栅极来实现，其中将例如经导电掺杂多晶硅等浮动栅极材料层各向同性地沉积在阵列上并沉积到沟槽中，之后各向异性地蚀刻掉除沿着沟槽侧壁保持的间隔物外的所有沉积的浮动栅极材料。接着可在沟槽中在浮动栅极间隔物之间形成导电控制栅极，且/或可在衬底表面区域中邻近于沟槽定位选择晶体管，这取决于存储器单元所需的确切配置。
此结构的总体优点是其有效地使用了衬底表面区域。存储器单元沟道的长度的显著部分沿着沟槽壁垂直定向，从而减少每一存储器单元所需的衬底表面面积的量。源极区和漏极区可植入到沟槽的底部中在其中的浮动栅极之间。此浮动栅极结构和形成浮动栅极的方法可用于多种类型的快闪存储器阵列中，如果(例如)用于形成双浮动栅极存储器单元的NOR阵列，那么每一此单元由沿着邻近沟槽的侧壁的两个浮动栅极和在衬底表面中形成在其间的一选择晶体管形成。如果用于形成NAND阵列，那么沿着沟槽侧壁(连接在沟槽的底部中在其中的浮动栅极之间的扩散部分)且沿着邻近沟槽之间的衬底表面形成串联串的存储器单元晶体管。
浮动栅极沿着衬底沟槽的壁的这种定位的一个特定优点是，在适当的情况下，在存储器结构中，可通过以增加的效率进行弹道注射来编程浮动栅极。也就是说，可沿着沟槽之间的衬底沟道的长度并平行于衬底表面在直线路径中将电子加速到浮动栅极上，从而与衬底沟槽侧壁和夹在浮动栅极与侧壁之间的隧道电介质之间的界面成垂直角或近似垂直角进行轰击。因此，不必通过散射机构重新引导电子，在使用较普通的源极侧注射和热电子注射编程机构期间发生所述散射。通过避免包覆沟槽外部和沿着衬底表面的浮动栅极，且通过将稍高于选择栅极的VT的电压施加到选择栅极，形成较高的横向电场，其将沟道电子加速到足以克服隧道氧化物障壁的动能。这些热电子中的许多热电子将轰击在隧道氧化物上，而不必首先散射以便重新引导其动量。浮动栅极上的高电压还可帮助当电子横越沟道区时沿着一路径将电子加速到浮动栅极。沿着其而形成浮动栅极的沟槽的壁可垂直于衬底表面，这对于通过弹道注射的有效编程是最佳的且允许存储器单元的大小减到最小，但这不是必要条件。常规上通过各向异性蚀刻到衬底表面上而形成具有垂直侧壁的衬底沟槽。
代替于将浮动栅极形成为存储器单元电荷存储元件，可用介电电荷俘获材料代替。举例来说，可通过使用相同间隔物技术来沉积ONO的中间氮化物层。以将位于氮化物间隔物的任一侧上的方式形成均匀厚度的氧化物层，以提供ONO结构。或者，富含硅的二氧化硅间隔物可以与导电浮动栅极相同的方式形成，且提供在浮动栅极的任一侧上的介电层不需要形成在此类介电间隔物上。
本发明的额外方面、优点、实施例和特征包含在其示范性实例的以下描述中，应结合附图来理解对示范性实例的描述。
本文参考的所有专利、专利申请案、论文、书籍部分、其它出版物、文献等出于所有目的以全文引用的方式并入本文中。就在所并入的出版物、文献等的任一者与本申请案文本之间在对术语的定义或使用方面有任何不一致或冲突来说，以本申请案文本的对术语的定义或使用为准。
附图说明
图1说明其中可实施本发明的各方面的快闪EEPROM系统的框图；
图2是部分构造的双浮动栅极存储器单元阵列的平面图；
图3A和3B是分别在图2的结构的截面A-A和B-B处截取的图2的结构的一个实施例的截面图；
图4是图2、3A和3B的阵列的双浮动栅极存储器单元的等效电路图；
图5是在图2的结构的截面A-A处截取的图2的结构的另一实施例的截面图；
图6和7也是在图2的结构的截面A-A处截取的图2的结构的截面图，其展示图5的实施例的修改；
图8是沿着NAND阵列中的存储器单元串截取的另一实施例的截面图；以及
图9是图8的NAND串的等效电路。
具体实施方式
存储器系统
图1的框图中大体上说明并入有本发明的各方面的实例存储器系统。大量个别可寻址的存储器单元11布置在行和列的规则阵列中，但单元的其它物理布置当然是可能的。本文表示为沿着单元的阵列11的列延伸的位线通过线15与位线解码器和驱动器电路13电连接。本描述内容中表示为沿着单元的阵列11的行延伸的字线通过线17电连接到字线解码器和驱动器电路19。沿着阵列11中的存储器单元列延伸的操纵栅极通过线23电连接到操纵栅极解码器和驱动器电路21。解码器13、19和21的每一者经由总线25从存储器控制器27接收存储器单元地址，解码器和驱动电路还经由相应控制和状态信号线29、31和33连接到控制器27。通过将解码器和驱动器电路13与21互连的总线22而协调施加到操纵栅极和位线的电压。
控制器27可通过线35连接到主机装置(未图示)。主机可以是个人计算机、笔记本计算机、数码相机、音频播放器、各种其它手持式电子装置等。图1的存储器系统通常将根据若干现有物理和电气标准的一者(例如，来自PCMCIA、CompactFlashTM协会、MMCTM协会、SD小组等的一者)而实施在卡中。当以卡格式时，线35端接于卡上的连接器中，所述连接器与主机装置的互补连接器介接。许多卡的电接口遵循ATA标准，其中存储器系统对于主机来说看似其为磁盘驱动器。还存在其它存储器卡接口标准。替代于卡格式，图1所示的类型的存储器系统永久内嵌在主机装置中。
解码器和驱动器电路13、19和21根据相应控制和状态线29、31和33中的控制信号在阵列11的其相应线(如总线25上所寻址)中产生适当电压，以执行编程、读取和擦除功能。包含电压电平和其它阵列参数的任何状态信号由阵列11经由相同控制和状态线29、31和33提供到控制器27。电路13内的多个读出放大器接收指示阵列11内所寻址的存储器单元的状态的电流或电压电平，且向控制器27提供关于读取操作期间线41上的那些状态的信息。通常使用大量读出放大器以便能够并行读取大量存储器单元的状态。在读取和编程操作期间，通常通过电路19一次寻址一行单元，以用于存取由电路13和21选择的所寻址行中的若干单元。在擦除操作期间，通常将许多行的每一行中的所有单元作为用于同时擦除的一区块一起寻址。
位线解码器和驱动器电路13通过线15与全局位线连接，所述全局位线又选择性地与阵列的源极区和漏极区连接。个别存储器单元的列的源极和漏极连接到适当编程电压，以用于响应于总线25上供应的地址和线19上的控制信号而进行读取或编程。
操纵线解码器和驱动器电路21通过线23连接到操纵栅极且能够响应于总线25上提供的地址、线33中的控制信号和来自驱动器及读出放大器13的数据而个别地选择操纵线并控制其电压。
选择栅极解码器和驱动器电路19与字线连接以便个别地选择单元阵列的一行。接着启用选定行内的个别单元，以通过位线以及操纵栅极解码器和驱动器电路13和21进行读取或写入。
在上文背景技术部分中识别的专利中，以及在转让给晟碟(SanDisk)公司(本申请案的受让人)的其它专利中进一步描述例如图1中所说明的存储器系统的操作。另外，第6,738,289号美国专利描述实例数据编程方法。
双浮动栅极存储器单元阵列的示范性实施例
在图2、3A和3B中说明形成在具有由间隔物技术形成的浮动栅极的单一集成电路芯片上的实例NOR存储器阵列的结构，且图4中给出所得存储器单元的等效电路。主要参看图2的平面图，优选通过初始蚀刻长平行沟槽并接着在其内界定缩短的沟槽51-66而在半导体衬底50的表面49中形成沟槽51-66的二维阵列。这些沟槽由两组导电控制栅极线、具有在x方向上延伸的长度的字线69-72，和具有在正交定向的y方向上延伸的长度的操纵栅极线75-78跨越。视情况，但优选地，导电屏蔽物81-92的阵列在y方向上形成在衬底50的表面49中的凹口中处于沟槽51-66的邻近者之间。每一屏蔽物与在其上方通过的操纵线75-78中的一者电连接。这些导电屏蔽物和周围的电介质沿着初始形成的细长沟槽周期性地放置，以形成在其中定位浮动栅极的界定长度的沟槽51-66。
在图3A和3B中说明沟槽51-66中所形成的组件，图3A和3B分别是图2的沿着其正交定向的截面A-A和B-B截取的剖视图。沟槽51-66中的每一者包含存储器单元浮动栅极、选择栅极和电介质层。以沟槽61作为典型，介电材料层101覆盖沟槽的壁和底部表面。层101优选由二氧化硅(例如，SiO2)制成。两个导电浮动栅极103和105在x方向上沿着沟槽的相对侧壁形成为间隔物。在x方向上在浮动栅极之间留有足够空间，以用于填充此空间的电介质层107和操纵栅极109。介电层107优选由三层制成，两个二氧化硅层在氮化硅(例如，Si3N4)层的相对侧上，处于通常称为“ONO”的结构中。将注意到，ONO层限于浮动栅极与操纵栅极之间的区，且避免沟道区域。这改进了存储器单元的耐久性并减少可由其氮化物层随时间俘获电荷而引起的噪声和干扰现象。
栅极103、105和109、沿着侧壁的介电层101和中间介电层107一起在x方向上填充沟槽61。埋入的N+扩散部分110在y方向上伸长并定位在沟槽53、57、61和65下方，从而提供其所属的存储器单元的源极区和漏极区。剩余沟槽包含相同结构和形式。如供下文使用的识别，邻近沟槽60包含浮动栅极111和113、操纵栅极115，以及以与沟槽61中相同的方式定位的介电层。埋入的扩散部分117存在于沟槽60和同一列中的其它沟槽下方。
优选通过在所形成的整个存储器单元阵列上(包含在沟槽内)沉积多晶硅材料并接着各向异性蚀刻所述层直到间隔物(例如，浮动栅极间隔物103和105)保留在沟槽内为止，来形成浮动栅极。可执行化学机械抛光(CMP)步骤来移除可保留在衬底表面49上的浮动栅极间隔物材料的任何部分。在此实施例中，所得浮动栅极全部定位在其相应沟槽内，处于衬底表面49下方。操纵栅极109和115也以常规方式全部定位在其沟槽内，处于衬底表面49下方。
导电控制栅极线跨越沟槽而定位，处于衬底表面49上方。操纵栅极线75-78在y方向上延伸跨越沟槽，从而与沟槽中的操纵栅极和沟槽之间的导电屏蔽物形成接触。线77(例如)延伸跨越并电接触操纵栅极109和所述列中的其它操纵栅极，以及接触中间导电屏蔽物83、87和91。电介质隔离层(未图示)将定位在操纵栅极线与被那些线跨越的衬底表面49的任何部分之间。介电材料围绕操纵栅极线。线77(例如)具有定位在其顶部表面上并与所述表面同延的两个介电层121和123。层121优选由二氧化硅制成且层123由氮化硅制成。在x方向上沿着导电线77以及线77顶部上的介电条带121和123的侧壁形成间隔物125和127。
字线69-72跨越与其垂直的电介质封闭的操纵栅极线而定位。由于中间电介质的厚度的缘故，字线与操纵栅极线之间有极少或没有耦合。字线在x方向上通过栅极电介质(优选为二氧化硅)层129与沟槽之间的衬底表面进一步分离。邻近于栅极电介质129的字线区形成存储器单元的选择栅极。选择晶体管的沟道区存在于衬底表面49中处于沟槽之间的栅极介电层129的相对侧上。
屏蔽物由沿着屏蔽物91的侧壁的电介质(例如，层131和132)以及屏蔽物91的底部表面与衬底表面49之间的层133包围，所述侧壁将屏蔽物91在y方向上与任一侧上的浮动栅极的边缘分离。底部层133制造得相对较厚以使屏蔽物91与衬底表面49之间的耦合最小化。另一方面，侧部层131和132制造得相对较薄以使屏蔽物91与屏蔽物的任一侧上的浮动栅极的边缘之间的耦合最大化。由于屏蔽物91与操纵栅极线77电连接，所以这提供每一操纵栅极与和操纵栅极相同列中的浮动栅极之间的耦合的增加的面积。具有增加的耦合比的存储器单元将置于操纵栅极上的电压的较大百分比耦合到与其电容性耦合的浮动栅极。同时，由于x方向上的薄浮动栅极的缘故，浮动栅极与埋入的位线扩散部分之间的耦合可保持较小，如从图3A可看出。
图2、3A和3B的阵列的一个特定实例配置包含在x和y两个方向上形成在衬底中、因此彼此交叉的连续沟槽。浮动和操纵栅极定位在在y方向上在x方向沟槽之间伸长的沟槽中。屏蔽元件定位在在x方向上伸长的沟槽中，其中其与y方向沟槽交叉。适宜的场介电材料接着填充屏蔽元件之间的x方向沟槽。
图2、3A和3B的实例结构利用在过程中的不同点处由材料的五个分离沉积形成的经掺杂多晶硅或其它适宜的导电材料。在下文描述的过程实施例中，浮动栅极由导电材料的第一沉积形成，操纵栅极由导电材料的第二沉积形成，屏蔽元件由导电材料的第三沉积形成，操纵栅极线由导电材料的第四沉积形成，且字线由导电材料的第五沉积形成。可在沉积多晶硅时对其进行掺杂，或者可将其沉积而不进行掺杂且接着在沉积之后进行离子植入。多晶硅的形成字线的最终层可经硅化以便减小所得字线电阻，或具有出于此目的结合到其顶部表面的金属。或者，字线可完全由金属形成为第五层。
图4是图3A和3B的一个存储器单元的等效电路，使用相同参考标号并添加撇号(′)。三个晶体管串联连接在埋入的位线扩散部分110′与117′之间。左侧的存储晶体管包含浮动栅极113′，且右侧的存储晶体管含有浮动栅极103′。具有控制栅极71′的选择晶体管位于这些存储晶体管之间。此处说明的存储器单元的阵列可以与上文提及的第6,151,248号美国专利的双浮动栅极存储器单元阵列基本上相同的方式操作。
如图3A中所指示，这一个存储器单元的衬底沟道被划分为三个区段。一个区段(T1-左)沿着邻近于浮动栅极113的沟槽60的垂直侧壁，处于扩散部分117与衬底表面49之间。这是所描述的存储器单元的左侧存储晶体管的部分。下一区段(T2)沿着衬底表面49，处于邻近沟槽60与61的壁之间。第三区段(T1-右)沿着沟槽61的垂直侧壁。可在x和y维度上跨越衬底表面将沟槽形成为如处理所允许的那样小。结果是x方向上跨越衬底表面的存储器单元的非常紧凑阵列。因此使每存储器单元的集成电路面积量非常小。存储器单元的密度比浮动栅极跨越衬底表面而定位的情况(假定相同处理规模)可能加倍。同时，选择栅极沟道长度(T1距离)可稍许增加且浮动栅极沟道长度(T1)可显著增加。
图3A和3B所示的用于存储器单元的优选编程机制是弹道编程。也就是说，在大体上平行于衬底表面49的方向上通过施加到字线、选择栅极线、埋入的位线扩散部分和衬底的适当电压而在沟道的T2区内使电子加速。高速率电子的路径大体上垂直于其宽阔平面表面依据哪一浮动栅极正被编程而撞击浮动栅极103或113中的一者。编程效率可能比较标准的源极侧注射高数个量级。优选的是，浮动栅极的部分均不与T2区中的衬底表面49重叠，借此使T2区摆脱可干扰此直接高能量电子路径的场效应。如图3A所示的沟槽的侧壁优选为垂直的(垂直于衬底表面49)，如图所示，以用于最有效的弹道编程，但如果出于其它原因而较便利，则或者可略微倾斜。
存在从浮动栅极移除电荷以擦除存储器单元的若干可能性，此处提及其中的三种。一种是促使电子从浮动栅极的相对尖锐顶部边缘穿隧通过选择栅极电介质129到达邻近字线71。为此将高擦除电压置于字线上。或者，可沿着沟槽的垂直面穿过浮动介电层将浮动栅极擦除到其垂直沟道部分。为此，将零到-0.5伏范围内的电压施加到位线(或者，可允许位线浮动以防止还擦除到所述位线的可能性)，将零伏施加到衬底，且在操纵栅极上施加高达-20伏。另一可能性是在浮动栅极与沟槽的底部下方的埋入的扩散位线之间，通过沟槽的底部上的浮动栅极介电层进行擦除。实例电压包含位线上5伏、衬底上0伏，且操纵栅极上高达-15伏。此最后替代方案具有不通过浮动栅极或选择栅极介电层中的任一者进行擦除的优点，因此避免随着时间由于通常将影响编程和读取的许多擦除操作而将电荷俘获在这些层中。
将注意到，图2、3A和3B的存储器单元阵列在x和y两个方向上在相邻浮动栅极之间提供屏蔽。由于操纵栅极在相同沟槽中的浮动栅极之间延伸到沟槽的底部，所以操纵栅极在x方向上提供屏蔽。在y方向上，屏蔽元件81-92提供此隔离。借此显著减少一个浮动栅极上的电荷到相邻浮动栅极(其可为读取错误的来源)的场耦合。
制造双浮动栅极存储器单元阵列的过程
现在将描述制造图2、3A和3B的存储器单元阵列的一组过程步骤(制法)。早期步骤是将离子(例如，硼)从上面将形成有阵列的表面植入到空白衬底中。各种能量和剂量的若干植入物允许沿着所得垂直沟道部分T1控制掺杂水平。沟道的浮动栅极部分的垂直定向允许以相对简易和可靠的结果实现沿着沟道长度的此选择性掺杂。可能需要(例如)在与沿着浮动栅极沟道长度T1的中点一致的深度处提供最高离子浓度。这将使阈值电压VT与沿着沟道长度T1的任何其它点相比在中点处最高，从而形成由浮动栅极而不是由埋入的位线扩散部分或选择栅极更强地控制的瓶颈点。就瓶颈点左右存储器单元的行为的意义上来说，将其置于T1的中点处使其远离发生弹道电子注射的上部区和可为了擦除而选择穿隧到埋入的位线扩散部分的下部区两者。
具有增加的深度的负离子梯度可安装在衬底表面附近，这对于在增强编程期间所使用的热电子的产生有益。此外，对沟道隅角处(其中选择栅极与浮动栅极之间存在间隙)的掺杂水平的控制可导致所述间隙不支配存储器单元的行为。
在植入之后，在形成有阵列的衬底的表面区上生长薄氧化硅层。此充当接下来沉积在氧化物层上的氮化硅层的缓冲区。氮化物层接着被掩蔽并被蚀刻成在y方向上具有延伸的长度的条带图案，优选在x方向上其间具有最小宽度和间隔(如借助所使用的光刻和特定工艺的其它方面可能实现的)。接着将氮化物条带用作掩模而各向异性蚀刻掉氮化物条带之间的衬底表面和薄氧化物层的区域。具有大体上垂直壁的沟槽通过此蚀刻步骤形成在衬底中，达到稍大于所需浮动栅极垂直沟道长度T1的深度。沟槽51-66(图2)的每一列最终形成在这些沟槽中的一者中。
接着将厚氧化物层各向同性地沉积在氮化物条带上的阵列的整个区上并沉积到沟槽中。此氧化物层接着经各向异性蚀刻以沿着沟槽和氮化物条带的共同侧壁留下氧化物间隔物。所沉积的氧化物层的厚度和蚀刻经选择以在x方向上在间隔物之间留下较窄空间。这些间隔物和氮化物条带接着用作植入物掩模。将使用例如砷的各种能量的埋入的N+植入物通过间隔物之间的此掩模制造到沟槽的底部中。因此将位线扩散部分形成为在y方向上沿着沟槽的底部延伸的条带。植入的离子稍后由于在高温下的进一步处理步骤而在x方向上向外扩散，从而形成图3A和3B所示的位线扩散部分110、117等。
接着将氧化物间隔物、氮化物条带及其下方的氧化物全部蚀刻掉。接着在整个存储器阵列区域上使氧化物层生长到8nm到10nm的厚度，遵循衬底表面的台阶状轮廓。此层的在沟槽内的部分最终变为图3A和3B的氧化物层101。接着将第一多晶硅层(Poly1)各向同性地沉积在阵列区域上达10nm到20nm的厚度。接着将此层各向异性地回蚀以留下在y方向上沿着沟槽侧壁连续延伸且在沟槽内在x方向上间隔开的间隔物条带。稍后移除这些多晶硅条带的长度的部分以留下阵列的间隔物浮动栅极。
接着在阵列区域上形成ONO层，多晶硅间隔物条带上保持为浮动栅极的部分形成图3A和3B的中间多晶硅介电层107。为了形成ONO层，首先沉积、生长(或其两者)5-6nm厚的氧化物层。接着在氧化物层上沉积5-7nm的氮化物层。接着在氮化物层上生长、沉积(或其两者)最终的5-6nm厚的氧化物层。可在形成氧化物层的每一者之后执行高温氧化物致密化步骤。或者，如果工艺中包含稍后的高温退火步骤，那么可省略此高温氧化物致密化步骤，因为高温退火步骤也执行致密化任务。
在阵列区域上各向同性地沉积第二多晶硅(Poly2)层达到足以完全填充Poly1的经ONO涂布的条带之间的沟槽的厚度。接着执行CMP步骤以向下移除所有材料直到衬底表面。这留下在y方向上延伸的Poly2的条带，其当稍后分离时，形成图3A和3B的操纵栅极109、115等。
接下来的若干步骤形成氮化物掩模并使用所述掩模来蚀刻Poly1和Poly2条带、其周围的介电层和具有在x方向上延伸的长度的条带中的衬底。所得x方向沟槽的深度优选与较早的浮动栅极沟槽蚀刻相同。优选非优先蚀刻，使得Poly1、Poly2、氧化物层、ONO层和硅衬底中的每一者约以相同速率被蚀刻。就在这些沟槽中稍后形成屏蔽元件51-66(图2)。此蚀刻分离Poly1与Poly2条带，如图3A和3B中所示。且因为所得操纵栅极在y方向上彼此隔离，所以稍后形成操纵栅极线75-78(图2、3A和3B)以将其以列连接在一起。
接下来，例如通过生长氧化物层和各向同性地沉积氧化物两者以导致在x方向沟槽内具有不等厚度的介电层131、132和133(图3B)，而在阵列区域上形成介电层。接着在此氧化物上沉积第三多晶硅(Poly3)层，进入x方向沟槽中。所述区域接着再次经受CMP以向下移除多晶硅和氧化物直到衬底表面。剩余的是完全在x方向沟槽内在x方向上延伸的Poly3的条带，以及将Poly3条带与衬底沟槽壁分离的氧化物。这些Poly3条带稍后分离以留下屏蔽物81-92。
实际上，接下来一系列步骤执行此分离。优选的是，所得屏蔽物在x方向上的长度大于邻近沟槽51-66的宽度，如图2的平面图中的情况，但其或者可制造成相同大小。这样做意味着Poly3条带的小于所使用的工艺的线宽的区段需要被移除。因此，首先根据Poly3条带的待移除区上对准的工艺线宽在阵列区域上形成具有开口的蚀刻掩模。接着在y方向上至少沿着这些开口的边缘形成间隔物，以使开口变窄。接着通过各向异性蚀刻步骤移除Poly3条带的通过这些受限开口暴露的部分，借此留下个别屏蔽物81-92。
接下来一系列步骤形成操纵栅极线75-78。在阵列区域上沉积第四多晶硅(Poly4)层。接着在Poly4层上形成呈在y方向上延伸的条带形式的蚀刻掩模以覆盖所述层的将保留并变为线75-78的部分。由于此掩模不与先前形成的其它元件对准，所以需要使剩余Poly4条带的宽度窄于工艺的线宽。因而可容忍x方向上一些程度的不对准。
可通过首先在Poly4层上形成具有条带的氧化物掩模来获得这些窄掩模开口，所述条带在x方向上的其间的宽度和空间等于所使用的工艺的最小线宽。接着沿着开口的边缘形成氧化物材料的间隔物以使其变窄。接着在氧化物材料上沉积氮化物层并通过氧化物间隔物之间的变窄的开口而沉积到Poly4层上。此结构接着向下经历CMP直到氧化物材料，借此留下在y方向上延伸的具有所需操纵栅极线的宽度的氮化物条带。接着通过选择性蚀刻移除氮化物条带之间的氧化物材料。接着穿过所得氮化物掩模各向异性地蚀刻Poly4层以从Poly4层移除材料(存在氮化物条带的地方除外)。结果是操纵栅极线75-78。
氮化物遮蔽条带优选地Poly4条带上留在适当位置中，如图3A和3B所示。接着沿着Poly4和氮化物条带的堆叠的侧部形成氧化物间隔物以便在Poly4条带(操纵栅极线)与将要在上面形成的字线之间提供充分隔离。到由氮化物层提供的堆叠的增加的高度导致间隔物(图3A的125、127等)在Poly4条带(图3A的操纵栅极线77等)的区中达到充分厚度。
接下来，生长、沉积(或其两者)氧化物层以便在衬底的暴露表面上形成选择栅极介电层129(图3A)。接着在阵列区域上沉积第五多晶硅(Poly5)层，由所述Poly5层形成字线69-72。可以与上文针对从Poly4层形成窄操纵栅极线75-78所描述的方式相同的方式将Poly5层分离为比所使用的处理的最小线宽窄的字线。此掩模当然经定向成使其条带在x方向上延伸。此使所得多晶硅条带的宽度变窄的过程接着允许所得Poly5线在y方向上的某一不对准。
根据标准处理技术，进一步步骤(未图示)包含形成由沿着多晶硅操纵栅极线75-78的长度周期性地连接到多晶硅操纵栅极线75-78的介电层分离的第一组金属线，和沿着字线69-72的长度连接的第二组金属线。
双浮动栅极存储器单元阵列的替代实施例
存在可对上文描述的架构和工艺作出的保持其优点并提供其它优点的许多修改。一个修改是使衬底中的沟槽比图3A和3B所示的沟槽窄，且接着使浮动栅极和操纵栅极结构延伸出沟槽，处于衬底表面和衬底表面上形成的任何控制栅极介电材料上方一距离。此存储器单元阵列展示于图5中，图5是对应于针对上文描述的实施例的图3A的横截面图的横截面图。由与图3A中相同的参考标号识别图5所示的结构的相同或基本相同的元件，且不同元件具有与其对等物相同的参考标号但添加有双撇号(″)。
图5的实施例的主要优点是，与存储器单元的浮动栅极相对的衬底沟道部分T1-左和T1-右的长度减小，但不减小浮动栅极与操纵栅极之间的耦合面积(如果这些栅极保持相同大小)。此合意地增加单元的浮动栅极到操纵栅极的耦合比率，因为浮动栅极的每一者与衬底之间的电容性耦合的量在所述比率的分母中，且浮动栅极与操纵栅极之间的耦合的水平在分子中。不需要影响选择晶体管沟道长度T2。
图5结构的另一优点是，浮动栅极的每一者与字线之间的重叠增加。例如，浮动栅极113的较多区域相对于字线71″而定位。这使得有可能依据浮动栅极与字线之间的电介质的性质和厚度而增加浮动栅极与字线之间的耦合。这允许在擦除到埋入的位线扩散部分或擦除到衬底沟道期间使用字线将电压耦合到浮动栅极，借此增强擦除。字线可接着还用于例如通过提供起始字线的行中的浮动栅极的编程所需的最小浮动栅极电压而辅助控制编程期间浮动栅极的电压。
此外，字线与其行中的浮动栅极之间的增加的耦合允许在字线的行中的读取和检验操作期间使用交变电流(AC)信号驱动字线以便减少噪声。在第6,850,441号美国专利中描述此技术。
类似于图3A和3B的实施例，从图5中将注意到，操纵栅极线(例如，线76)在y方向上延伸跨越阵列，与其所跨越的操纵栅极和中间屏蔽元件(例如，操纵栅极115以及沟槽60(图5中为60″)的含有操纵栅极115的任一侧上的屏蔽元件86和90(图2))电接触。由于屏蔽元件形成有处于衬底表面49处或下方的顶表面(见图3B)，所以图5的升高栅极结构促使操纵栅极线76等在操纵栅极115等上方上升，且接着在y方向上在操纵栅极的两侧上下降以电接触屏蔽元件90等。
可通过上文针对图2、3A和3B的阵列所描述的工艺在作出某些修改的情况下制成图5的经修改阵列。为了导致浮动栅极和操纵栅极在衬底表面上延伸，当沉积第一多晶硅(Poly1)层时，将在早期步骤中形成在衬底表面上的氮化物掩模留在适当位置。此氮化物掩模用于将沟槽蚀刻到衬底表面中，所述沟槽在此修改中不制作成如之前那样深。在y方向上延伸并覆盖存储器单元的选择栅极区的氮化物掩模条带的厚度经控制以等于尺寸h，即浮动/操纵栅极结构的顶部与衬底表面49之间的所需距离。接着在氮化物掩模条带上沉积Poly1并沉积到衬底沟槽及其由氮化物条带形成的垂直延伸部中。由Poly1层的各向异性蚀刻形成的浮动栅极间隔物接着延伸到氮化物条带的顶部，位于衬底表面上方距离h处，接着稍后移除氮化物掩模条带。
由于在形成浮动栅极间隔物之后保留了氮化物掩模条带，所以此时可使用氮化物条带和浮动栅极作为植入物掩模来植入埋入的位线扩散部分。由于浮动栅极使植入离子所通过的沟槽的宽度变窄，所以在图3A和3B工艺的以上描述中在沉积Poly1之前形成的氧化物间隔物不是必需的。因而可省略形成和移除那些氧化物间隔物所需的添加的步骤。
如果需要使操纵栅极到浮动栅极的耦合比率增加但将字线(选择栅极)到浮动栅极的耦合比率维持为低，那么可改变图5所示的字线及其选择栅极结构。减小与浮动栅极的耦合面积的选择栅极结构的三个不同实例展示于图6和7中，其中由相同参考标号识别与图5中所示的元件相同或基本相同的元件。在减少与浮动栅极的耦合的同时，不需要减小选择栅极沟道长度T2。
首先参看图6，选择栅极(例如，栅极135和137)个别地由例如经掺杂多晶硅的导电材料形成。这些选择栅极接着稍后通过沿着存储器单元行在x方向上延伸的水平字线导体139以及接触个别选择栅极的向下延伸的导体141和143而连接在一起。因为可形成薄选择栅极，所以沿着选择栅极的垂直边缘与浮动栅极的耦合面积可保持较小。垂直部分141、143等也可由经掺杂多晶硅制成，而水平部分139由金属制成。或者，所有字线部分139、141、143等可由金属制成。
图7展示进一步的修改，其中如图6中那样形成薄选择栅极147和149，随后单独地形成在此横截面中具有三角形形状的第二层151和153。三角形部分定向成使表面邻近于浮动栅极的上部窄边缘，其间具有薄电介质层，其有助于将浮动栅极擦除到选择栅极。但同时，使选择栅极与浮动栅极之间的耦合最小化。个别选择栅极结构接着由导电字线(例如，字线155)连接，所述字线优选为金属，包含向下下降以接触选择栅极结构的部分。
尽管图2-7的实施例描述为利用NOR架构中连接的双栅极存储器单元作为特定实例，但将理解，所描述的沟槽栅极结构也可用于其它存储器单元阵列配置中。
NAND存储器单元阵列的实施例
使用上述间隔物技术形成沟槽中的浮动栅极也可用于形成具有NAND架构的存储器单元阵列。一个NAND实施例展示于图8中，其是穿过串联连接的存储器单元的NAND串的一部分的横截面。一系列沟槽163、165、167和169形成在半导体衬底161的表面159中。在沟槽的侧壁和底部上形成介电层之后，两个浮动栅极以上文描述的方式形成在经掺杂多晶硅材料(来自Poly1)的间隔物的每一沟槽中。八个此类浮动栅极171-178包含在图8的说明中。在形成间隔物浮动栅极之后，通过离子植入形成源极和漏极扩散部分181-189。或者，离子植入可在沉积浮动栅极之前但在形成沟槽之后发生。
在浮动栅极171-178的暴露表面上以及沟槽之间的衬底表面159上形成介电层之后，形成字线控制栅极以在垂直于存储器单元串的方向的方向上延伸跨越阵列。实际上，阵列由以平行列的大量此类串组成，其中字线沿着存储器单元的行延伸跨越所述串。由于存在跨越每一浮动栅极的单独字线，所以需要在沟槽163、165、167和169中的每一者而不是较早描述的实施例的单一操纵栅极中形成两个此类字线。
因此，字线由按序沉积和蚀刻的两个多晶硅层形成。多晶硅(Poly2)的第一字线层覆盖整个阵列，包含延伸到浮动栅极之间的沟槽中。形成在Poly2层上的掩模允许以一图案将其移除，所述图案留下第一组字线191-194，每隔一个字线沿着存储器单元串。在这些字线的暴露表面被电介质覆盖之后，在阵列上沉积下一多晶硅(Poly3)层，包含沉积到沟槽的剩余空间中接着Poly3层经遮蔽并蚀刻以留下作为阵列的剩余字线的第二组字线197-201。因为字线不与串的其它组件自行对准且沟槽每一者含有四个多晶硅层和五个电介质层，所以在一些情况下，沿着串的方向上的沟槽的大小需要比所使用的工艺的最小分辨率元件大。
如图9中给出图8的NAND存储器单元串的电等效电路，其中将添加有撇号(′)的相同参考标号给予相应元件。在每一串的结尾处通常是开关晶体管205到207，以将串选择性地连接到其全局位线和参考电位(例如，接地)。
总结
尽管已相对于本发明的示范性实施例描述了本发明的各个方面，但将理解，本发明有权受到所附权利要求书的完全范围内的保护。

Claims (33)

1.一种形成在半导体衬底上的非易失性存储器，其包括：
沟槽的矩形阵列，其沿着跨越所述衬底的表面彼此正交的第一和第二方向形成到所述衬底的表面中，所述个别沟槽在所述第一方向上具有包含相对侧壁的横截面形状，所述相对侧壁大体上与所述衬底表面垂直且通过大体上与所述衬底表面平行的底部表面而在其底部处接合，
电荷存储元件，其在所述第一方向上沿着个别沟槽的所述相对侧壁形成为间隔物且其间具有空间，但不在所述第一方向上延伸到所述沟槽外部超出所述相对侧壁，至少第一导电控制栅极，其在所述第一方向上以将与所述沟槽中的所述电荷存储元件中的至少一者个别地场耦合的方式定位在所述沟槽内处于所述电荷存储元件之间，所述第一控制栅极连接到在所述第二方向上延伸的第一导电控制线，以及
源极区和漏极区，其位于所述衬底内至少处于所述个别沟槽的所述底部处。
2.根据权利要求1所述的存储器，其额外包括第二导电控制栅极，所述第二导电控制栅极在所述第一方向上定位在所述衬底的在所述沟槽之间的区域上且与第二控制线连接。
3.根据权利要求2所述的存储器，其中所述第二控制栅极与所述衬底的所述区域场耦合以在所述第一方向上在所述沟槽之间形成选择晶体管，且所述第二控制线在所述第一方向上延伸。
4.根据权利要求1所述的存储器，其中所述第一控制栅极与所述个别沟槽中的所述电荷存储元件中的一者场耦合，但不与另一者场耦合，且所述存储器额外包括第二导电控制栅极，所述第二导电控制栅极在所述第一方向上以将与所述沟槽中的所述另一电荷存储元件个别地场耦合的方式定位在所述沟槽内处于所述电荷存储元件之间，所述第二控制栅极连接到在所述第二方向上延伸的第二导电控制线。
5.根据权利要求1所述的存储器，其中所述电荷存储元件包含导电浮动栅极。
6.根据权利要求1所述的存储器，其中所述电荷存储元件被包含在所述沟槽内处于所述衬底表面处或下方。
7.根据权利要求2所述的存储器，其中所述电荷存储元件以将与所述第二控制栅极场耦合的方式在所述衬底表面上方延伸出所述沟槽。
8.根据权利要求7所述的存储器，其中所述第二控制栅极也与所述衬底的所述区域场耦合以在所述第一方向上在所述沟槽之间形成选择晶体管，且所述第二控制线在所述第一方向上延伸。
9.根据权利要求1所述的存储器，其额外包括屏蔽物，所述屏蔽物在所述第二方向上定位在所述衬底内处于邻近沟槽之间且与经定位以与在其上经过的所述第一控制线电连接。
10.一种形成在半导体衬底上的非易失性存储器，其包括：
沟槽的矩形阵列，其沿着跨越所述衬底的表面彼此正交的第一和第二方向形成到所述衬底的表面中，所述个别沟槽在所述第一方向上具有通过大体上平面的底部表面在底部处接合的大体上平面的相对侧壁的横截面形状，
两个浮动栅极，其沿着个别沟槽的所述相对侧壁定位在个别沟槽内且其间具有第一电介质层，且不在所述第一方向上延伸到所述沟槽外部超出所述相对侧壁，
控制栅极，其在所述第一方向上定位在个别沟槽内处于所述两个浮动栅极之间且其间具有第二电介质层，
第一组导电线，其具有在所述第二方向上延伸且沿着所述第二方向与所述控制栅极连接的长度，
源极区和漏极区，其位于所述衬底内处于所述个别沟槽的所述底部处，
选择栅极，在所述第一方向上定位在所述衬底的所述表面上处于邻近沟槽之间且其间具有第三电介质层，以及
第二组导电线，其具有在所述第一方向上延伸且沿着所述第一方向与所述选择栅极连接的长度，
借此，所述存储器单元阵列中的个别单元具有在所述第一方向上在所述衬底中在邻近沟槽的源极区与漏极区之间延伸的沟道区，所述沟道区包含与所述邻近沟槽的每一者中的一个浮动栅极相对的若干个区和其间的选择栅极。
11.根据权利要求10所述的非易失性存储器，其中所述浮动栅极由经导电掺杂多晶硅形成为间隔物。
12.根据权利要求10所述的非易失性存储器，其中所述浮动栅极和控制栅极被包含在所述沟槽内，与所述衬底表面大体上同延。
13.根据权利要求10所述的非易失性存储器，其中所述浮动栅极和控制栅极在所述衬底表面上方延伸出所述沟槽一距离，所述距离足以使所述浮动栅极与所述选择栅极场耦合。
14.根据权利要求13所述的非易失性存储器，其中所述浮动栅极在所述选择栅极上方延伸出所述沟槽一距离。
15.根据权利要求10所述的非易失性存储器，额外导电屏蔽物在所述第二方向上定位在所述沟槽之间且在所述衬底内到达与所述沟槽的所述阵列的深度大体上同延的深度，且其间具有第四电介质层，以及与所述导电屏蔽物的电连接，借此在所述第二方向上在所述浮动栅极之间提供电屏蔽。
16.根据权利要求15所述的非易失性存储器，其中与所述导电屏蔽物的所述电连接包含延伸跨越所述导电屏蔽物并与所述导电屏蔽物接触的所述第一组导电线。
17.根据权利要求10所述的非易失性存储器，其额外包括所述衬底表面中的具有在所述第二方向上延伸且在所述第一方向上被间隔开的长度的连续沟槽，所述沟槽沿着其长度通过定位在其间的隔离电介质而形成在所述连续沟槽内。
18.根据权利要求14所述的非易失性存储器，其中所述选择栅极是大体上完全沿着所述浮动栅极在所述衬底表面上方延伸的距离而延伸的所述第二组导电线的整体部分。
19.根据权利要求14所述的非易失性存储器，其中所述选择栅极具有比所述浮动栅极在所述衬底表面上方延伸的所述距离显著小的厚度，且通过延伸穿过所述浮动栅极在所述衬底表面上方延伸的所述距离的导体而连接到所述第二组导电线，所述导体具有比在所述第一方向上在所述浮动栅极之间的距离显著小的横截面面积。
20.根据权利要求19所述的非易失性存储器，其中所述选择栅极与所述第二组导电线之间的所述导体经定形为具有与在所述衬底表面上方延伸的所述浮动栅极的上边缘相对定位的表面，所述表面与所述衬底表面形成锐角。
21.一种形成在半导体衬底上的非易失性存储器，其包括：
沟槽的矩形阵列，其沿着跨越所述衬底的表面彼此正交的第一和第二方向形成到所述衬底的表面中，所述个别沟槽在所述第一方向上具有通过大体上平面的底部表面而在底部处接合的大体上平面的相对侧壁的横截面形状，
两个电荷存储元件，其沿着个别沟槽的所述相对侧壁定位在所述个别沟槽内，且不在所述第一方向上延伸到所述沟槽外部超出所述相对侧壁，
第一和第二控制栅极，其在所述第一方向上定位在个别沟槽内处于所述两个电荷存储元件之间，所述第一控制栅极与个别沟槽中的所述电荷存储元件中的一者场耦合，且所述第二控制栅极与所述沟槽中的所述电荷存储元件中的另一者场耦合，第一组导电线，其具有在所述第二方向上延伸且沿着所述第二方向与所述第一控制栅极连接的长度，
第二组导电线，其具有在所述第二方向上延伸且沿着所述第二方向与所述第二控制栅极连接的长度，以及
源极区和漏极区，其位于所述衬底内处于所述个别沟槽的所述底部处，且在所述第一方向上沿着所述沟槽之间的所述衬底的所述表面。
22.根据权利要求21所述的存储器，其中所述电荷存储元件是导电浮动栅极。
23.根据权利要求21所述的存储器，其中所述电荷存储元件大体上完全定位在所述沟槽内处于所述衬底表面下方。
24.根据权利要求21所述的存储器，其中所述电荷存储元件呈间隔物的形式。
25.一种在半导体衬底上制造非易失性存储器单元阵列的方法，其包括：
在所述衬底的表面中形成第一组沟槽，其跨越所述衬底表面在第一方向上被间隔开且在第二方向上被间隔开，所述第一和第二方向彼此正交，
沿着所述第一组沟槽的长度在所述第一组沟槽的至少底部表面中形成源极区和漏极区，
在所述第一组沟槽上各向同性地沉积第一材料并将所述第一材料沉积到所述第一组沟槽中，
在所述第一方向上以沿着所述第一组沟槽的相对侧壁留下间隔物且其间具有空间的方式各向异性地移除所述沉积的第一材料，其中所述间隔物变为所述存储器单元阵列的电荷存储元件，以及
在所述第一方向上在所述第一组沟槽中的所述间隔物之间的所述空间中形成导电第一控制栅极，以及在所述第二方向上在其电连接到的第一控制栅极上延伸的导电第一控制栅极线。
26.根据权利要求25所述的方法，其额外包括：在所述第二方向上在所述第一组沟槽之间的所述衬底内形成导电屏蔽物，且其中形成所述导电控制栅极线包含在所述屏蔽物上并与所述屏蔽物电接触地形成所述线。
27.根据权利要求26所述的方法，其中形成所述导电屏蔽物包含：在所述第二方向上在所述第一沟槽之间的所述衬底的所述表面中形成第二组沟槽，且其后在所述第二组沟槽中形成所述导电屏蔽物。
28.根据权利要求25所述的方法，其额外包括：
在沉积所述第一材料之前，在至少所述第一方向上在所述沟槽之间形成第二材料，
其后在所述第二材料上沉积所述第一材料，并在所述第一组沟槽上沉积所述第一材料且将所述第一材料沉积到所述第一组沟槽中，
以沿着所述沟槽的相对侧壁和所述沟槽上方的所述第二材料的壁留下间隔物的方式各向异性地移除所述沉积的第一材料，以及
其后移除所述沉积的第二材料，借此留下在所述衬底的所述表面上方延伸一距离的所述间隔物。
29.根据权利要求28所述的方法，其额外包括：
在所述第一方向上在所述沟槽之间的空间中形成导电第二控制栅极，以及在所述第一方向上在其电连接到的第二控制栅极上延伸的第二控制栅极线，所述第二控制栅极被形成为将在所述第一方向上与所述沟槽之间的所述衬底表面和在所述衬底的所述表面上方延伸一距离的所述电荷存储元件两者场耦合。
30.根据权利要求29所述的方法，其中通过共同工艺将所述第二控制栅极和第二控制栅极线形成为单一结构。
31.根据权利要求25所述的方法，其中沉积第一材料包含沉积多晶硅，其中所得的多晶硅的电荷存储元件间隔物变为导电浮动栅极。
32.一种在半导体衬底上制造非易失性存储器单元阵列的方法，其包括：
将沟槽形成到所述衬底的表面中，所述沟槽跨越所述衬底表面在第一方向上被间隔开且在第二方向上伸长，所述第一和第二方向彼此正交，
沿着所述沟槽的长度在所述沟槽的至少底部表面中形成源极区和漏极区，
跨越所述衬底沉积第一多晶硅材料并将所述第一多晶硅材料沉积到所述第一组沟槽中，
在所述第一方向上以沿着所述沟槽的相对侧壁留下导电间隔物且其间具有空间的方式各向异性地移除所述沉积的第一多晶硅材料，
在所述间隔物之间的所述空间中形成控制栅极，
将所述间隔物分离为浮动栅极，以及
在所述第一方向上在所述沟槽之间的所述衬底表面上形成选择栅极，且将其连接到在所述第一方向上伸长并在所述第二方向上被间隔开的字线。
33.一种在半导体衬底上制造非易失性存储器单元阵列的方法，其包括：
将第一组沟槽形成到所述衬底的表面中，所述第一组沟槽跨越所述衬底表面在第一方向上被间隔开且在第二方向上伸长，所述第一和第二方向彼此正交，
沿着所述第一组沟槽的长度在所述第一组沟槽的至少底部表面中形成源极区和漏极区，
跨越所述衬底沉积第一多晶硅材料并将所述第一多晶硅材料沉积到所述第一组沟槽中，
在所述第一方向上以沿着不延伸到所述沟槽外部但在所述第一方向上在所述多晶硅区之间留下空间的相对侧壁在所述第一组沟槽内留下区的方式各向异性地移除所述沉积的第一多晶硅材料，
在所述第一组沟槽内的所述空间中形成第二多晶硅材料，
将第二组沟槽形成到所述衬底表面中以及在所述第一方向上伸长且在所述第二方向上被间隔开的第一和第二多晶硅材料中，所述第二组沟槽的深度大体上等于所述第一组沟槽的深度，借此将所述第一多晶硅的所述侧壁区分离为个别浮动栅极，
在所述第二方向上在所述浮动栅极之间在所述第二组沟槽中形成导电材料，
形成在所述第二方向上伸长且在所述第一方向上被间隔开的导电材料条带，以越过并接触所述第一组沟槽中的所述第二多晶硅材料和所述第二组沟槽中的所述导电材料，以及
在所述第一方向上在所述第一组沟槽之间的所述衬底表面上形成选择栅极，且将其连接到在所述第一方向上伸长并在所述第二方向上被间隔开的字线。
CN2007800343669A 2006-09-19 2007-09-13 非易失性存储器及形成非易失性存储器单元阵列的方法 Active CN101517707B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US11/533,317 2006-09-19
US11/533,317 US7696044B2 (en) 2006-09-19 2006-09-19 Method of making an array of non-volatile memory cells with floating gates formed of spacers in substrate trenches
US11/533,313 US7646054B2 (en) 2006-09-19 2006-09-19 Array of non-volatile memory cells with floating gates formed of spacers in substrate trenches
US11/533,313 2006-09-19
PCT/US2007/078420 WO2008036552A2 (en) 2006-09-19 2007-09-13 Array of non-volatile memory cells with floating gates formed of spacers in substrate trenches

Publications (2)

Publication Number Publication Date
CN101517707A true CN101517707A (zh) 2009-08-26
CN101517707B CN101517707B (zh) 2011-05-11

Family

ID=39187675

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800343669A Active CN101517707B (zh) 2006-09-19 2007-09-13 非易失性存储器及形成非易失性存储器单元阵列的方法

Country Status (2)

Country Link
US (1) US7646054B2 (zh)
CN (1) CN101517707B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101702327B (zh) * 2009-10-28 2012-11-14 上海宏力半导体制造有限公司 一种存储器阵列
CN107885668A (zh) * 2016-09-28 2018-04-06 美光科技公司 包含具有不同垂直间距的多个选择线和控制线的存储器装置
CN110168727A (zh) * 2017-01-10 2019-08-23 美光科技公司 形成包括垂直对置电容器对的阵列的方法及包括垂直对置电容器对的阵列

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9159568B2 (en) * 2006-02-04 2015-10-13 Cypress Semiconductor Corporation Method for fabricating memory cells having split charge storage nodes
US7696044B2 (en) 2006-09-19 2010-04-13 Sandisk Corporation Method of making an array of non-volatile memory cells with floating gates formed of spacers in substrate trenches
US7838920B2 (en) * 2006-12-04 2010-11-23 Micron Technology, Inc. Trench memory structures and operation
US7642160B2 (en) * 2006-12-21 2010-01-05 Sandisk Corporation Method of forming a flash NAND memory cell array with charge storage elements positioned in trenches
US7800161B2 (en) * 2006-12-21 2010-09-21 Sandisk Corporation Flash NAND memory cell array with charge storage elements positioned in trenches
US8101492B2 (en) * 2009-09-23 2012-01-24 Infineon Technologies Ag Method for making semiconductor device
US8254173B2 (en) * 2010-08-31 2012-08-28 Micron Technology, Inc. NAND memory constructions
KR101175885B1 (ko) * 2011-02-17 2012-08-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 제조 방법
TWI559459B (zh) * 2014-12-03 2016-11-21 力晶科技股份有限公司 快閃記憶體及其製造方法
CN105990359B (zh) * 2015-02-04 2019-02-15 中芯国际集成电路制造(上海)有限公司 分离栅式闪存器件及制备方法
US9960176B2 (en) 2015-11-05 2018-05-01 Taiwan Semiconductor Manufacturing Co., Ltd. Nitride-free spacer or oxide spacer for embedded flash memory
TWI597826B (zh) * 2016-01-27 2017-09-01 聯華電子股份有限公司 具內埋式單元之半導體元件及其製造方法
US10411027B2 (en) * 2017-10-19 2019-09-10 Globalfoundries Singapore Pte. Ltd. Integrated circuits with memory cells and method for producing the same
US10734398B2 (en) 2018-08-29 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory structure with enhanced floating gate
CN112968000B (zh) * 2021-01-22 2024-02-23 上海华虹宏力半导体制造有限公司 分栅快闪存储器的制备方法

Family Cites Families (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59111370A (ja) * 1982-12-16 1984-06-27 Seiko Instr & Electronics Ltd 不揮発性半導体メモリ
US5043940A (en) * 1988-06-08 1991-08-27 Eliyahou Harari Flash EEPROM memory systems having multistate storage cells
US5095344A (en) * 1988-06-08 1992-03-10 Eliyahou Harari Highly compact eprom and flash eeprom devices
US5070032A (en) * 1989-03-15 1991-12-03 Sundisk Corporation Method of making dense flash eeprom semiconductor memory structures
DE69033262T2 (de) * 1989-04-13 2000-02-24 Sandisk Corp EEPROM-Karte mit Austauch von fehlerhaften Speicherzellen und Zwischenspeicher
US5172338B1 (en) * 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
US5343063A (en) * 1990-12-18 1994-08-30 Sundisk Corporation Dense vertical programmable read only memory cell structure and processes for making them
US5313421A (en) * 1992-01-14 1994-05-17 Sundisk Corporation EEPROM with split gate source side injection
US6222762B1 (en) * 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5712180A (en) * 1992-01-14 1998-01-27 Sundisk Corporation EEPROM with split gate source side injection
US5399516A (en) * 1992-03-12 1995-03-21 International Business Machines Corporation Method of making shadow RAM cell having a shallow trench EEPROM
US5331189A (en) * 1992-06-19 1994-07-19 International Business Machines Corporation Asymmetric multilayered dielectric material and a flash EEPROM using the same
US5315541A (en) * 1992-07-24 1994-05-24 Sundisk Corporation Segmented column memory array
JP2819975B2 (ja) * 1992-11-26 1998-11-05 日本電気株式会社 不揮発性半導体記憶装置及びその製造方法
US5555204A (en) * 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US5887145A (en) * 1993-09-01 1999-03-23 Sandisk Corporation Removable mother/daughter peripheral card
KR0169267B1 (ko) * 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
US5661053A (en) * 1994-05-25 1997-08-26 Sandisk Corporation Method of making dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers
US5705415A (en) * 1994-10-04 1998-01-06 Motorola, Inc. Process for forming an electrically programmable read-only memory cell
DE19524478C2 (de) * 1995-07-05 2002-03-14 Infineon Technologies Ag Verfahren zur Herstellung einer Festwertspeicherzellenanordnung
JP3403877B2 (ja) * 1995-10-25 2003-05-06 三菱電機株式会社 半導体記憶装置とその製造方法
US5903495A (en) * 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
US5874760A (en) * 1997-01-22 1999-02-23 International Business Machines Corporation 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation
US5973356A (en) * 1997-07-08 1999-10-26 Micron Technology, Inc. Ultra high density flash memory
US6124608A (en) * 1997-12-18 2000-09-26 Advanced Micro Devices, Inc. Non-volatile trench semiconductor device having a shallow drain region
US6118147A (en) * 1998-07-07 2000-09-12 Advanced Micro Devices, Inc. Double density non-volatile memory cells
US6281075B1 (en) * 1999-01-27 2001-08-28 Sandisk Corporation Method of controlling of floating gate oxide growth by use of an oxygen barrier
US6133098A (en) * 1999-05-17 2000-10-17 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic flash memory
US6103573A (en) * 1999-06-30 2000-08-15 Sandisk Corporation Processing techniques for making a dual floating gate EEPROM cell array
US6151248A (en) * 1999-06-30 2000-11-21 Sandisk Corporation Dual floating gate EEPROM cell array with steering gates shared by adjacent cells
US6248633B1 (en) * 1999-10-25 2001-06-19 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory
US6255689B1 (en) * 1999-12-20 2001-07-03 United Microelectronics Corp. Flash memory structure and method of manufacture
US6820148B1 (en) * 2000-08-17 2004-11-16 Sandisk Corporation Multiple removable non-volatile memory cards serially communicating with a host
US6512263B1 (en) * 2000-09-22 2003-01-28 Sandisk Corporation Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming
US6763424B2 (en) * 2001-01-19 2004-07-13 Sandisk Corporation Partial block data programming and reading operations in a non-volatile memory
US6738289B2 (en) * 2001-02-26 2004-05-18 Sandisk Corporation Non-volatile memory with improved programming and method therefor
US6936887B2 (en) * 2001-05-18 2005-08-30 Sandisk Corporation Non-volatile memory cells utilizing substrate trenches
US6522580B2 (en) * 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
US6925007B2 (en) * 2001-10-31 2005-08-02 Sandisk Corporation Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
US6850441B2 (en) * 2002-01-18 2005-02-01 Sandisk Corporation Noise reduction technique for transistors and small devices utilizing an episodic agitation
KR100442090B1 (ko) 2002-03-28 2004-07-27 삼성전자주식회사 분할된 게이트 구조를 갖는 비휘발성 메모리 셀들 및 그제조방법
US6952034B2 (en) * 2002-04-05 2005-10-04 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried source line and floating gate
US6853587B2 (en) * 2002-06-21 2005-02-08 Micron Technology, Inc. Vertical NROM having a storage density of 1 bit per 1F2
US6996009B2 (en) * 2002-06-21 2006-02-07 Micron Technology, Inc. NOR flash memory cell with high storage density
US6888755B2 (en) * 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
US7367503B2 (en) * 2002-11-13 2008-05-06 Sandisk Corporation Universal non-volatile memory card used with various different standard cards containing a memory controller
EP1576661A2 (en) * 2002-12-19 2005-09-21 Koninklijke Philips Electronics N.V. Vertical split gate non-volatile memory cell and method of fabrication thereof
US6815758B1 (en) * 2003-08-22 2004-11-09 Powerchip Semiconductor Corp. Flash memory cell
US6906379B2 (en) 2003-08-28 2005-06-14 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried floating gate
US7221008B2 (en) * 2003-10-06 2007-05-22 Sandisk Corporation Bitline direction shielding to avoid cross coupling between adjacent cells for NAND flash memory
KR100591147B1 (ko) 2003-10-23 2006-06-19 동부일렉트로닉스 주식회사 플래쉬 메모리 및 그 제조 방법
US7049652B2 (en) * 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology
US7148538B2 (en) * 2003-12-17 2006-12-12 Micron Technology, Inc. Vertical NAND flash memory array
KR100526478B1 (ko) * 2003-12-31 2005-11-08 동부아남반도체 주식회사 반도체 소자 및 그 제조방법
US7154779B2 (en) * 2004-01-21 2006-12-26 Sandisk Corporation Non-volatile memory cell using high-k material inter-gate programming
US7517765B2 (en) * 2004-03-08 2009-04-14 Interuniversitair Microelektronica Centrum (Imec) Method for forming germanides and devices obtained thereof
US7152801B2 (en) * 2004-04-16 2006-12-26 Sandisk Corporation Memory cards having two standard sets of contacts
US7487265B2 (en) * 2004-04-16 2009-02-03 Sandisk Corporation Memory card with two standard sets of contacts and a hinged contact covering mechanism
US6972260B2 (en) * 2004-05-07 2005-12-06 Powerchip Semiconductor Corp. Method of fabricating flash memory cell
US20050259467A1 (en) * 2004-05-18 2005-11-24 Micron Technology, Inc. Split gate flash memory cell with ballistic injection
US7388251B2 (en) 2004-08-11 2008-06-17 Micron Technology, Inc. Non-planar flash memory array with shielded floating gates on silicon mesas
US7166888B2 (en) * 2005-01-27 2007-01-23 Micron Technology, Inc. Scalable high density non-volatile memory cells in a contactless memory array
JP5164053B2 (ja) * 2005-02-03 2013-03-13 財団法人ソウル大学校産学協力財団 複数層のドーピング層を有する電荷トラップメモリセルとこれを利用したメモリアレイ及びその動作方法
US7250340B2 (en) * 2005-07-25 2007-07-31 Freescale Semiconductor, Inc. Method of fabricating programmable structure including discontinuous storage elements and spacer control gates in a trench
US7569888B2 (en) * 2005-08-10 2009-08-04 Toshiba America Electronic Components, Inc. Semiconductor device with close stress liner film and method of manufacturing the same
US7655536B2 (en) * 2005-12-21 2010-02-02 Sandisk Corporation Methods of forming flash devices with shared word lines
US7696044B2 (en) 2006-09-19 2010-04-13 Sandisk Corporation Method of making an array of non-volatile memory cells with floating gates formed of spacers in substrate trenches
US7642160B2 (en) * 2006-12-21 2010-01-05 Sandisk Corporation Method of forming a flash NAND memory cell array with charge storage elements positioned in trenches
US7800161B2 (en) * 2006-12-21 2010-09-21 Sandisk Corporation Flash NAND memory cell array with charge storage elements positioned in trenches
US20080197402A1 (en) * 2007-02-16 2008-08-21 Samsung Electronics Co., Ltd. Methods of Forming Nonvolatile Memory Devices and Memory Devices Formed Thereby

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101702327B (zh) * 2009-10-28 2012-11-14 上海宏力半导体制造有限公司 一种存储器阵列
CN107885668A (zh) * 2016-09-28 2018-04-06 美光科技公司 包含具有不同垂直间距的多个选择线和控制线的存储器装置
CN107885668B (zh) * 2016-09-28 2021-11-12 美光科技公司 包含具有不同垂直间距的多个选择线和控制线的存储器装置
US11296097B2 (en) 2016-09-28 2022-04-05 Micron Technology, Inc. 3D vertical NAND memory device including multiple select lines and control lines having different vertical spacing
US11785787B2 (en) 2016-09-28 2023-10-10 Micron Technology, Inc. 3D vertical nand memory device including multiple select lines and control lines having different vertical spacing
CN110168727A (zh) * 2017-01-10 2019-08-23 美光科技公司 形成包括垂直对置电容器对的阵列的方法及包括垂直对置电容器对的阵列
CN110168727B (zh) * 2017-01-10 2023-07-25 美光科技公司 包括垂直对置电容器对的阵列及其形成方法

Also Published As

Publication number Publication date
US20080067572A1 (en) 2008-03-20
US7646054B2 (en) 2010-01-12
CN101517707B (zh) 2011-05-11

Similar Documents

Publication Publication Date Title
CN101517707B (zh) 非易失性存储器及形成非易失性存储器单元阵列的方法
CN1263151C (zh) 非易失性存储器单元阵列和形成方法
US7087951B2 (en) Non-volatile memory cells utilizing substrate trenches
KR101032266B1 (ko) 스케일링가능 자체정렬 듀얼 플로팅 게이트 메모리 셀 어레이 및 이 어레이를 형성하기 위한 방법
US7696044B2 (en) Method of making an array of non-volatile memory cells with floating gates formed of spacers in substrate trenches
CN102034828B (zh) 具有垂直凸出物的浮栅结构
US6420231B1 (en) Processing techniques for making a dual floating gate EEPROM cell array
US5264384A (en) Method of making a non-volatile memory cell
US20050199939A1 (en) Self aligned non-volatile memory cells and processes for fabrication
US20030209751A1 (en) Floating gate memory cells utilizing substrate trenches to scale down their size
KR102390136B1 (ko) 기판 트렌치들 내의 플로팅 게이트들을 갖는 트윈 비트 비휘발성 메모리 셀들
KR101427362B1 (ko) 기판 트렌치에 스페이서로 형성된 플로팅 게이트를 구비하는 비휘발성 메모리 셀의 어레이
WO2004070730A1 (en) A novel highly-integrated flash memory and mask rom array architecture

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SANDISK TECHNOLOGY CO., LTD.

Free format text: FORMER OWNER: SANDISK CORP.

Effective date: 20120322

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20120322

Address after: American Texas

Patentee after: Sandisk Corp.

Address before: American California

Patentee before: Sandisk Corp.

C56 Change in the name or address of the patentee

Owner name: SANDISK TECHNOLOGY CO., LTD.

Free format text: FORMER NAME: SANDISK TECHNOLOGIES, INC.

CP01 Change in the name or title of a patent holder

Address after: American Texas

Patentee after: Sandisk Corp.

Address before: American Texas

Patentee before: Sandisk Corp.

C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: American Texas

Patentee after: DELPHI INT OPERATIONS LUX SRL

Address before: American Texas

Patentee before: Sandisk Corp.