KR101032266B1 - 스케일링가능 자체정렬 듀얼 플로팅 게이트 메모리 셀 어레이 및 이 어레이를 형성하기 위한 방법 - Google Patents

스케일링가능 자체정렬 듀얼 플로팅 게이트 메모리 셀 어레이 및 이 어레이를 형성하기 위한 방법 Download PDF

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Abstract

집적된 비휘발성 메모리 회로는 반도체 기판 표면상에 얇은 유전체층을 성장시킨 다음에 도핑된 폴리실리콘과 같은 도전재료층을 상기 유전체층 상에 증착시킴으로써 형성되며, 도전재료는 개별 플로팅 게이트의 행 및 열로 분리된다. 기판 내의 셀 소스 및 드레인 확산부는 행을 가로질러 연속적으로 연장된다. 플로팅 게이트의 행 사이에 증착된 필드 유전체는 행 사이에 전기절연을 제공한다. 얕은 트렌치는 그들의 길이를 따르는 확산의 도전성을 방해하지 않고 행 사이에 포함될 수 있다. 깊은 유전체 충진 트렌치는 어레이 및 주변회로 사이의 기판 내에 전기절연을 위하여 형성된다. 플로팅 게이트 및 제어 게이트 사이의 필드 결합 영역을 증가시키는 다양한 기술이 포함된다. 다른 기술은 플로팅 게이트 사이의 필드결합을 감소시키기 위하여 제어 게이트 사이의 유전체 두께를 증가시킨다. 또 다른 기술은 플로팅 게이트 사이를 차폐시키기 위하여 제어 게이트를 사용한다.

Description

스케일링가능 자체정렬 듀얼 플로팅 게이트 메모리 셀 어레이 및 이 어레이를 형성하기 위한 방법{SCALABLE SELF-ALIGNED DUAL FLOATING GATE MAMORY CELL ARRAY AND METHODS OF FORMING THE ARRAY}
본 발명은 일반적으로 비휘발성 플래시 메모리 시스템 특히, 두 개의 플로팅 게이트를 개별적으로 포함하는 메모리 셀의 메모리 어레이와 결과적인 구조물을 형성하기 위한 방법에 관한 것이다.
소스 및 드레인 확산부 사이에 "스플릿-채널"을 가진 플래시 EEPROM(전기적 소거가능 및 프로그램가능 판독전용 메모리) 셀의 어레이를 사용하며 특히 소형 팩터 카드의 형태로 오늘날 사용되는 상업적으로 성공한 많은 비휘발성 메모리 제품이 존재한다. 셀의 플로팅 게이트는 채널의 한 부분 상에 배치되고, 워드 라인(또한, 제어 게이트로 언급됨)은 다른 채널부분뿐만 아니라 플로팅 게이트 상에 배치된다. 이는 두 개의 트랜지스터가 직렬로 배치된 셀을 효율적으로 형성하며, 두 개의 트랜지스터 중 한 트랜지스터(메모리 트랜지스터)는 플로팅 게이트 상의 전하량과 채널의 부분을 통해 흐를 수 있는 전류량을 제어하는 워드 라인 상의 전압의 조합으로 동작하며, 다른 트랜지스터(선택 트랜지스터)는 게이트로서만 사용되는 워드 라인을 가진다. 워드 라인은 플로팅 게이트의 행에서 연장된다. 상기와 같은 셀, 메모리 시스템에서의 상기 셀의 용도 및 상기 셀을 제조하기 위한 방법은 미국특허 제5,070,032호, 제5,095,344호, 제5,315541호, 제5,434,063호 및 제5,661,053호와 1999년 1월 27일에 출원된 공동계류 중인 미국특허 출원번호 제09/239,073호에 개시되어 있으며, 이들 특허들 및 출원은 여기에 참조문헌으로서 통합된다.
상기 스플릿-채널 플래시 EEPROM 셀은 플로팅 게이트 및 워드 라인 사이에 배치된 스티어링 게이트를 추가하도록 수정될 수 있다. 어레이의 각각의 스티어링 게이트는 워드 라인에 수직인 플로팅 게이트의 한 열에서 연장한다. 이에 대한 효과는 워드 라인을 릴리프하여 선택된 셀을 판독하거나 프로그래밍할 때 두 기능을 동시에 수행한다는 것이다. 이들 두 기능은 (1) 선택 트랜지스터의 게이트로서 사용하여 적정 전압으로 선택 트랜지스터를 턴온 및 턴오프시키고 (2) 워드 라인 및 플로팅 게이트 사이의 전기장(용량성) 결합을 통해 적정 레벨로 플로팅 게이트의 전압을 구동시키는 것이다. 종종, 이들 두 기능은 단일 전압으로 최적방식으로 수행하는 것이 곤란하다. 스티어링 게이트를 추가함으로써, 워드 라인은 단지 기능 (1)만을 수행하며 추가된 스티어링 게이트는 기능 (2)을 수행한다. 플래시 EEPROM 어레이에 스티어링 게이트를 사용하는 기술적 사항은 예컨대 미국특허 제5,313,421호 및 제6,222,762호에 개시되어 있으며, 이들 특허는 여기에 참조문헌으로서 통합된다.
전술한 두 가지 형태의 메모리 셀 어레이 중 한 형태는 기판으로부터 플로팅 게이트로 전자를 주입하여 셀의 플로팅 게이트를 프로그래밍한다. 이는 채널영역을 적절히 도핑하고 소스, 드레인 및 나머지 게이트에 적정 전압을 인가함으로써 달성된다. 소위 "소스측" 주입이 바람직하며, 이는 전술한 미국특허 제5,313,421호에 개시되어 있다.
플로팅 게이트로부터 전하를 제거하여 메모리 셀을 소거하는 두 가지 기술은 전술한 두 형태의 메모리 셀 어레이에서 사용된다. 한 기술은 전자가 플로팅 게이트 및 기판 사이의 유전체층의 일부분을 통해 터널링하도록 하는 소스, 드레인 및 다른 게이트(들)에 적정 전압을 인가함으로써 기판을 소거하는 것이다. 다른 소거 기술은 플로팅 게이트 및 다른 게이트 사이에 배치된 터널 유전체층을 통해 플로팅 게이트로부터 다른 게이트로 전자를 전달하는 것이다. 전술한 제1 형태의 셀에서는 소거를 위하여 제3 소거 게이트가 제공된다. 스티어링 게이트의 사용 때문에 3개의 게이트를 이미 가진 전술한 제2 형태의 셀에서는 제4 게이트를 추가할 필요성 없이 플로팅 게이트가 워드 라인에 제공된다. 비록 두 번째 기술이 워드 라인에 의하여 수행될 제2 기능을 다시 추가할지라도, 이들 기능은 여러 번 수행되며 이에 따라 두 기능 때문에 중간물을 만들 필요성이 방지된다. 소거기술들 중 어느 한 소거기술이 이용될 때, 많은 수의 셀은 동시 소거를 위하여 플래시에서 함께 그룹핑된다. 어느 한 방법에서, 그룹은 디스크 섹터에 저장되는 사용자 데이터량 즉, 512 바이트 + 일부 오버헤드 데이터를 저장하기에 충분한 메모리 셀을 포함한다. 다른 방법에서, 각 그룹은 많은 디스크 섹터의 유효 데이터와 동일한 사용자 데이터의 수천 바이트를 유지하기에 충분한 셀을 포함한다. 다중-블록 소거 결함 관리 및 다른 플래시 EEPROM 시스템 특성은 미국특허 제5,297,148호에 개시되어 있으며, 이 특허는 여기에 참조문헌으로서 통합된다.
대부분의 모든 집적회로 응용에서와 마찬가지로, 일부 집적회로 기능을 실행하는데 필요한 실리콘 기판 영역을 수축시키는 압력이 또한 EEPROM 시스템에서 나타난다. 주어진 크기의 메모리 카드 및 다른 형태의 패키지의 저장용량을 증가시키거나 또는 용량을 증가시키면서 크기를 감소시키기 위하여, 실리콘 기판의 주어진 영역에 저장될 수 있는 디지털 데이터량을 증가시키는 것이 종종 바람직하다. 데이터의 저장밀도를 증가시키기 위한 한 방식은 메모리 셀당 1비트 이상의 데이터를 저장하는 것이다. 이는 플로팅 게이트 전하 레벨 전압 범위의 윈도우를 두 가지 이상의 상태로 분할함으로써 달성된다. 4가지 상태를 사용하면 각 셀은 2비트의 데이터를 저장할 수 있으며, 8가지의 상태를 사용하면 셀당 3비트의 데이터를 저장할 수 있다. 다중상태 플래시 EEPROM 구조 및 동작은 미국특허 제5,043,940호 및 제5,172,338호에 개시되어 있으며, 이들 특허는 여기에 참조문헌으로서 통합된다.
데이터 밀도는 메모리 셀 및/또는 전체 어레이의 물리적 크기를 감소시킴으로써 증가될 수 있다. 집적회로의 크기의 축소는 형상의 크기를 좀더 작게 하기 위한 처리기술이 시간이 지남에 따라 개선되기 때문에 보통 모든 형태의 회로에 대하여 수행된다. 그러나 주어진 회로 레이아웃이 축소될 있는 양이 제한되는 적어도 하나의 형상이 종종 존재하기 때문에 상기와 같은 방식으로 주어진 회로 레이아웃이 축소될 수 있는 거리 역시 제한되며, 이에 따라 전체 레이아웃이 축소될 수 있는 양이 제한된다. 이와 같은 사항이 발생할 때, 설계자는 회로의 기능을 수행하는데 필요한 실리콘 영역의 양을 감소시키기 위하여 실행되는 회로의 구조 또는 새로운 또는 다른 레이아웃을 변경할 것이다. 전술한 플래시 EEPROM 집적회로 시스템의 축소는 유사한 제한을 가질 수 있다.
따라서 데이터의 저장밀도를 추가로 증가시키기 위하여, 듀얼 플로팅 게이트 메모리 셀을 사용하는 플래시 EEPROM 시스템은 각 플로팅 게이트 상의 다중상태를 저장시킨다. 이러한 형태의 셀에서, 두 개의 플로팅 게이트는 두 개의 플로팅 게이트 사이에 배치된 선택 트랜지스터의 소스 및 드레인 확산부 사이의 채널 상에 포함된다. 스티어링 게이트는 플로팅 게이트의 각 열에만 포함되며, 워드 라인은 플로팅 게이트의 각 행에만 제공된다. 판독 또는 프로그래밍하기 위한 주어지 플로팅 게이트를 액세스할 때, 관심 있는 플로팅 게이트를 포함하는 셀의 다른 플로팅 게이트 상에 있는 스티어링 게이트는 전하 레벨이 존재할지라도 다른 플로팅 게이트 아래의 채널을 턴온시키기에 충분히 높게 상승된다. 이는 동일한 메모리 셀에서 관심 있는 플로팅 게이트를 판독 또는 프로그래밍할 때 다른 플로팅 게이트를 팩터로서 효율적으로 제거한다. 예컨대, 셀을 통해 흐르고 셀의 상태를 판독하는데 사용될 수 있는 전류량은 관심 있는 플로팅 게이트 상의 전하량에 대한 함수이나 동일한 셀 내에서의 다른 플로팅 게이트 상의 전하량의 함수가 아니다. 이러한 셀 어레이 구조 및 동작 기술의 예는 미국특허 제5,712,180호에 개시되어 있다.
본 발명은 스케일링 가능한 자체정렬 듀얼 플로팅 게이트 메모리 셀 어레이 및 이 어레이를 형성하기 위한 방법 등을 제공한다.
본 발명의 일 특징에 따르면, 메모리 어레이는 기판 표면에 박막 유전체층을 형성한 다음 이후에 도전 플로팅 게이트로 분리되는 재료층을 상기 박막 유전체층 상에 증착시킴으로써 만들어진다. 바람직하게 성장 산화물인 상기 유전체층은 메모리 셀 플로팅 게이트 유전체로서 유지되며, 미가공 기판 표면에 형성되기 때문에 고품질을 유지한다. 이는 플로팅 게이트가 기판에 접속될 때 메모리 소거 동작을 개선한다. 플로팅 게이트 재료는 바람직하게 폴리실리콘으로 도핑된다. 기판 표면 내에서의 연속적인 소스 및 드레인 확산부는 원주방향으로 플로팅 게이트의 행들을 가로질러 연장한다. 플로팅 게이트의 행 사이의 전기 절연은 기판 표면상의 행 사이에 증착되는 산화물과 같은 필드 유전체에 의하여 제공된다. 추가 절연은 필드 유전체가 연장하나 소스 및 드레인 확산부의 도전성을 인터럽트되지 않을 정도로 얕은 트렌치를 형성함으로써 제공될 수 있다. 연속적인 도전 확산부의 사용은 확산부와 연결되는 도전 비트 라인의 복잡성을 감소시킨다.
본 발명의 다른 특징에 따르면, 제어 게이트와 플로팅 게이트의 결합 영역은 (1) 두꺼운 플로팅 게이트의 상부를 가로질러 그리고 상기 플로팅 게이트 측면 주변에 제어 게이트를 덮거나, 또는 (2) 플로팅 게이트 위에서 적어도 한 방향으로 유전체 재료에 인접하여 연장하는 도전재료의 추가 증착으로 제어 게이트와 연통하는 플로팅 게이트의 상부 폭을 증가시킴으로써 증가된다.
본 발명의 또 다른 특징에 따르면, 제어 게이트는 인접 플로팅 게이트 간에 필드 절연을 제공하기 위하여 인접 플로팅 게이트 사이에서 연장하도록 형성된다. 이는 플로팅 게이트가 함께 근접하게 패키징되도록 한다. 한 특정 실행에서, 플로팅 게이트는 제어 게이트와 결합하기 위한 추가 영역을 제공하기 위하여 하부보다 상부에서 폭이 넓다. 따라서 플로팅 게이트는 하부에서보다 상부에서 함께 근접 배치된다. 제어 게이트는 차폐의 필요성이 가장 큰 인접 플로팅 게이트의 적어도 가장 넓은 부분 사이에서 아래 방향으로 연장된다.
본 발명의 또 다른 특징에 따르면, 디코더, 레지스터, 센스 증폭기, 비교기 등과 같은 주변회로 엘리먼트는 표준 샐로우 트렌치 절연(STI) 기술에 따라 필드 유전체로 채워진 트렌치에 의하여 메모리 셀 어레이로부터 절연된다. 이러한 절연은 그 자체의 어레이 내에서 사용될 필요가 없다.
본 발명의 또 다른 특징에 따르면, 플로팅 게이트 재료의 연속적인 스트립은, 단일 에칭 동작 다음에, 바람직하게 폴리실리콘으로 도핑된 도전 엘리먼트의 동일한 구조를 플로팅 게이트 사이의 각각의 공간에 형성함으로써 개별 플로팅 게이트로 분할되며, 상기 플로팅 게이트 사이의 공간은 추후 에칭된다. 이러한 방법은 플로팅 게이트 재료 스트립의 제2 에칭에 대한 필요성을 제거한다. 이들 엘리먼트 중 모든 다른 엘리먼트는 스티어링 게이트를 형성하기 위하여 추가 도전재료와 결합된다. 워드 라인은 선택 트랜지스터 게이트로서 동작하는 어레이를 가로지르는 방향으로 이들 엘리먼트 중 나머지 모든 다른 엘리먼트와 접촉하기 위하여 도전재료로 형성된다.
본 발명의 전술한 각 특징 및 여기에 기술된 다양한 다른 처리 개선점은 그 자체로 실행되거나 또는 다양한 결합으로 실행될 수 있다. 본 발명의 다른 특징은 듀얼 플로팅 게이트 메모리 셀의 가상 접지 어레이 내에서의 실행 특징들 중 하나 이상의 특징이며, 비휘발성 메모리의 형성에 대한 상세한 실시예는 이하에 기술된다. 본 발명의 추가 특징 및 장점은 첨부된 도면을 참조로 하여 이하에서 상세히 기술될 것이다.
도 1은 본 발명의 다양한 특징이 실행될 수 있는 플래시 EEPROM 시스템의 블록도.
도 2는 본 발명을 통합한 듀얼 플로팅 게이트 메모리 셀 어레이의 전형적인 평면도.
도 3A 내지 도 3B는 제1 실시예에 따른 어레이 형성의 초기 스테이지에서 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취한 단면도.
도 4A 내지 도 4B는 제1 실시예에 따른 어레이 형성의 다음 제1 스테이지에서 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취한 단면도.
도 5A 내지 도 5B는 제1 실시예에 따른 어레이 형성의 다음 제2 스테이지에서 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취한 단면도.
도 6A 내지 도 6B는 제1 실시예에 따른 어레이 형성의 다음 제3 스테이지에서 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취한 단면도.
도 7A 내지 도 7B는 제1 실시예에 따른 어레이 형성의 다음 제4 스테이지에서 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취한 단면도.
도 8A 내지 도 8B는 제1 실시예에 따른 어레이 형성의 다음 제5 스테이지에서 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취한 단면도.
도 9A 내지 도 9B는 제1 실시예에 따른 어레이 형성의 다음 제6 스테이지에서 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취한 단면도.
도 10은 도 7A에 도시된 구조 및 방법을 수정한 도면.
도 11은 도 8A에 도시된 구조 및 방법을 수정한 도면.
도 12A 및 도 12B는 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취하고, 도 9A 및 도 9B에 각각 도시된 구조 및 방법을 수정한 단면도.
도 13A 및 도 13B는 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취하고, 도 9A 및 도 9B에 각각 도시된 구조 및 방법을 다르게 수정한 단면도.
도 14A 및 도 14B는 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취하고, 도 4A 및 도 4B에 각각 도시된 구조 및 방법을 수정한 단면도.
도 15A 및 도 15B는 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취하고, 각각의 도 9A 및 도 9B에 대응하는 마지막 스테이지에서의 각각의 도 14A 및 도 14B를 추가로 수정한 단면도.
도 16은 제2 실시예에 따른 어레이 형성의 제1 스테이지에서 도 2의 메모리 셀 어레이에 대하여 섹션 II-II에서 취한 단면도.
도 17은 제2 실시예에 따른 어레이 형성의 제2 스테이지에서 도 2의 메모리 셀 어레이에 대하여 섹션 II-II에서 취한 단면도.
도 18은 제2 실시예에 따른 어레이 형성의 제3 스테이지에서 도 2의 메모리 셀 어레이에 대하여 섹션 II-II에서 취한 단면도.
도 19는 제2 실시예에 따른 어레이 형성의 제4 스테이지에서 도 2의 메모리 셀 어레이에 대하여 섹션 II-II에서 취한 단면도.
도 20은 제2 실시예에 따른 어레이 형성의 제5 스테이지에서 도 2의 메모리 셀 어레이에 대하여 섹션 II-II에서 취한 단면도.
도 21은 제2 실시예에 따른 어레이 형성의 제6 스테이지에서 도 2의 메모리 셀 어레이에 대하여 섹션 II-II에서 취한 단면도.
도 22A 및 도 22B는 제2 실시예에 따른 어레이 형성의 제7 스테이지에서 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취한 단면도.
도 23A 및 도 23B는 제3 실시예에 따른 어레이 형성의 제1 스테이지에서 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취한 단면도.
도 24A 및 도 24B는 제3 실시예에 따른 어레이 형성의 제2 스테이지에서 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취한 단면도.
도 25A 및 도 25B는 제3 실시예에 따른 어레이 형성의 제3 스테이지에서 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취한 단면도.
도 26A 및 도 26B는 제3 실시예에 따른 어레이 형성의 제4 스테이지에서 도 2의 메모리 셀 어레이에 대하여 각 방향 I-I 및 II-II에서 취한 단면도.
본 발명의 다양한 특징을 통합한 예시적인 메모리 시스템은 일반적으로 도 1의 블록도로 기술된다. 다수의 개별 어드레싱가능 메모리 셀(11)은 비록 셀의 다른 물리적인 구조가 가능할지라도 행 및 열로 이루어진 정규 어레이로 배열된다. 셀의 어레이(11)의 열을 따라 연장하는 비트 라인은 라인(15)을 통해 비트 라인 디코더 및 구동 회로(13)와 전기적으로 접속된다. 셀의 어레이(11)의 행을 따라 연장하는 워드 라인은 라인(17)을 통해 워드 라인 디코더 및 구동 회로(19)에 전기적으로 접속된다. 어레이(11)의 메모리 셀의 열을 따라 연장하는 스티어링 게이트는 라인(23)을 통해 스티어링 게이트 디코더 및 구동 회로(21)에 전기적으로 접속된다. 각각의 디코더(13, 19, 21)는 메모리 제어기(27)로부터 버스(25)를 통해 메모리 셀 어드레스를 수신한다. 디코더 및 구동 회로는 또한 각 제어 및 상태 신호 라인(29, 31, 33)을 통해 제어기(27)에 접속된다. 스티어링 게이트 및 비트 라인에 공급된 전압은 디코더 및 구동 회로(13, 21)를 상호 접속하는 버스(22)를 통해 조정된다.
제어기(27)는 라인(35)을 통해 호스트 장치(미도시)에 접속할 수 있다. 호스트는 퍼스널 컴퓨터, 노트북 컴퓨터, 디지털 카메라, 오디오 플레이어, 다양한 다른 휴대용 전자장치 등일 수 있다. 도 1의 메모리 시스템은 PCMCIA, CompactFlashTM 협회, MMCTM 협회 등에 의한 표준과 같은 기존의 여러 물리 및 전기 표준 중 한 표준에 따라 카드 내에서 공통으로 실행될 수 있다. 카드 포맷 시, 라인(35)은 호스트 장치의 상보 커넥터와 인터페이스 접속하는 카드상의 커넥터에서 끝난다. 많은 카드의 전기적 인터페이스는 ATA 표준을 따르며, 메모리 시스템은 마치 호스트가 자기 디스크 드라이브인 것처럼 호스트인 것처럼 보인다. 다른 메모리 카드 인터페이스 표준이 또한 존재한다. 카드 포맷의 대안으로, 도 1에 도시된 형태의 메모리 시스템은 호스트 장치 내에 영구적으로 내장된다.
디코더 및 구동 회로(13, 19, 21)는 프로그래밍, 판독 및 소거기능을 실행하기 위하여 각 제어 및 상태 라인(29, 31, 33)의 제어신호에 따라, 버스(25)를 통해 어드레싱되는 어레이(11)의 각 라인에서 적정 전압을 발생시킨다. 전압레벨 및 다른 어레이 파라미터를 포함하는 임의의 상태신호는 어레이(11)에 의하여 동일한 제어 및 상태 라인(29, 31, 33)을 통해 제어기에 제공된다. 회로(13) 내의 다수의 감지 증폭기는 어레이(11) 내의 어드레싱된 메모리 셀의 상태를 나타내는 전류 또는 전압레벨을 수신하며 판독 동작 동안 상기 상태들에 대한 정보를 라인(41)을 통해 제어기(27)에 제공한다. 다수의 감지 증폭기는 보통 다수의 메모리 셀의 상태를 병렬로 판독하기 위하여 사용된다. 판독 및 프로그램 동작 동안, 셀의 한 행은 회로(13, 21)에 의하여 선택되는 어드레싱된 행에서 다수의 셀을 액세스하기 위하여 회로(19)를 통해 동시에 어드레싱된다. 소거 동작 동안, 많은 행의 각각에 있는 모든 셀은 전형적으로 동시 소거를 위한 블록으로서 함께 어드레싱된다.
도 1에 기술된 것과 같은 메모리 시스템의 동작은 앞의 배경기술에 기술된 특허들과 본 발명의 양수인인 샌디스크 코포레이션에게 양도된 다른 특허들에 추가로 기술된다. 더욱이, 2001년 2월 26일에 출원된 미국특허 출원번호 제09/793,370호는 데이터 프로그래밍 방법을 기술하며, 상기 출원은 여기에 참조문헌으로서 통합된다.
전형적인 메모리 셀 어레이(11)의 평면도가 도 2에 도시되어 있으며, 도 2에서 도전 엘리먼트의 각 구조에 대한 작은 부분은 도전 엘리먼트 사이에 존재하는 유전체층을 상세히 기술한다. 통상적인 실리콘 기판(45)은 균일한, 바람직하게 평면인 상부표면(47)을 포함한다. 연장된 확산부(49, 51, 53)는 초기 이온 주입 및 다음 확산에 의하여 표면(47)을 통해 기판(45) 내에 형성되며 상기 확산부 사이에 형성된 메모리 셀의 소스 및 드레인으로서 사용된다. 확산부는 제1 x방향으로 떨어져 이격되도록 도시되며, 확산부의 길이는 제2 y방향으로 연장되며 제1 및 제2 방향은 서로 직교한다. 다수의 플로팅 게이트는 행 및 열로 이루어진 어레이에서 적정 게이트 유전체를 가진 기판 표면(47)을 가로질러 포함된다. 플로팅 게이트(55-60)의 한 행은 예컨대 플로팅 게이트(62, 67)의 다른 행과 인접하게 그리고 다른 행과 병렬로 배치되며, 플로팅 게이트(69, 55, 62, 71, 73)의 열은 플로팅 게이트(75, 56, 63, 77, 79)의 열에 인접하게 그리고 상기 열과 병렬로 배치된다. 플로팅 게이트는 전체 표면상에 증착되는 도전 도핑된 다결정 실리콘("폴리실리콘")의 제1 층으로부터 형성되고, 하나 이상의 마스크를 통해 에칭함으로써 개별 플로팅 게이트로 분리된다. 소스 및 드레인 확산부(49, 51, 53)는 플로팅 게이트의 다수의 행을 가로질러 y방향으로 연속적으로 연장된다.
비트 라인 디코더 및 구동 회로(13)(도 1)는 라인(15)을 통해 어레이의 모든 비트 라인 소스/드레인 확산부와 접속되며, 상기 확산부는 도 2-4의 확산부(49, 51, 53)를 포함한다. 개별 메모리 셀의 열에 대한 소스 및 드레인은 버스(25)를 통해 제공된 어드레스 및 라인(19)을 통해 제공된 제어신호에 응답하여 판독 또는 프로그래밍하기 위한 적정 프로그래밍 전압에 접속된다.
플로팅 게이트의 각 열에 대한 개별 스티어링 게이트를 사용하는 것보다 오히려, 도 2의 구조는 플로팅 게이트의 모든 두 개의 열에서 하나의 넓은 스티어링 게이트를 사용한다. 스티어링 게이트(81, 83, 85)는 y-방향으로 연장되며, 플로팅 게이트의 두 개의 인접 열 및 이 열 사이에 배치된 소스/드레인 확산부를 가로질러 연장하는 x-방향에서 폭을 가진다. 스티어링 게이트의 임의의 두 개의 스티어링 게이트 사이의 공간은, 하나의 게이트가 이후에 상기 공간 내에서 기판에 형성되도록, 두 개의 스티어링 게이트에 의하여 씌워진 플로팅 게이트의 인접 열 사이에서 적어도 x-방향의 공간만큼 크기를 가진다. 스티어링 게이트는 전체 표면, 즉 제1 폴리실리콘층 및 적절한 폴리실리콘층 간 유전체 상에 증착되는 도전적으로 도핑된 폴리실리콘의 제2층을 에칭함으로써 형성된다. 스티어링 게이트 디코더 및 구동 회로(21)(도 1)는 라인(23)을 통해 모든 스티어링 게이트에 접속되며, 버스(25)를 통해 제공된 어드레스, 라인(33)의 제어신호, 및 구동 회로 및 증폭기(13)로부터 제공된 데이터에 응답하여 그들의 전압을 개별적으로 제어할 수 있다.
도 2의 워드 라인(91-95)은 x-방향으로 연장되며, 플로팅 게이트의 행과 정렬되도록 각 워드를 배치한 y-방향에서 상기 워드 라인 사이의 공간과 함께 스티어링 게이트 상에서 연장한다. 워드 라인은 제2 폴리실리콘층 및 스티어링 게이트 사이에서 노출된 영역 상에서 먼저 형성된 유전체층의 상부에 있는 전체 표면에 증착되는 도전적으로 도핑된 폴리실리콘의 제3층을 에칭함으로써 형성된다. 워드 라인은 판독 또는 기록을 위한 행의 모든 메모리 셀을 선택할 수 있도록 한다. 선택 게이트 디코더 및 구동 회로(19)(도 1)는 셀 어레이의 한 행을 개별적으로 선택하기 위하여 각 워드 라인과 접속된다. 선택된 행 내의 개별 셀은 비트 라인, 스티어링 게이트 디코더 및 구동 회로(13, 21)에 의하여 판독 또는 기록된다.
비록 전술한 구조의 게이트가 바람직하게 도핑된 폴리실리콘 재료로 형성될지라도, 다른 적절한 전기 도전성 재료는 기술된 3개의 폴리실리콘층 중 하나 이상의 층 대신에 사용될 수 있다. 예컨대 워드 라인 및 선택 게이트가 형성되는 제3 층은 도전성을 증가시키기 위하여 텅스텐과 같은 도전성 굴절 금속 실리 사이드를 가진 폴리실리콘인 폴리사이드 재료일 수 있다. 폴리사이드는 폴리사이드로부터 성장된 산화물의 품질이 일반적으로 만족되지 않기 때문에 제1 또는 제2 폴리실리콘층 대신에 사용되지 않는다.
금속 도전체층은 도 2에 도시되지 않는다. 확산부 및 폴리실리콘 엘리먼트가 보통 금속의 도전성보다 훨씬 낮은 도전성을 가지기 때문에 금속 도전체는 개별 층 내에 포함되며, 폴리실리콘 엘리먼트 및 확산부의 길이를 따르는 주기적 간격에 있는 임의의 중간층을 통해 각각의 금속 라인에 접속부가 만들어진다. 도 2에 도시된 모든 확산부 및 폴리실리콘 엘리먼트가 개별적으로 구동될 필요가 있기 때문에, 상기 금속 라인의 수 및 확산부 및 폴리실리콘 엘리먼트의 수간에 일대일 대응이 존재한다.
제1 처리 실시예
도 3-9는 섹션 I-I(각 도면에서 부분 A) 및 섹션 II-II(각 도면에서 부분 B)을 따라 취하여 도 2의 단면도를 도시함으로써, 도 2의 어레이를 형성하기 위하여 본 발명의 일 특징에 따라 이용되는 일련의 단계들을 기술한다. 먼저, 도 3A 및 도 3B에는 반도체 처리에 있어서의 여러 초기 단계들의 결과가 기술된다. 얇은(80-100 옹스트롬 두께) 산화물 유전체층(103)은 실리콘 기판(45)의 전체 표면(101) 상에서 성장된다. 다음에, 두꺼운(500-3000 옹스트롬 두께) 폴리실리콘층(105)은 유전체층(103) 상에 증착된다. 층(105)의 두께는 이후에 형성되는 스트어링 게이트에 측벽을 따라 결합할 수 있는 양을 제공하기에 충분하게 만들어진다. 이러한 폴리실리콘은 도핑 형태 또는 증착 비도핑형태로 증착된 후 이온 주입에 의하여 이후 단계에서 도핑된다. 그 다음에, 유전체층은 먼저 두 개의 층으로 도시된 폴리실리콘층 상에 증착된다. 실리콘 질화물층(107)은 폴리실리콘층(105) 상에 증착되며, 상기 실리콘 질화물층(107) 상에는 실리콘 산화물층(109)이 증착된다.
다음의 일련의 단계들은 도 4A 및 4B에 의하여 기술된다. 산화물층(109)(도 3A 및 도 3B)은 적절한 포토레지스트 마스크(미도시)를 사용하여 스트립들로 패터닝되며, 상기 스트립을 통해 층(103, 105, 107)의 스택이 에칭된다. 이는 메모리 셀의 어레이가 형성되는 집적회로의 영역에 폴리실리콘 스트립(111, 113, 115)을 남긴다. 이들 스트립은 x-방향으로 연장되며 y-방향에 대하여 일정간격을 두고 이격되어 있다. 산화물층(109)을 에칭 마스크로 사용하는 대안으로서, 포토레지스트 에칭 마스크는 실리콘 질화물층(107) 상에 직접 형성될 수 있다.
주변 트랜지스터 및 다른 장치는 메모리 셀 어레이를 형성하는 처리 단계들과 동시에 적어도 일부분이 형성될 수 있다. 도 4B는 상기 주변장치가 형성되는 집적회로의 영역에 남겨진 다른 폴리실리콘 스트립(117)을 도시한다. 주변장치 및 메모리 어레이는 두 개의 영역 사이에 배치된 기판(45) 내의 트렌치(119)에 의하여 바람직하게 절연된다. 이 트렌치(119)는 포토레지스트 마스크를 통해 개별 에칭 단계에 의하여 형성될 수 있다. 이 마스크는 폴리실리콘 스트립과 자체 정렬될 필요가 없다. 트렌치(119)는 메모리 셀 어레이가 형성되는 대부분의 영역으로 둘러싸일 수 있다. 이 트렌치(119)는 바람직하게 기판표면(101) 아래에 1000-4000 옹스트롬의 깊이를 가지도록 만들어진다.
이온 주입부(121)는 마스크로서 주입부 스트립(123, 125)의 상부에 형성된 스트립 및 유전체층을 사용하여 주입부 스트립(123, 125)과 같이 상기 스테이지에 있는 메모리 셀 어레이 영역 내의 폴리실리콘 스트립 사이의 기판 내에 형성될 수 있다.
도 5A 및 도 5B에 의하여 기술된 바와 같이, 다음 단계는 전체 회로 기판상에 실리콘 산화물과 같은 매우 두꺼운 필드 유전체층(127)을 증착하는 것이다. 그 다음에, 이는 폴리실리콘 스트립(111, 113, 115) 뿐만 아니라 절연 트렌치(119) 사이의 공간에 충진된다. 이 공간은 이들 폴리실리콘 스트립으로부터 형성된 플로팅 게이트의 최후 행 사이의 전기 절연을 형성한다. 트렌치(119) 및 유전체 충진기는 샐로우 트렌치 절연(STI) 기술에 따라 형성된다.
도 6A 및 도 6B에 의하여 도시된 다음 단계는 평면 기판(129)을 바람직하게 형성하기 위하여 폴리실리콘 스트립 상의 유전체층(107, 109) 및 필드 유전체층(127)의 상부를 제거하는 것이다. 이는 정지부로서 질화물 스트립(107) 아래 까지 필드 유전체층(127) 및 산화물 스트립(109)을 제거하는 화학-기계적 폴리싱(CMP)과 질화물 스트립(107) 및 필드 산화물(127)을 제거하는 추가 에칭 단계의 결합에 의하여 바람직하게 행해진다.
도 7-9에 의하여 기술된 다음 단계들에서, 폴리실리콘 스트립(111, 113, 115)은 개별 플로팅 게이트를 형성하기 위하여 두 번 에칭되며, 스티어링 게이트(y-방향으로 연장됨) 및 선택 게이트(x-방향으로 연장된 워드 라인의 부분)는 각각의 제2 및 제3 폴리실로콘층으로부터 형성된다. 이는 도 6A 및 도 6B의 표면(129) 상에 포토레지스트 마스크를 형성한 후 이를 통해 에칭함으로써 행해질 수 있다. 그러나 이는 전체적으로 서로 자체 정렬되지 않는 엘리먼트를 형성하는 단점을 가질 수 있다. 따라서 전술한 미국특허 제6,103,573호의 도 11-16과 관련하여 기술된 자체정렬기술이 바람직하다. 이 기술은 전술한 특허에 더 상세히 기술되므로 도 7-9와 관련해서는 짧게 기술된다.
도 7A 및 도 7B를 참조하면, y-방향으로 연장되는 병렬 기준 엘리먼트(131, 133, 135)의 세트는 포토레지스트 마스크를 통해 실리콘 질화물층을 에칭함으로써 표면(129)상에 형성된다. 그 다음에, 스페이서(137, 139, 141, 143)는 구조상에 두꺼운 실리콘 산화물층을 증착하고 이를 이방성 에칭하여 스페이서를 남김으로써 형성된다. 그 다음에, 마스크는 하부 폴리실리콘 스트립(111, 113, 115)이 스트립(115)으로부터 형성된 세그먼트(115a, 115b, 115c)와 같이 상기 마스크를 통해 에칭함으로써 세그먼트들로 분리된다. 그 다음에, 소스 및 드레인 주입부(145, 147)는 폴리실리콘 스트립 세그먼트 및 커버 유전체를 사용하여 마스크로서 사용된다. 이후, 비소 이온이 주입된다.
도 8A 및 도 8B를 참조하면, 산화물 스페이서(137, 139, 141, 143)는 선택 에칭에 의하여 제거된다. 공중합 유전체층(151, 153)은 폴리실리콘 스트립 세그먼트의 노출된 표면 및 기판의 노출된 부분 상에 형성된다. 바람직한 공중합 유전체는 산화물-질화물-산화물(ONO)의 3개의 층 샌드위치이다. 특정 예로서, 약 150 옹스트롬 두께인 실리콘 산화물층은 폴리실리콘 스트립 세그먼트의 노출된 표면상에 우선 성장되며, 상기 실리콘 산화물층 상에는 약 75 옹스트롬의 실리콘 질화물이 증착되며, 약 50 옹스트롬의 실리콘 산화물은 고온 화학기상증착(CVD) 프로세스에 의하여 형성된다. 그 다음에, 제2 폴리실리콘층은 메모리 셀 어레이 상의 ONO 유전체층 상에 그리고 제1 폴리실리콘 스트립 세그먼트 사이의 공간 내에 증착된다. 제2 폴리실리콘층의 상부는 CMP 또는 임의 다른 재료 제거 프로세스에 의하여 질화물 기준 엘리먼트(131, 133, 135)의 상부 아래까지 제거되며, 이에 따라 도 8A에 도시된 바와 같이 제2 폴리실리콘층으로부터 절연된 스티어링 게이트(81, 83)를 형성한다.
다음 단계는 도 8A 및 도 8B의 구조로부터 질화물 기준 엘리먼트(131, 133, 135)를 제거하는 것이다. 그 다음에, 제1 폴리실리콘층 스트립(115a, 115b, 115c)은 마스크로서 스티어링 게이트를 사용하여 스티어링 게이트(81, 83) 사이의 공간과 같은 스티어링 게이트 사이의 결과적인 공간을 통해 에칭된다. 산화물층은 에칭 전에 스티어링 게이트(81, 83)의 상부에서 성장될 수 있다. 이러한 산화물층은 질화물 기준 엘리먼트(131, 133, 135) 상에서 성장되지 않으며, 이에 따라 상기 기준 엘리먼트들이 선택적으로 에칭된다.
플로팅 게이트(56, 57) 사이와 같이 지금 분리된 플로팅 게이트 사이의 결과적인 개구가 도 9A에 도시된다. 공중합 유전체층(161), 바람직하게 ONO는 플로팅 및 스티어링 게이트의 노출된 측면 또는 상부뿐만 아니라 노출된 기판 영역 상에 형성된다. 다음에, 제3 폴리실리콘층은 기판상에 증착된 후, x-방향으로 연장되고 y-방향에서 이격된 스트립을 형성하기 위하여 포토레지스트 마스크(미도시)를 통해 에칭된다. 이들 스트립은 어레이의 워드 라인이며, 워드 라인(92)은 도 9A에 도시된다. 게이트(163)와 같은 선택 트랜지스터 게이트는 플로팅 게이트 사이에 형성된 개구에 워드 라인의 부분으로서 형성된다.
이 프로세스는 여러 가지 유리한 특징이 있다. 유리한 특징은 제1 폴리실리콘층으로부터 형성된 플로팅 게이트가 소스 및 드레인 확산부와 스티어링 게이트와 전체적으로 자체 정렬된다. 다른 특징은 플로팅 게이트 산화물층(103)이 미가공 기판상에서 성장되고 이후에 플로팅 게이트로 분리되는 제1 폴리실리콘층에 의하여 커버되기 때문에 플로팅 게이트 산화물층(103)이 고품질을 가진다는 것이다. 이는 게이트 산화물을 통해 터널링 전자의 메커니즘에 의하여 플로팅 게이트를 기판에서 신뢰성 있게 소거할 뿐만 아니라, 기판으로부터 열전자를 게이트 산화물을 통해 플로팅 게이트 상에 주입하여 프로그래밍할 수 있도록 한다. 또 다른 특징은 플로팅 게이트의 행 사이의 기판의 상부에 증착된 필드 산화물이 행 사이에서 STI에 따라 형성된 산화물 충진 트렌치를 배치하는 것보다 오히려 행 사이에 절연층을 제공한다는 것이다. 상기 깊은 트렌치가 없는 경우에, 소스 및 드레인 확산부는 각 셀에 대해 절연 확산부를 사용하는 것보다 오히려 셀의 다중 행을 가로질러 연속적으로 형성되며 추가 폴리실리콘 비트 라인은 열에서 확산부를 함께 연결한다. 절연 트렌치를 생략하면, 날카로운 코너 둘레를 감싸는 인접 플로팅 게이트의 필드 농도의 결과로서 플로팅 게이트 유전체의 항복(breakdown)이 유발될 수 있다.
제1 처리 실시예의 변형예
임의의 상황에서 유용할 수 있으며 도 3-9를 참조로 하여 앞서 기술된 프로세스에 대한 여러 변형 프로세스가 존재한다. 도 10에는 도 7A의 도면을 수정한 도면이 제공된다. 소스 및 드레인 주입을 수행하기 전에, 유전체 스페이서(171)는 인접한 제1 폴리실리콘 스트립 세그먼트(115b, 115c)의 측벽을 따라 형성된다. 결과적인 주입부(147')는 스페이서(171)의 존재에 의하여 제한되는 개구를 통해 형성된다. 결과로서, 주입부(147')는 도 7A의 주입부(147)보다 좁다. 주입된 이온이 구조의 온도를 상승시키는 다음 처리 단계들 동안 이동하기 때문에, 상기 좁은 주입부는 최종 소스 및 드레인 영역의 적정 폭을 유지하기 위하여 임의의 이동도를 보상한다. 주입 후에, 스페이서(171)는 제거되며, 공중합 유전체층(151, 153)은 형성되며, 프로세스는 이전에 기술된 바와 같이 계속된다.
도 11은 도 8A에 기술된 프로세스의 다른 수정을 도시한다. 스티어링 게이트 및 기판 사이의 결합을 감소시키기 위하여, 두꺼운 유전체층(173)은 제1 폴리실리콘층 스트립의 세그먼트 사이의 도 7A에 도시된 공간 내에 추가로 형성된다. 이는 소스 및 드레인 주입부가 발생한 후 그리고 공중합 유전체층(151, 153)이 형성되기 전에 행해진다. 산화물은 바람직하게 노출된 폴리실리콘 및 실리콘 기판 표면상에 성장된다. 이러한 산화물은 폴리실리콘 층 스트립(115b, 115c)의 측면 상보다 오히려 실리콘 기판 표면(101)의 도핑된 영역(147) 상의 영역(173) 내에서 보다 두껍게 성장한다. 유전체층(173)의 존재가 스티어링 및 플로팅 게이트 사이의 결합 영역을 감소시키기 때문에, 유전체층의 깊이는 스티어링 게이트 및 기판 사이의 적정 필드 절연 정도를 제공하기 위하여 제어된다.
그러나 상기 결합 영역은 도 12A 및 도 12B에 기술된 기본 프로세스의 다른 수정에 의하여 증가될 수 있다. 도 6B에 기술된 스테이지에 도달한 후에, 제1 폴리실리콘층 스트립(111, 113, 115) 사이의 나머지 필드 유전체는 도 12B에 도시된 감소된 양(127')을 남기기 위하여 제거된다. 그 다음에, 형성된 스티어링 게이트는 y-방향에서 플로팅 게이트를 감싼다. 이는 플로팅 게이트(111, 113, 115)의 측면을 따른 거리 아래로 연장하는 도 12B의 스티어링 게이트(81')에 의하여 도시된다. 이러한 특징은 도 11의 특징 없이 실행될 수 있으나, 만일 함께 사용되면, y-방향에서의 증가된 결합(도 12B)은 x-방향에서의 감소된 결합(도 11)을 보상한다.
스티어링 및 플로팅 게이트 사이의 결합 영역을 증가시키기 위한 다른 기술은 도 13A 및 도 13B에 기술된다. 도 6A 및 도 6B에 도시된 스테이지에 도달한 후에, 추가 폴리실리콘층은 표면(129) 전반에 걸쳐 증착되며, 이전에 형성된 플로팅 게이트(111, 113, 115)의 상부에 추가 플로팅 게이트 부분(111', 113', 115')을 남기기 위하여 패터닝된다. 추가 플로팅 게이트 부분은 바람직하게 x-방향에서 하부 플로팅 게이트와 동일한 크기를 가지나(도 13A) y-방향에서 약간 긴 크기를 가진다(도 13B). 이는 스티어링 게이트(81")와 결합되는 플로팅 게이트의 상부영역을 증가시키는 긴 크기이다. 게다가, 스티어링 게이트는 추가 플로팅 게이트 부분의 에지를 통해 추가 결합을 제공하는 도 13B에 도시된 플로팅 게이트 사이 내부 아래로 연장될 수 있다. 도시된 구조는 추가 부분 없이 플로팅 게이트보다 y-방향에서 더 근접한 인접한 추가 플로팅 게이트 사이에 차폐부를 제공하기 위하여 스티어링 게이트를 사용한다. T자형 플로팅 게이트를 형성하기 위한 예시적인 기술이 이후에 기술된다.
도 3-9의 프로세스 및 구조에 대한 다른 수정은 도 14 및 도 15에 기술된다. 여기서, 매우 얕은 트렌치는 플로팅 게이트의 행 사이의 기판 표면 내에서 에칭되며, 인접 행 사이의 전기 절연도를 증가시키기 위하여 행 사이에 증착되는 필드 산화물로 충진된다. 도 14A 및 도 14B는 각각 도 4A 및 도 4B에 대응하며, 차이점은 기판(45')에 매우 얕은 트렌치(181)를 추가한다는 것이다. 이들은 도 4A 및 도 4B를 참조로 하여 기술된 제1 폴리실리콘층의 에칭의 연장으로서 대부분 용이하게 형성된다. 트렌치(181)는 바람직하게 기판(45')의 표면(101') 아래까지 500 내지 1000 옹스트롬 깊게 형성된다. 도 15A 및 도 15B는 각각 도 9A 및 도 9B와 대응하며, 프로세스의 마지막 스테이지에서 장치 구조를 도시한다. 트렌치(181)(x-방향으로 연장됨)의 깊이는 충분히 얕게 유지되어, 소스 및 드레인 확산부를 따르는 도전성(y-방향에서 트렌치(181)를 가로지르는 도전성)은 영향을 미치지 않는다.
도 3-9의 기본적인 프로세스 및 구조는 도 10-15를 참조로 하여 기술된 추가 특징 중 하나 이상의 특징에 따라 단독으로 또는 다양한 결합을 통해 수정될 수 있다.
제2 처리 실시예
도 16-22는 도 3-9를 참조로 하여 앞서 기술된 프로세스와 일치하나 임의의 내용에서 다른 프로세스에 의한 많은 형성단계들을 기술하는 집적회로 구조의 전형적인 순차적 단면도를 도시한다. 도 16-22에 기술된 프로세스는 좁은 소스 및 드레인 주입부(도 10에서 다르게 형성됨), 기판 및 선택 게이트 사이의 두꺼운 유전체층(도 11을 참조로 기술됨), "T"자형 플로팅 게이트(도 13B에 도시됨), 및 상기 T자형 플로팅 게이트 사이의 감소된 결합을 위한 선택 게이트 및 워드 라인 사이의 이중 유전체층을 사용한다. 도 3-9에 도시된 엘리먼트에 대응하게 도 16-22에 사용된 도면부호는 도면부호 200이 추가된 도 3-9의 도면부호와 일치한다.
도 16-19는 도 2의 어레이에 대한 섹션 II-II(y-방향)를 가로질러 보여지는 바와 같이 제2 실시예의 예비 처리단계들의 일부를 기술한다. 예컨대 약 90 옹스트롬 두께를 가진 얇은 터널 산화물층(303)은 기판의 표면(301) 상에서 성장된다. 약 1000 옹스트롬 두께의 제1 폴리실리콘층(P1)은 층(303)상에 증착되며, 약 1000 옹스트롬 두께를 가진 실리콘 질화물층은 폴리실리콘층 상에 증착되며, 약 1500 옹스트롬 두께를 가진 실리콘 산화물층은 질화물층 상에 최종적으로 증착된다. 이러한 3개의 층의 스택은 산화물층(미도시)의 상부에 형성된 포토레지스트 마스크를 통해 x-방향으로 연장하고 y-방향에 대하여 이격된 길이를 가진 스트립으로 에칭된다. 도 16은 메모리 영역에서의 3개의 폴리실리콘 스트립(311, 313, 315)에 대한 단면도이며, 상기 3개의 스트립은 얇은 산화물층(301) 상에 형성되며, 상기 폴리실리콘의 상부에는 질화물층(307) 및 산화물층(309)의 유사한 형상의 스트립이 형성된다. 폴리실리콘 스트립(417)은 장치의 주변 영역에, 또한 질화물층(307) 및 이 위에 형성된 산화물층(309)의 일부분을 가진 연장된 스택에 도시되어 있다.
에칭이 완료되고 상기 에칭을 실행하기 위하여 사용된 포토레지스트 마스크가 제거된 후에, 약 1000 옹스트롬 두께의 산화물층(310)은 스택 스트립 및 이 스트립 사이의 공간상에 증착된다. 그 다음에, 다른 포토레지스트 에칭 마스크는 어레이를 완전하게 보호하기 위하여 층(310)상에 형성되나 노출된 주변 엘리먼트를 남긴다. 마스크를 통해 노출된 산화물층(310)은 폴리실리콘층(317)을 포함하는 스택의 측면을 따라 스페이서(320)를 남기는 방식으로 주변 영역으로부터 상기 산화물층(310)을 남기도록 이방성으로 에칭된다. 주변 스택 상부의 산화물, 스페이서(320) 및 마스크에 의하여 보호되는 산화물층(310)의 나머지 부분은 기판(245)에서 트렌치(319)를 에칭하기 위한 마스크로서 함께 사용한다. 예컨대 약 3000 옹스트롬 깊이를 가진 트렌치(319)는 메모리 셀 어레이로부터 주변회로 장치를 절연시키기 위하여 사용된다.
도 17은 다음 일련의 처리단계들을 도시한다. 구조는 트렌치(319) 및 구조 내의 다른 공동에 충진시키는 7000 옹스트롬 산화물층으로 모든 다른 엘리먼트 상의 깊이까지 커버된다. 이러한 두꺼운 산화물층은 CMP 프로세스에 의하여 질화물 스트립(307) 아래까지 제거되며, 이에 따라 평면 표면(329)이 남는다. 이는 산화물 체적(327)으로 충진된 트렌치(319), 및 산화물로 충진된 메모리 영역의 폴리실리콘 및 질화물 스트립의 스택 사이의 공간을 남긴다.
다음 단계는 적어도 형성된 장치의 메모리 셀 어레이 영역으로부터 질화물(307)을 제거하는 것이다. 도 18에 도시된 바와 같이, 제2 폴리실리콘층(330)은 질화물을 제거하여 남겨진 공극 내에 그리고 폴리실리콘 스트립(311, 313, 315) 사이에 남은 두꺼운 산화물층 상에 증착된다. P1'으로 표시된 제2 폴리실리콘층은 P1로 표시된 제1 폴리실리콘층으로부터 형성된 스트립 상에 배치된다. 두 개의 폴리실리콘층은 단일 폴리실리콘 구조를 효율적으로 형성하기 위하여 서로 접촉한다. 만일 상기 폴리실리콘이 비도핑 형태로 도핑되면, 구조는 비소 이온 주입에 노출된다.
도 19에는 일련의 다음 단계들이 기술된다. 실리콘 질화물층은 예컨대 폴리실리콘층(330) 상에 약 550 옹스트롬 두께로 증착된다. 그 다음에, 마스크(미도시)는 질화물층 상에 형성되며, 폴리실리콘 스트립(311, 313, 315) 상에서 가능한 한 근접하게 정렬되는 질화물 스트립을 커버하기 위하여 y-방향으로 배치된다. 상기 마스크를 통한 질화물층의 에칭은 x-방향으로 연장되나 y-방향에 대하여 이격된 스트립(332)을 남긴다. 이러한 질화물 에칭 마스크는 이미 형성된 구조와 자체 정렬되지 않으나, 미세한 비정렬은 문제를 제공하지 않는다.
사용된 프로세스의 분해능 엘리먼트보다 좁은 라인 폭으로 폴리실리콘층(330)을 에칭하기 위한 마스크로서 사용하기 위하여, 스페이서(334)는 질화믈 스트립(332)을 따라 형성된다. 이는 대부분의 마지막 층을 제거하기 위하여 이방성 에칭되는 약 900 옹스트롬 두께의 질화물층을 증착하고 스페이서(334)를 남김으로써 행해진다. 그 다음에, 폴리실리콘층(330)은 스페이서(334) 사이에서 연장되는 개구를 통해 에칭된다. 폴리실리콘 스트립 사이의 소량의 두꺼운 산화물은 도 19에 도시된 바와 같이 바람직하게 제거된다.
이러한 에칭 후에, 연장된 P1 폴리실리콘 스트립은 그들의 길이방향 및 형성된 스티어링 게이트를 따라 세그먼트로 분할된다. 일련의 처리단계들은 도 20 및 도 21에 기술되며, 도 20 및 도 21은 방금 기술된 도 16-19의 단면도에 수직인 도 2의 어레이의 x-방향 즉, 섹션 I-I에서 취한 단면도이다. 질화물 스트립(332) 및 스페이서(334)(도 19)는 습식 에칭에 의해 우선 제거된다. 유전체층(348)(도 20), 바람직하게 폴리실리콘 스트립 상에서 성장되는 산화물의 50 옹스트롬을 가진 층(HTO, 고온 산화물), 증착된 150 옹스트롬 질화물 및 증착된 200 옹스트롬 산화물(TEOS)을 가진 층과 같은 ONO가 형성된다.
그 다음에, 기준 엘리먼트(331, 333, 335)는 y-방향으로 연장되고 도 20에 도시된 x-방향에 대하여 이격된 유전체층(348) 상에 형성된다. 이들 기준 엘리먼트는 도 7A의 엘리먼트(131, 133, 135)에 각각 대응한다. 상기 엘리먼트들을 형성하기 위하여, 질화물층은 유전체층(348) 상에서 예컨대 2500 옹스트롬의 깊이까지 증착된다. 그 다음에, 포토레지스트 마스크(미도시)는 상기 질화물층의 상부에 형성되며, 이를 통하여 질화물층은 기준 엘리먼트 스트립(331, 333, 335)을 남겨지게 에칭된다. 이들 스트립은 구조의 임의의 다른 엘리먼트로 x-방향에 등록될 필요가 없다.
이들 스트립의 상부로부터 포토레지스트 재료를 제거한 후에, 스페이서(337, 339, 341, 343)는 상기 스트립을 따라 형성된다. 이는 BPSG 산화물의 TEOS 증착에 의하여 약 1800 옹스트롬의 깊이까지 달성된다. 그 다음에, 상기 층은 적정 스페이서를 제외하고 모두가 제거될 때까지 이방성 에칭된다.
기준 엘리먼트(331, 333, 335) 및 인접 스페이서(337, 339, 341, 343)는 인접 스페이서 사이의 연장된 슬롯을 통해 두꺼운 중간 절연 산화물 및 폴리실리콘 스트립을 에칭하기 위한 마스크로서 사용된다. 상기 에칭단계는 도 20에 도시되어 있다. 폴리실리콘 및 두꺼운 산화물은 사용된 다른 에천트 또는 프로세스를 사용하여 다른 에칭단계들로 제거된다. 이러한 에칭의 결과는 동일한 길이를 가지는 폴리실리콘 스트립 세그먼트(315a, 315b, 315c)이며, 슬롯은 폴리실리콘 스트립 및 이 스트립 사이에 있는 두꺼운 절연 산화물을 통해 연장하는 y-방향으로 연장된다.
다음 단계는 사용된 프로세스의 최소 분해능 엘리먼트보다 낮은 분해능으로 x-방향에서의 기판 소스 및 드레인 주입부(345, 347)의 폭을 제한하는 마스크로서 유전체층(350)(도 20)을 사용하는 것이다. 층(350)은 바람직하게 약 500 옹스트롬의 두께를 가진 TEOS 유전체로 형성된다. 이러한 층은 이온이 기판표면(301)에 도달하는 것을 차단하는 폴리실리콘 스트립 세그먼트의 측벽에 부착되나 이온이 기판에 도달하기 위하여 이동하는 측벽 부분 사이의 공간을 남긴다. 이들 주입부는 다수의 폴리실리콘 스트립 세그먼트를 가로질러 y-방향으로 계속된다.
다음에, 층(350)은 적정 프로세스에 의하여 제거된다. 스페이서(337, 339, 341, 343)와 이 스페이서 하부에 있는 유전체(348)의 부분의 합이 제거되어, 도 21에 도시된 바와 같이 기준 엘리먼트(333)를 제 위치에 남긴다. 그 다음에, 유전체층은 질화물 기준 엘리먼트(331, 333, 335)의 슬롯 및 수직 에지 내에서 노출된 폴리실리콘 표면을 따라 연장하는 공중합 유전체층(351, 353)을 제공하기 위하여 구조상에 형성된다. 이러한 유전체층은 성장된 산화물로 형성되며 약 150 옹스트롬의 두께까지 노출된 폴리실리콘 및 질화물 표면상에 증착된 다음에, 약 75 옹스트롬의 질화물이 증착되고 HTO에 의하여 약 50 옹스트롬의 산화물이 증착된다. 초기 산화물의 성장은 기판 내에 주입된 영역(345, 347) 바로 위에서 더 두꺼우며, 이에 따라 이후에 형성된 스티어링 게이트 및 기판 사이의 적절한 여분의 절연도를 제공한다. 주입된 영역 상에서의 층(351, 353)의 전체 두께는 전형적으로 약 300 옹스트롬일 것이다.
그 다음에, 도핑된 폴리실리콘층(P2)은 약 3000 옹스트롬의 깊이까지 구조상에 증착되며, 이후 유전체층(351, 353)에 의하여 정렬된 슬롯 내로 연장된다. 상기 폴리실리콘의 상부 부분은 질화물 기준 엘리먼트(331, 333, 335)의 상부 레벨까지 에칭 또는 CMP에 의하여 제거된다. 이는 y-방향으로 연장되며 도 21에 도시된 x-방향에 대하여 이격된 개별 스티어링 게이트(381, 383)로부터 P2층을 분리한다.
제1 폴리실리콘 층 스트립 세그먼트의 추가 에칭에 대한 마스크를 제공하고 이후에 형성될 워드 라인으로부터 스티어링 게이트의 추가 절연을 야기하기 위하여, 구조는 각각 도핑된 폴리실리콘 스티어링 게이트(381, 383) 상에 산화물층(352, 354)을 성장시키는 방식으로 산화된다. 다음 단계는 노출된 질화물 기준 엘리먼트(331, 333, 335)를 제거하는 것이다. 그 다음에, 폴리실리콘 스트립 세그먼트(315a, 315b, 315c)는 도 22A에 도시된 슬롯을 형성하기 위하여 스티어링 게이트 사이의 결과적인 개구를 통해 에칭된다. 유전체층(361)은 상기 슬롯의 측벽 및 하부를 따라 형성된다. 그 다음에, 결과적인 선택 트랜지스터의 임계값을 조절하기 위하여 상기 슬롯을 통해 기판(245) 내로 이온이 주입된다. 추가량의 선택 게이트 산화물은 도 21에 도시된 유전체층(361)의 부분으로서 슬롯의 하부에서 성장될 수 있다.
일련의 다음 단계들은 워드 라인(292, 293, 294)을 형성한다 (도 22A, 22B). 도핑된 폴리실리콘층은 폴리실리콘이 방금 형성된 슬롯 내 아래 방향으로 연장되도록 하는 특정 실시예에서 약 3000 옹스트롬 두께로 증착된다. 그 다음에, 상기 폴리실리콘층은 개별 워드 라인을 형성하기 위하여 적정 포토레지스트 마스크 및 에칭 단계를 사용하여 분리된다. 각각의 워드 라인의 폴리실리콘은 도 22A의 게이트(363)와 같은 선택 트랜지스터 게이트를 제공한다.
선택 게이트(381, 383)가 다른 시간에 형성된 두 개의 유전체층 즉, 이후에 형성된 층(361)과 결합된 층(351, 353)에 의하여 워드 라인(292)로부터 분리된다는 것은 도 22A로부터 알 수 있을 것이다. 이와 같이 증가된 두께를 가진 유전체는 통상적으로 선택 게이트 및 워드 라인 사이의 결합량을 감소시킨다.
도 22B는 도 22A와 동일한 처리지점이나 직교 섹션인 구조를 도시한다. 폴리실리콘층(P2)으로 형성된 스티어링 게이트 라인은 P1 폴리실리콘층으로부터 형성된 T자형 플로팅 게이트 사이에서 아래로 연장하여 y-방향에서 매우 근접하게 분리된 인접 플로팅 게이트 사이의 초과 결합에 대한 차폐부를 제공한다는 것에 유의하라.
제3 처리 실시예
앞서 기술된 형태와 동일한 형태의 어레이를 형성하기 위한 또 다른 방법은 도 23-26에 기술되며, 도 23-26에서 각 도면의 "A" 부분은 도 2의 섹션 I-I에서 (x-축을 따라) 취한 메모리 셀 어레이의 작은 부분에 대한 섹션이며, 각 도면의"B" 부분은 도 2의 섹션 II-II에서 (y-축을 따라) 취한 섹션이다. 이 실시예와 앞서 기술된 실시예의 주요 차이점은 개별 플로팅 게이트로 x-방향에서의 제1 폴리실리콘 스트립의 분리가 제1 및 제2 에칭 단계 동안 정렬되는 마스크를 형성하기 위하여 질화물 기준 엘리먼트(도 7 및 도 8에서 도면부호 131, 133, 135 등, 도 20 및 도 21에서 도면부호 331, 333, 335)보다 오히려 단일 마스킹 단계 동안 발생한다는 것이다. 이러한 단일 에칭이 발생한 후에, 중간 플리실리콘은 x-방향에서 플로팅 게이트 사이의 각각의 공간에 형성되며, 상기 중간 폴리실리콘은 임의의 추가 처리가 실행된 후에 다른 공간의 스티어링 게이트의 부분이 되며 이후에 완성된 워드 라인의 부분으로서 선택 트랜지스터에 대한 게이트가 된다. 도 3-9의 엘리먼트에 대응하는 엘리먼트와 관련하여 도 23-26에서 사용된 도면부호는 도면부호 400이 추가된 것을 제외하고 도 3-9의 도면부호와 동일하다. 예컨대, 도 23-26의 반도체 기판은 "445"로 표시되며, 도 3-9의 기판은 "45"로 표시된다. 비록 도 23-26이 메모리 엘리먼트의 일부분만을 도시할지라도, 주변회로 엘리먼트는 두 개의 제1 특정 실시예의 각각에서 기술된 바와 같이 기판의 산화물 충진 트렌치에 의하여 어레이로부터 분리될 수 있다.
도 23A 및 도 23B에는 여러 처리 단계들의 결과가 도시되어 있다. 얇은 유전체 게이트층(503)은 바람직하게 약 90 옹스트롬의 두께로 산화물을 성장시킴으로써 기판(445)의 표면(501) 상에 형성된다. 제1 폴리실리콘(P1)층(515)은 유전체층(503) 상에 약 1000 옹스트롬의 두께로 증착된 다음, 도핑 또는 비도핑 단계를 거쳐 이온 주입단계를 거친다. 이러한 폴리실리콘은 x-방향으로 연장되고 기판을 가로질러 y-방향에 대하여 동일하게 이격된 스트립(511, 513, 515)으로 적정 포트레지스트 마스크(미도시)를 통해 에칭된다. 두꺼운 산화물층은 폴리실리콘 스트립 사이의 공간을 충진하여 상기 공간을 커버하기 위하여 전체 어레이 상에 증착된다. 그 다음에, 폴리실리콘 스트립의 상부에 있는 산화물은 에칭 또는 CMP에 의하여 제거되어, 도 6B의 표면(129)과 마찬가지로 매끄러운 표면을 제공한다.
이러한 표면을 얻은 후에, ONO과 같은 공중합 유전체층(401)은 상기 표면상에 형성된다. 그 다음에, 제2 폴리실리콘층(402)은 유전체층(401) 상에 증착되고, 산화물층(403)은 폴리실리콘(402) 상에 증착되며, 실리콘 질화물층(404)은 산화물(403) 상에 증착된다.
도 23A 및 도 23B에 도시된 결과적인 층 스택은 제1 폴리실리콘(P1) 스트립을 개별 플로팅 게이트로 분리하고 층(401-404)의 스택을 스트립(a, b, c, d)으로 분리하기 위하여 다른 포토레지스트 마스크(미도시)를 통해 에칭되며, 상기 스트립(a, b, c, d)은 y-방향으로 연장되나 x-방향에 대하여 이격된다. 스트립의 폭 및 스트립 사이의 공간은 회로구조를 만들기 위하여 사용된 프로세스로 가능한 최소 형상 크기를 가지도록 일반적으로 선택될 것이다. P1 스트립 상의 유전체가 또한 에칭된다.
다음에, 얇은 유전체층(406)은 분리된 스트립 및 노출된 기판 표면의 측벽 상에 형성되며, 바람직하게 이전 실시예의 층(351)과 동일한 방식으로 형성된 ONO이다. 스페이서(407)는 구조상에 얇은 산화물층을 증착하고 산화물을 이방성 에칭하여 스페이서를 남김으로써 수직표면상에 형성된다. 소스 및 드레인 영역(449, 451)은 스택 사이의 모든 다른 공간을 통해 기판 내에 이온을 주입함으로써 형성되며, 나머지 공간은 적정 마스크(미도시)에 의하여 커버된다. x-방향에서 매우 좁은 주입부를 얻기 위하여 스페이서(407)가 형성된 후에 주입을 실행하는 것이 바람직하나, 이는 초기에 행해질 수 있다. 스택 사이의 공간이 어레이의 넓은 영역 전반에 걸쳐 계속되기 때문에, 메모리 셀의 다수의 행을 가로질러 y-방향으로 연장하는 연속적인 소스 및 드레인 주입부가 형성된다.
다음 단계는 스페이서(407) 사이의 각각의 공간에 폴리실리콘을 제공하기 위하여 전체 영역 상에 제3 폴리실리콘층을 증착하는 것이다. 그 다음에, 이러한 폴리실리콘은 y-방향으로 그리고 P2 폴리실리콘층(402) 위 및 질화물층(404) 아래에서 연장되는 스트립(410, 411, 412(IP))을 남기기 위하여 에칭에 의하여 제거된다. 엘리먼트를 포함하는, x-방향으로 구조를 가로지르는 중간 폴리실리콘 스트립의 모든 다른 스트립으로부터는 이후 형성되는 워드 라인의 부분으로서 선택 트랜지스터 게이트가 형성된다. 엘리먼트(410, 412)와 같은 다른 중간 폴리실리콘 엘리먼트는 이후 스티어링 게이트의 부분이 된다.
여러 추가 처리 단계들의 결과는 도 25A 및 도 25B에 도시된다. 채널은 P2 폴리실리콘층(402) 아래까지의 깊이를 가진 산화물 및 질화물층(403, 404) 내에 형성된다. 이들 채널은 중간 폴리실리콘(IP) 스트립의 모든 다른 스트립 위에서 y-방향으로 연장되고 x-방향에 대하여 이격된다. 이러한 채널은 중간 폴리실리콘 스트립(411) 주위의 영역을 보호하면서 중간 폴리실리콘 스트립(410, 412) 상에 만들어지는 것으로 도 25A에 도시된다. 이들 채널은 바람직하게 포토레지스트 마스크(미도시)를 통해 에칭함으로써 질화물층(404)의 상부에 형성된다. 채널은 P2' 폴리실리콘 스트립(415, 416) 및 각각의 커버링 산화물층(417, 418)에 의하여 점유되는 영역까지 도 25A에 표시된다.
채널이 형성된 후에, 다른 폴리실리콘층은 상기 채널들을 충진하기 위하여 표면상에 증착된다. 중간 폴리실리콘 스트립(411)에 의하여 점유된 공간과 같은 중간 공간은 상기 증착 동안 적정 마스크(미도시)에 의하여 커버된다. 이 폴리실리콘층의 상부는 에칭 또는 CMP에 의하여 질화물층(404)의 상부 아래까지 제거된다. 이는 폴리실리콘 스트립으로 충진된 채널을 남긴다. 그 다음에, 이 폴리실리콘은 폴리실리콘 스트립의 상부에 보호 유전체층(417, 418)을 형성하기 위하여 산화된다. 폴리실리콘 스트립(411)의 표면과 같은 노출된 중간 폴리실리콘 표면은 상기 표면이 산화되는 것을 방지하기 위하여 상기 산화 단계 동안 다른 임시 마스크에 의하여 바람직하게 커버된다.
P2' 스트립(415)이 P2 폴리실리콘 스트립(402a, 402b) 뿐만 아니라 중간 폴리실리콘 스트립(410)과 접촉한다는 것을 도 25A 및 도 25B로부터 알 수 있을 것이다. 이들 엘리먼트는 각각 전기적으로 도전되고 물리적 및 전기적으로 함께 접속된다. 도면부호 421에 의하여 도 26A에서 식별되는 상기 결합은 y-방향으로 연장되고 플로팅 게이트(455, 456)를 포함하는 플로팅 게이트의 두 인접 열과 용량성 결합하는 스티어링 게이트를 제공한다. 유사한 혼합 스티어링 게이트(422)가 도시된다.
그 다음에, 워드 라인(492-495)은 어레이 상에 다른 폴리실리콘층을 증착하고 이를 에칭하여 워드 라인에 남김으로써 형성된다. 이 에칭단계의 부분으로서, 스트립(411)과 같은, 플로팅 게이트 사이의 다른 공간 내의 중간 폴리실리콘 스트립은 각각의 워드 라인 아래에 배치되고 또한 상기 각각의 워드 라인과 기계적 및 전기적 접촉하는 개별 선택 트랜지스터 게이트를 남기기 위하여 분리된다. 따라서 분리된 중간 폴리실리콘 게이트 엘리먼트 및 워드 라인은 함께 도 26A에 도시된 스트립(492)과 같은 스트립을 형성한다.
다른 저장 엘리먼트
플래시 EEPROM 메모리 셀에 대한 전술한 요약 및 특정 실시예는 전하 저장 엘리먼트로서 도전형 플로팅 게이트를 이용하는 형태의 셀과 관련하여 기술되었다. 그러나 전술한 많은 셀 구조 및 프로세스는 플로팅 게이트 대신에 저장 엘리먼트로서 전자 포착 유전체를 사용하는 메모리 셀에 적용한다. 플로팅 게이트가 상기 유전체로 대체될 때, 유전체는 제어 또는 스티어링 게이트 및 기판 사이에 삽입된다. 비록 유전체가 플로팅 게이트와 동일한 크기 및 위치를 가진 개별 엘리먼트로 분리될 수 있을지라도, 전하가 상기 유전체 의하여 국부적으로 포착되기 때문에 개별 엘리먼트를 분리하는 것이 필요치 않다. 전하 포착 유전체는 선택 트랜지스터에 의하여 점유되는 영역을 제외하고 전체 어레이 상에서 연장할 수 있다. 하나의 특정 구조는 셀의 다수의 행을 가로질러 y-방향으로 계속해서 연장하는 스트립 내에 형성될 유전체와 관련되나, x-방향에서의 인접 선택 트랜지스터 사이에 포함된다. 다른 유전체 영역은 악영향 없이 유전체 상의 폴리실리콘층을 연장된 스트립으로 분리하는 과정에서 제거될 수 있으나 반드시 이 과정을 행할 필요가 없다. 셀 내의 기판 및 도전 게이트 사이의 삽입되는 각 셀 내의 유전체 부분은 상기 셀에 대한 전하 저장 엘리먼트이다.
유전체 저장 엘리먼트 메모리 셀은 일반적으로 다음의 기술문헌 및 특허에 기술되며, 이 기술문헌 및 특허는 여기에 참조문헌으로서 통합된다.
Figure 112010017939633-pat00001
이용될 수 있는 3개의 특정 전하 포착 유전체 재료 및 구조가 존재한다. 하나는 기판상에서 성장된 산화물층 및 상기 산화물층 상에 증착된 실리콘 질화물층을 가진 2-층 유전체("ON")이다. 다른 것은 다른 실리콘 산화물층을 추가하여 실리콘 질화물층 상에 성장 및/또는 증착되는 3층 유전체(ONO)이다. 또 다른 것은 게이트 및 반도체 기판 표면 사이에 삽입된 실리콘 풍부 이산화실리콘의 단일층이다. 이의 재료는 다음과 같은 두 가지 기술문헌에 기술되며, 이 기술문헌은 여기에 참조문헌으로서 통합된다.
Figure 112010017939633-pat00002
결론
비록 본 발명의 다양한 특징 특정 실시예와 관련하여 기술되었을지라도, 본 발명은 첨부된 청구범위 내에서만 제한된다는 것을 이해해야 한다.

Claims (4)

  1. 비휘발성 메모리 집적회로를 형성하는 방법에 있어서,
    기판의 표면을 가로질러 유전체층을 성장시키는 단계;
    상기 유전체층을 가로질러 도전재료층을 증착하는 단계;
    제1 방향으로 연장하며 상기 제1 방향에 직교하는 제2 방향으로 간격을 둔 도전재료층 스트립들을 남기면서 복수의 슬롯을 형성하도록 상기 도전재료층의 일부를 제거하는 단계;
    상기 도전재료층 스트립들 사이의 상기 복수의 슬롯 상에 필드 유전체를 증착하면서 상기 복수의 슬롯 내로 필드 유전체를 연장시키는 단계;
    상기 도전재료층 스트립들을 개개의 플로팅 게이트들로 분리하여, 상기 성장된 유전체층만큼 상기 기판 표면으로부터 개별적으로 떨어진 상기 플로팅 게이트들의 행들과 열들의 어레이를 형성하는 단계;
    상기 플로팅 게이트들의 복수의 행을 연속적으로 가로질러 상기 제2 방향으로 연장하며 상기 플로팅 게이트들의 열들 사이 내에서 상기 제1 방향으로 일정한 간격을 둔 도전성 이온 스트립들을 상기 기판 표면에 형성하는 단계; 및
    상기 이온 스트립들을 가로질러 상기 제1 방향으로 연장하며 상기 플로팅 게이트들의 행들 사이 내의 위치에서 상기 제2 방향으로 간격을 둔 복수의 트렌치를 형성하고, 상기 트렌치들을 유전체 재료로 충진하는 단계로서, 상기 트렌치들은 상기 이온 스트립들의 길이를 따라 상기 이온 스트립들의 도전성을 허용하도록 상기 이온 스트립들의 하부 깊이보다 얕은 단계;
    를 포함하는 비휘발성 메모리 집적회로 형성 방법.
  2. 제1항에 있어서, 상기 비휘발성 메모리 집적회로를 형성하는 방법은, 상기 플로팅 게이트들의 어레이에 인접하게 주변회로들을 제공하는 단계; 상기 플로팅 게이트들의 어레이와 상기 주변회로들 사이에 적어도 하나의 트렌치를 형성하는 단계; 및 상기 적어도 하나의 트렌치를 유전체 재료로 충진하여 상기 플로팅 게이트들의 어레이와 상기 주변회로들을 전기적으로 분리하는 단계;를 더 포함하고, 상기 적어도 하나의 트렌치는 상기 플로팅 게이트들의 행들 사이의 트렌치들보다 깊은 것을 특징으로 하는 비휘발성 메모리 집적회로 형성 방법.
  3. 제1항에 있어서, 상기 비휘발성 메모리 집적회로를 형성하는 방법은, 상기 플로팅 게이트들의 어레이에 인접하게 주변회로들을 제공하는 단계; 상기 플로팅 게이트들의 어레이와 상기 주변회로들 사이에 적어도 하나의 트렌치를 형성하는 단계; 및 상기 적어도 하나의 트렌치를 유전체 재료로 충진하여 상기 플로팅 게이트들의 어레이와 주변회로들을 전기적으로 분리하는 단계;를 더 포함하는 비휘발성 메모리 집적회로 형성 방법.
  4. 제1항에 있어서, 상기 도전재료층을 증착하는 단계는 폴리실리콘 재료를 증착하는 것을 포함하는 비휘발성 메모리 집적회로 형성 방법.
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