TW560049B - Scalable self-aligned dual floating gate memory cell array and methods of forming the array - Google Patents

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Jack H Yuan
Eliyahou Harari
Yupin Fong
George Samachisa
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Description

560049 A7 B7 五、發明说明（j 發明領域： (讀先閱讀背面之注意事項再填寫本頁)
、1T i, 本發明係大致有關非揮發性快閃記憶體，尤係有關形 成個別地包含兩個浮接閘極的記憶單元的記憶體陣列之製 程、及所得到的結構。 發明背景： 目前有許多銷售得不錯的非揮發性記憶體產品正在被 使用，尤其是小尺寸記憶卡的這種使用形式，此種記憶卡 使用快閃電氣可抹除可程式唯讀記憶體（Electrically
Erasable Programmable Read Only Memory ;簡稱 經濟部智悲財1局負工消t合作社印製 E E P R〇M )單元陣列，而快閃e e P R〇M單元具有 一介於源極與汲極擴散區間之“分隔通道”。記憶單元的 記憶單元係位於該通道的一部分之上，且字線（也被稱爲 控制閘極）係位於另一通道部分之上，且係位於該浮接閘 極之上。此種方式有效地利用兩個串聯的電晶體形成一個 記憶單元，其中一電晶體（記憶電晶體）具有在浮接閘極 上的某一數量的電荷以及字線上的用來控制流過通道的其 對應部分的某一數量的電流的電壓之一組合，且另一電晶 體C選擇電晶體）具有單獨用來作爲其閘極的字線。該字 線係在一列的浮接閘極之上延伸。此類記憶單元、該等記 憶單元在記憶體系統中的運用、及該等記憶單元的製造方 法之例子係述於美國專利5，0 7 0，0 3 2、 5 ’095，3 4 4、5，315，54 1、 5，3 4 3，063、及 5，661，053、以及於 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -4 - i 560049 kl B7 五、發明説明（j 1 9 9 9年1月2 7日提出申請的待審之美國專利申請案 0 9 / 2 3 9 ，〇 7 3，本發明特此引用該等專利及專利 申請案以供參照。 該分隔通道快閃E E P R〇Μ記憶單元的一種修改增 加了一個位於該浮接閘極與該字線間之操縱閘極（steering gate )。一陣列的每一操縱閘極係以垂直於該字線之方式 在一行的浮接閘極之上延伸。此種方式的效果是使該字線 無須在讀取或燒錄所選擇的一記憶單元之同時執行兩種功 能。這兩種功能是：（1 )用來作爲一選擇電晶體的一閘 極，因而需要一適當的電壓使該選擇電晶體導通及斷路； 以及（2 )經由在該字線與該浮接閘極之間（有電容性） 耦合的一電場，而將該浮接閘極的電壓驅動到一所需之位 準。通常很難以一單一的電壓而在一最佳的方式下執行這 兩種功能。加入該操縱閘極時，字線只需要執行功能（1 )，而所加入的該操縱閘極則執行功能（2 )。在一快閃 E E P R〇Μ陣列中使用操縱閘極之情形係述於諸如美國 專利 5 ，313 ，4 21 及 6 ，222 ，762，本發明 特此引用該等專利以供參照。 在前文所述的兩類記憶單元中之任一類記憶單元中， 係將電子自基材注入一記憶單元的浮接閘極，而燒錄該浮 接閘極。係使通道區有適當的慘雑，並將適當的電壓施加 到源極、汲極、及其餘的閘極。所謂的“源極端”注入是 較佳的，此種方式也述於前文所引述的專利 5 ，3 1 3 ，4 2 1。自浮接閘極去除電荷以便抹除記憶 本紙張尺度適用中國國家標準（CMS ) Α4規格（2】〇Χ 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 if 經濟部智慧財產局負工涓費合作社印製 -5- 560049 A7 _ _B7___ 五、發明説明（3 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局8工消費合作社印製 單元的兩種技術係述於前文所引述這兩種記憶單元陣列。 〜種抹除技術是將適當的電壓施加到源極、汲極、及其他 的閘極，使電子穿隧通過浮接閘極與基材間的一介質層之 一部分，而抹除至基材。另一種抹除技術是使電子自浮接 閘極經由一位於該浮接閘極與另一閘極之間的穿隧介質層 而轉移至該另一閘極。在前文所述的該第一類的記憶單元 中，爲了該目的而設有一第三抹除閘極。在因使用一操縱 閘極而已有三個閘極的上述之第二類的記憶單元中，係將 該浮接閘極抹除至該字線，而無須增加第四個閘極。雖然 第二種技術回增一將由該字線執行的第二功能，但是係在 不同的時間執行這些功能，因而無須因這兩種功能而作一 妥協。當使用任何一種技術時，係將大量的記憶單元聚集 在一組，而以一種“快閃”之方式同時執行抹除。在一種 方法中，S亥組包含足以便儲存在一磁碟的磁區中所儲存數 量的使用者資料（亦即5 1 2個位元組）及某些管理資料 之記憶單元。在另一種方法中，每一組包含足以存放數千 位元組的使用者資料（等於許多個磁區的資料）之記憶單 元。多區段抹除、缺陷管理、及其他的快閃E E P R〇Μ 系統之特徵係述於美國專利5 ，2 9 7，1 4 8，本發明 特此引用該專利以供參照。 如同幾乎所有的積體電路應用，對實施某些積體電路 功能所需的砂基材面積加以微縮之壓力也存在於快閃 E E P R〇Μ系統。不斷地需要增加一矽基材的一特定尺 寸中可儲存的數位資料量，以便增加一特定尺寸的記憶卡 本紙张尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） " -- 560049 A7 __B7 五、發明説明（） (請先閱讀背面之注意事項再填寫本頁) 及其他類型的構裝之儲存容量，或同時增加容量並縮減尺 寸。增加資料儲存密度的一種方式是在每一記憶單元中儲 存一位元以上的資料。將一浮接閘極充電位準電壓範圍之 範圍値分成兩個以上的狀態。使用四個此種狀態時，可讓 每一記憶單元儲存二位元的資料，而八個狀態則可在每一 記憶單元中儲存三位元的資料，其他依此類推。一種多狀 態的快閃E E P R〇Μ結構及作業係述於美國專利 5，0 4 3，9 4 0，本發明特此引用該專利以供參照。 經濟部智怂財產局員工消費合作社印製 減少記憶單元及（或）整體陣列的實體尺寸，也可達 到增加資料密度之目標。當製程技術隨著時間而提昇，因 而可實施較小的元件形成區尺寸時，通常係對所有類型的 電路執行積體電路尺寸之微縮。但是一特定的電路佈局可 以此種方式隨縮到何種程度，通常是有所限制的，這是因 爲經常至少有一個元件形成區會被限制到所能微縮的程度 ，因而限制了整體電路佈局可被微縮的程度。當發生此種 情形時，設計者將轉而使用一種所實施的該電路之新的或 不同的電路佈局或架構，以便減少執行該電路的功能所需 之矽面積大小。前文所述的快閃E E P R〇Μ積體電路系 統之微縮也可能到達類似的限制。 因此，爲了進一步增加資料儲存密度，現在有人採用 了一種使用雙浮接閘極記憶單元的快閃E E P R〇Μ系統 ，且同時在每一浮接閘極上採用了多狀態的儲存。在此種 類型的記憶單元中，兩個浮接閘極係設於源極與汲極擴散 區之間的浮接閘極通道之上，且一選擇電晶體係設於這兩 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） 560049 A7 B7 五、發明説明（g (請先閱讀背面之注意事項再填寫本頁) 個浮接閘極之間。沿著每一行的浮接閘極設有一操縱閘極 ，且沿著每一列的浮接閘極而在該等浮接閘極之上設有一 字線。當存取一特定的浮接閘極，以便進行讀取或燒錄時 ，將其中包含§亥相關浮接閘極的記憶單兀的另一浮接闊極 之上的該操縱閘極之電壓升高到足以導通在該另一浮接聞 極之下的通道，且該電壓要升高到無論該另一浮接閘極上 存在的充電位準爲何都要導通該通道的程度。此種方式有 效地消除了該另一浮接閘極作爲讀取或燒錄同一記憶單元 中的該相關浮接閛極之一因素。例如，可利用流經該記憶 單元的電流量來讀取該記憶單元的狀態，而該電流量又是 該相關浮接閘極上的電荷量之一函數，但不是同一記憶單 兀中的該另一浮接閘極上的電荷量之一函數。該記憶單元 陣列架構的例子及操作技術係述於美國專利 5，7 1 2，1 8 0 ° 發明槪述： 經濟部智站財產局吳工消贽合作社印製 根據本發明的一面向，係在基材表面上形成一薄介質 層，然後在該薄介質層之上沈積一材料層，稍後要將該材 料層分隔成若干導電的浮接閘極，而製造一記憶體陣列。 最好是一生長成的氧化物之該介質層係保持作爲記憶單元 的浮接閘極介質，且該介質層因係在一純淨的基材表面上 形成而具有高品質。當將浮接閘極抹除到該基材時，上述 的方式可改善§2憶體抹除作業。浮接聞極的材料最好是慘 雜的多晶矽。基材表面中的連續源極及汲極擴散區係沿著 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0\ 297公^1 -8- 560049 A7 B7 五、發明説明（^ (讀先閱讀背面之注意事項再填寫本頁) 一圓柱方向而延伸到各列的浮接閘極。沈積在基材表面上 的各列浮接閘極間之諸如氧化物等的一電場介質提供了該 等列的浮接閘極間之電氣絕緣。可形成一溝渠而提供進一 步的絕緣，其中該電場介質係延伸到該溝渠，但該溝渠係 淺至不會遮斷該溝渠越過的源極及汲極擴散區之導電性。 使用連續導電的擴散區時，可降低與該等擴散區連接的導 電位元線之複雜性。 根據本發明的另一面向，藉由（1 )將控制閘極繞到 各厚浮接閘極側邊之上方及附近，或（2 )利用沿著至少 一個方向而延伸到該等浮接閘極及相鄰的介質材料之上的 導電材料之一增補沈積，而增加與各控制閘極耦合的該等 浮接閘極之上方寬度，因而增加了一控制閘極與浮接閘極 耦合的面積。 經濟部智態財1局負工消t合作社印贤 在本發明的另一面向中，係以在各相鄰浮接閘極之間 延伸之方式形成該等控制閘極，以便提供該等浮接閘極間 之電場隔離。此種方式可以更緊密地配置該等浮接閘極。 在一特定實施例中，該等浮接閘極頂部的寬度大於底部的 寬度，以便提供用來耦合該等控制閘極之額外面積。該等 浮接閘極因而在頂部的接近程度高於在底部的接近程度。 該等控制閘極係在各相鄰浮接閘極的至少各較寬部分之間 而向下延伸，因而該等部位對屏蔽的需求是最大的。 根據本發明的又一面向，係利用根據一淺溝渠隔離（ Shallow T r e n c h丨s 〇丨a t i ο η ;簡稱S T I )技術而以電場介 質塡滿的一溝渠，使諸如解碼器、暫存器、感測放大器、 本紙张尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -9- 560049 A7 B7 五、發明説明（） 及比較器等的周邊電路元件與該記憶單元陣列隔離。該陣 列本身之內並不需要用到此種隔離。 (讀先閱讀背面之注意事項再填寫本頁) 根據本發明的又一面向，以一單一的蝕刻作業將若干 連續條狀的浮接閘極材料分割成若干個別的浮接閘極，然 後在該蝕刻作業產生的該等浮接閘極間之每一空間中，形 成最好是以摻雜多晶矽構成的大致相同結構之若干導電元 件。此種方法不需要在對準第一次蝕刻出的浮接閘極材料 條之情形下對該等浮接閘極材料條進行第二次蝕刻。然後 以額外的導電材料接合每隔一個的這些導電元件，以便形 成操縱閘極。然後以導電材料形成若干字線，以便沿著穿 過該陣列的一個方向接觸其餘的每隔一個的這些導電元件 ，而該等其餘的每隔一個的這些導電元件隨後係以選擇電 晶體閘極之方式作業。 經濟部智悲財產局貨工消赀合作社印製 可單獨地或以各種組合之方式實施本文所述的本發明 之數個別面向、及各種其他的製程改良。本發明的另一面 向是在一虛擬接地陣列的雙浮接閘極記憶單元內實施一個 或多個這些面向，下文中將說明非揮發性記憶體形式的此 種實施例之詳細例子。本發明的其他面向、優點、及特徵 係包含在下文中對這些詳細例子的說明中，請配合各附圖 而參閱該說明。 圖式簡述： 圖1是可實施本發明的各種面向的一怏閃 EEPROM系統之方塊圖； 本紙張尺度適用中國國家標準（CNS ) A4規格（21〔以297公釐） -10- 560049 A7 _____B7_ 五、發明説明（g 圖2是採用本發明的一個雙浮接閘極記憶單元陣列之 一例示平視圖； (諳先閱讀背面之注意事項再填寫本頁) 圖3 A及3 B是根據一第一實施例而在圖2所不的§己 憶單元陣列中於該陣列形成的一起始階段時沿著各別方向 1一1及I I 一 I I之斷面圖； 圖4 A及4 B是根據該第一實施例而在圖2所示的記 憶單元陣列中於該陣列形成的一第一後續階段時沿著各別 方向I 一 I及I I 一 I I之斷面圖； 圖5 A及5 B是根據該第一實施例而在圖2所示的記 憶單元陣列中於該陣列形成的一第二後續階段時沿著各別 方向I — I及I I — I I之斷面圖； 圖6 A及6 B是根據該第一實施例而在圖2所示的記 憶單元陣列中於該陣列形成的一第三後續階段時沿著各別 方向I — I及I I — I I之斷面圖； 圖7 A及7 B是根據該第一實施例而在圖2所示的記 憶單元陣列中於該陣列形成的一箄四後續階段時沿著各別 方向I 一 I及I I 一 I I之斷面圖； 經濟部智慈財產局員工消赀合作社印製 圖8 A及8 B是根據該第一實施例而在圖2所示的記 憶單元陣列中於該陣列形成的一第五後續階段時沿著各別 方向I 一 I及I I 一 I I之斷面圖； 圖9 A及9 B是根據該第一實施例而在圖2所示的記 憶單元陣列中於該陣列形成的一第六後續階段時沿著各別 方向I 一 I及I I 一 I I之斷面圖； 圖1 0示出對圖7 A所示製程及結構之一修改； 本^尺度適用^""國家標準（CNS 公釐) ^ " -11 - 560049 A7 B7
五、發明説明（S 圖1 1示出對1® 8 A所示製程及結構之一修改； 圖1 2 A及1 2 b是在圖2所示的記憶單元陣列中沿 (請先閱讀背面之注意事項再填寫本頁) 著各別方向1一1及I Ϊ—ΙI之斷面圖，並示出對各別 圖9 A及9 B所示製程及結構之一修改； 圖1 3 A及]_ 3 B是在圖2所示的記憶單元陣列中沿 著各別方向I 一 I及I丨一1 I之斷面圖，並示出對各別 圖9 A及9 B所示製程及結構之另一修改； 圖1 4 A及1 4 b是在圖2所示的記憶單元陣列中沿 著各別方向1一1及I丨—I I之斷面圖，並示出對各別 圖4 A及4 B所示製程及結構之一修改； 圖1 5 A及i 5 B是在圖2所示的記憶單元陣列中沿 著各別方向I 一 I及I I 一 I I之斷面圖，並進一步示出 在對應於各別圖9 A及9 B的一較後階段中對各別圖 1 4 A及1 4 B之修改；
圖1 6是根據一第二實施例而在圖2所示的記憶單元 陣列中於該陣列形成的一第一階段時沿著斷面I I 一 I I 之斷面圖； 經濟部智慧財產局员工消費合作社印製 圖1 7是根據一第二實施例而在圖2所示的記憶單元 陣列中於該陣列形成的一第二階段時沿著斷面I〗一 ！ I 之斷面圖；
圖1 8是根據一第二實施例而在圖2所示的記憶單元 陣列中於該陣列形成的一第三階段時沿著斷面I I 一 I I 之斷面圖； 圖1 9是根據一第二實施例而在圖2所示的記憶單元 本紙張尺度適用中國國家標準（CN’S ) A4規格（2】〇X297公釐） -12 - 560049 A7 B7 五、發明説明（）〇 陣列中於該陣列形成的一第四階段時沿著斷面I I 一 I I 之斷面圖； (讀先閱讀背面之注意事項再填寫本頁) 圖2 〇是根據一第二實施例而在圖2所示的記憶單元 陣列中於該陣列形成的一第五階段時沿著斷面1 一1之斷 面圖； 圖2 1是根據一第二實施例而在圖2所示的記憶單元 陣列中於該陣列形成的一第六階段時沿著斷面1 一1之斷 面圖； 圖2 2 Α及2 2 Β是根據該第二實施例而在圖2所示 的記憶單元陣列中於該陣列形成的一第七階段時沿著各別 方向1一1及Ϊ I—II之斷面圖； 圖2 3 A及2 3 B是根據一第三實施例而在圖2所示 的記憶單元陣列中於該陣列形成的一第一階段時沿著各別 方向I一I及II一II之斷面圖； 圖2 4 A及2 4 B是根據一第三實施例而在圖2所示 的記憶單元陣列中於該陣列形成的一第二階段時沿著各別 方向I — I及I I — I I之斷面圖； 經濟部智態財度局2(工消费合作社印製 圖2 5 A及2 5 B是根據一第三實施例而在圖2所示 的記憶單元陣列中於該陣列形成的一第三階段時沿著各別 方向I — I及I I 一 I I之斷面圖，以及 圖2 6 A及2 6 B是根據一第三實施例而在圖2所示 的記憶單元陣列中於該陣列形成的一第四階段時沿著各別 方向I 一 I及I I — I I之斷面圖； 本纸張尺度通用中國國家標準（CNS ) A4規格（2】0X297公釐） -13- 560049 A7 B7 五、發明説明（、 主要元件對照表 1 1 :記憶單元陣列 (讀先閱讀背面之注意事項再填寫本頁) 13:位元線解碼器及驅動器電路 1 5，1 7，2 3，3 5，4 1 ··線路 19:字線解碼器及驅動器電路 21:操縱閘極解碼器及驅動器電路 2 2，2 5 :匯流排 2 7 :記憶體控制器 2 9，3 1，3 3 :控制及狀態信號線 4 5 :矽基材 4 7 :上表面 4 9，5 1，5 3 :延伸擴散區 55 - 60，62-67，69，71，73，75， 7 7，7 9，4 5 5，4 5 6 :浮接閘極 81，83，85，81’ ，81” ，381，383, 4 2 1，4 2 2 :操縱閘極 91 — 95，292，293，294，792 - 4 95 經濟部智祛財產局肖工消赀合作社印贤 =字線 1 03，3 4 8，350，361 ，4 06 :介質層 1〇5 :多晶矽層 1〇7 ，3 0 7 :氮化物層 109，303，309，310，352，35 4， 4〇3 ，4 1 7 ，4 1 8 :氧化物層 111，113，115，117，311，313， 本紙張尺度適用中國國家標準（CNS ) A4規格（2]〇Χ 297公釐） -14 - 經濟部智^財產局貨工消赀合作社印製 560049 A7 B7 五、發明説明（七 315，317，511，513，515，41 〇， 4 1 1，4· 1 2，4 1 5，4 1 6，4 0 2 a，4 0 2 b ，4 9 2 :多晶矽條 1 1 9 ，3 1 9 :溝渠 1 2 1 :離子植入 1 2 3，1 2 5 ··植入劑條 1 2 7 :電場介質 101，129，101’ ，3〇1，329，501: 表面 137，139，141，143，171，32 〇， 3 3 4，4 0 7 :間隔物 115a，115b，115c，315a，315b， 3 1 5 c :多晶矽條區段 1 4 5，3 4 5，4 4 9 :源極植入區 1 4 7，3 4 7，4 5 1 :汲極植入區 131，133，135，331，333，335:平 行基準元件 151，153，161，351，353，4 01:多 晶矽間介質層 1 6 3 :選擇電晶體閘極 14 7’ ··植入區 111’ ，1 1 3 ’ ，1 1 5 ’ ：額外的浮接閘極部分 4 5’ ，2 4 5，4 4 5 :基材 181:極淺溝渠 本纸張尺度適用中國國家標準（CNS ) A4規格（2】0Χ297公f ) (請先閱讀背面之注意事項再填寫本頁)
-15- 560049 Μ Β7 .---------- ----- ------ - —— - --------------------- —— - — 五、發明説明（ 3 3 0 :第二多晶矽層 3 3 2 :氮化物條 5 0 3 :閘極介質層 5 1 5 :第一多晶矽層 4 0 2 :第二多晶矽層 4 0 4 :氮化矽層 實施例之詳細說明： 採用本發明的各種面向之一例示記憶體系統係大致示 於圖1之方塊圖。係將大量可個別定址的記憶單元（1 1 )配置在由若干列及若干行組成的一規則陣列，但是記億 單元的其他實體配置當然也是可行的。沿著記憶單元陣列 (1 1 )的各行而延伸且在本說明中名稱爲位元線之各位 元線係經由線路（1 5 )而在電氣上連接到一位元線解碼 器及驅動器電路（1 3 )。沿著陣列（1 1 )的各列而延 伸且在本說明中名稱爲字線之各字線係經由線路（1 7 ) 而在電氣上連接到一字線解碼器及驅動器電路（1 9 ) ^ 沿著記憶單元陣列（1 1 )的各行而延伸之各操縱閘極係 經由線路（2 3 )而在電氣上連接到一操縱閘極解碼器及 驅動器電路（2 1 )。每一解碼器（1 3 )、 （19)、 及（2 1 )經由一匯流排（2 5 )而自一記憶體控制器（ 2 7 )接收記憶單元位址。該等解碼器及驅動器電路亦係 經由各別的控制及狀態信號線（2 9 ) 、 （ 3 1 )、及（ 3 3 )而連接到控制器（2 7 )。經由一連接解碼器及驅 本紙張尺度適用中國國家標準（CNS ) A4規格（2]0 X 297公釐） ---- (讀先閱讀背面之注意事項再填寫本頁) • Lr . 訂 經濟部智慧財產局負工消費合作社印製 -16- 560049 A7 B7 五、發明説明（& 動器電路C 1 3 )及（2 1 )的匯流排（2 2 )而協調施 加到該等操縱閘極及位元線之電壓。 控制器（2 7 )可經由線路（3 5 )而連接到一主機 裝置（圖中未示出）。該主機可以是一個人電腦、筆記型 電腦、數位相機、音樂播放器、及各種其他的手持式電子 裝置等。通常將根據諸如PCMCIA、CompactFlash TM協會 、及MMCTM協會等的數種現有的實體及電氣標準中之一 種標準的一記憶卡來實施圖1所示之記憶體系統。當以一 記憶卡的格式呈現時，該等線路（3 5 )終止於該記憶卡 上的一連接器，而該連接器則插接該手持裝置的一互補型 連接器。許多記憶卡的電氣介面係遵循A T A標準，其中 該記憶體系統對該主機坩就就好像是一磁碟機。也存在有 其他的記憶卡介面標準《在該記憶卡格式的替代格式中， 係將圖1所示之記憶體系統永久性地嵌入該主機裝置中。 解碼器及驅動器電路（1 3 )、 （ 1 9 )、及（2 1 )根據各別控制及狀態信號線（2 9 )、 （ 3 1 )、及（ 3 3 )中之控制信號，而在陣列（1 1 )中經由匯流排（ 2 5 )定址的各別線上產生適當的電壓，以便執行燒錄、 讀取、及抹除功能。陣列（1 1 )將其中包括電壓位準及 其他陣列參數的任何狀態信號經由相同的控制及狀態信號 線（2 9 )、 （ 3 1 )、及（3 3 )而提供給控制器（ 2 7)。電路（1 3 )內的複數個感測放大器接收用來指 示陣列（1 1 )內被定址的記憶單元的狀態之電流及電壓 位準，並在一讀取作業期間將與那些狀態有關的資訊經由 本纸張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產苟負工消骨合作社印製
-17- 560049 A7 _____B7 五、發明説明（）5 (請先閱讀背面之注意事項再填寫本頁) 線路（4 1 )而提供給控制器（2 7 )。使用了大量的感 測放大器，以便能夠以平行的方式讀取大量記億單元的狀 態。在讀取及燒錄作業期間，通常係經由電路（1 9 )而 一次存取一列的記憶單元，以便存取所定址的列中被電路 (1 3 )及（2 1 )所選擇的若干記憶單元。在一抹除作 業期間，通常係以區塊之方式一起定址許多列中的每一列 中之所有記憶單元，以便進行同時的抹除。 諸如圖1所示的記憶體系統之作業係進一步述於前文 中發明背景一節中所確認之專利，並述於指定給本專利申 請案受讓人之SanDisk Corporation之其他專利。此外，於 2001年2月26日提出申請的美國專利申請案09/ 7 9 3 ，3 7 0說明了一種資料燒錄方法，本發明特此引 用該專利申請案以供參照。 經濟部智玷到產局肖工消赀合作社印製 一例示記憶單元陣列（1 1 )的一平視圖係示於圖 2，圖中示出了各導電元件的重複結構之一小部分，並示 出了存在於該等導電元件之間的介質層之一些細節。一個 通常的矽基材C 4 5 )包含一均勻的且最好是大致爲平面 的上表面（4 7 )。利用一起始的離子植入及後續的擴散 ，而經由表面（4 7 )在基材（4 5 )中形成延伸擴散區 (49)、 （ 5 1 )、及（5 3 )，且該等延伸擴散區係 用來作爲在其間形成的各記憶單元之源極及汲極。爲了將 一常規提供給本說明，圖式中係沿著一第一 X方向而間隔 開該等擴散區，而長度係沿著一第二y方向而延伸，且該 等第一及第二方向在本質上係相互垂直。係以由若干列及 本紙張又度適用中國國家標準（CNS ) Λ4規格(210X 297^^1 -18- 560049 A7 B7 五、發明説明（）6 (請先閱讀背面之注意事項再填寫本頁) 若千行構成的一陣列之方式將大量的浮接閘極包含在基材 表面（4 5 )上，而該等浮接閘極之間設有適當的閘極介 質。一列的浮接閘極（5 5 - 6 0 )係鄰近且平行於諸如 另一列的浮接閘極（6 2 - 6 7 )，且一行的浮接閘極（ 69)、（55)、（62)、（71)、及（73)係 鄰近且平行於一行的浮接閘極（7 5 )、 （56)、( 63)、 （77)、及（79)。係自第一層的導電摻雜 多晶矽形成該等浮接閘極，其中係在整個表面上沈積該層 摻雜多晶矽，並利用一個或多個光罩進行蝕刻，而將該層 摻雜多晶矽分割成個別的浮接閘極。源極及汲極擴散區（ 4 9)、 （ 5 1 )、及（5 3 )係沿著y方向而連續地延 伸越過大量列的浮接閘極。 位元線解碼器及驅動器電路（1 3 )(圖1 )係經由 線路（1 5 )而連接到其中包括圖2 - 4所示擴散區（ 4 9)、 （ 5 1 )、及（5 3 )的該陣列之所有源極/汲 經濟部智慈財產^工消费合作社印製 極擴散區。各行的個別記憶單元之源極及汲極係連接到適 當的燒錄電壓，以便回應經由匯流排（2 5 )而供應的位 址及經由線路（1 9 )而供應的控制信號，而進行讀取或 燒錄。 圖2所示之結構並不在每一行的浮接閘極中採用一個 獨立的操縱閘極，而是在每兩行的浮接閘極中使用一個較 寬的操縱閘極。操縱閘極（8 1 )、 （ 8 3 )、及（8 5 )係沿著y方向而延伸，且該等操縱閘極沿著X方向之寬 度係延伸越過兩個相鄰行的浮接閘極、及位於這兩個相鄰 本紙張尺度適用中國國家標準（〇^)六4規格（2】0><297公麓） -19- 560049 A7 __ B7 五、發明説明（^ (諳先閱讀背面之注意事項再填寫本頁) 行的浮接閘極間之一源極/汲極擴散區。任何兩個該等操 縱閘極間之間隔至少等於在該等兩個操縱閘極之下的兩相 鄰行的浮接閘極之間沿著X方向的間隔，以便可於稍後在 該基材的該間隔中形成一閘極。在該第一多晶矽層及一適 當的多晶矽層間介質之上，蝕刻一第二層的在整個表面上 沈積之導電慘雜多晶砂，而形成δ亥等ί采被闊極。操縱闊極 解碼器及驅動器電路（2 1 )(圖1 )經由線路（2 3 ) 而連接到所有的該等操縱閘極，且可回應經由匯流排（ 2 5 )提供的位址、信號線（3 3 )中之控制信號、及來 自解碼器及驅動器電路（1 3 )之資料，而個別地控制該 等操縱閘極之電壓。 經濟部智悲財產局貞工消费合作社印紫 圖2所示之字線（9 1 — 9 5 )係沿著X方向而延長 ，且係在該等操縱閘極之上延伸，而該等字線之間沿著y 方向的間隔係使每一字線與一列的字線對準一列浮接閘極 。先在該第二多晶矽層及在該等操縱閘極之間露出的各區 域之上形成一介質，然後在該介質頂部的整個表面之上沈 積一第三層的導電摻雜多晶矽，然後蝕刻該第三層的導電 摻雜多晶矽，而形成該等字線。該等字線可選擇該字線所 在列中的所有記憶單元，以便進行讀取或寫入。選擇閘極 解碼器及驅動器電路（1 9 )(圖1 )係連接到每一字線 ，以便個別地選擇該記憶單元陣列中之一列。位元線及操 縱閘極解碼器及驅動器電路（1 3 )及（2 1 )然後起動 所選擇的一列內的若千個別記憶單元，以便進行讀取或寫 入。 本纸張尺度適用中國國家標準（CNS )八4規格（210X 297公釐） -20- 560049 A7 B7 ---------- " ' ^_____________ 五、發明説明（^ (請先閱讀背面之注意事項再填寫本頁} 雖然最好是以摻雜多晶矽材料製作前文所述結構中之 •該等閘極，但是亦司使用其他適當的導電材料來取代前文 所述的三個多晶矽層中之一個或多個多晶矽層。例如，用 來形成字線及選擇閘極的該第三層可使用一種多晶砂一金 屬矽化物（polycide)，該多晶矽一金屬矽化物是在多晶砂 的上表面塗佈諸如鎢等的一導電折射金屬矽化物，以便增 加其導電係數。通常並不使用多晶矽-金屬矽化物來取代 第一或第二多晶砍層，這是因爲自多晶砂-金屬砂化物生 長出氧化物的品質一般皆無法令人滿意。 圖2中並未示出金屬導體層。因爲該等擴散區及多晶 矽元件之導電係數通常是遠小於金屬之導電係數，所以金 屬導體係包含在各別的層中，且係沿著該等多晶矽元件及 擴散區之長度，而按照週期性的間隔經由任何中間層而連 接到各別的金屬線路。因爲需要分別地驅動圖2所示的所 有擴散區及多晶矽元件，所以這些金屬線路的數目與擴散 區及多晶矽元件的數目之間有一種一對一之對應關係。 經濟部智tt財產局PS工涓费合作社印製 第一製程例子
圖3 - 9示出根據本發明的一個面向而用來形成圖2 所示的陣列的一序列之步驟，圖中示出沿著圖2的斷面1 一 I (每一圖之A部分）及斷面I 1 一 1 1 (每一圖的B 部分）所取之斷面圖。首先請參閱圖3 A及3 B，圖中不 出該半導體製程中的數個起始步驟之結果。在矽基材（ 4 5 )的整個表面之上生長一薄的（例如8 0 — 1 0 0埃 本纸張尺度適用中國國家標準（CNS ) A4規格（210Χ297公f ) -21 - 560049 五、發明説明（& 的)學度）氧化物介質層（1 0 3 )。然後在介質層（ (請先閱讀背面之注意事項再填寫本頁) 1 〇 3 )之上沈積一厚的（例如5 0 0 - 3 0 0 0埃）多 晶矽層（1 0 5 )。使該層（1 〇 5 )的厚度足以著該層 的側壁而將一所需的耦合程度提供給稍後行的各操縱閘極 。可以摻雜的形式沈積該多晶矽，或者以未摻雜的形式沈 積該多晶矽，然後在一稍後的步驟中以離子植入法對該多 晶矽進行摻雜。然後在該多晶矽之上沈積一介質層，而示 出爲兩層。首先在多晶矽層（1 05)之上沈積一氮化矽 層（1 0 7 )，然後在該氮化物層（1 0 7 )之上沈積一 氧化矽層（1 0 9 )。 次一序列的步驟係示於圖4 A及4 B。首先利用一適 當的光阻掩蔽層（圖中未示出）使氧化物層（1 0 9 )產 生條狀的圖樣，然後利用該等條狀的圖樣蝕刻出各層（ 103)、 （105)、及（1〇7)之堆疊。因而使多 晶矽條（1 1 1 )、 （ 1 1 3 )、及（1 1 5 )留在要形 經濟部智姑財產局员工消赀合作社印災 成記憶單元陣列的一積體電路區域。這些多晶矽條沿著X 方向而延伸，且沿著y方向而間隔開。在利用氧化物層（ 1 0 9 )作爲蝕刻掩蔽層的一替代方式中，可在氮化矽層 (1 0 7 )上直接形成一光阻蝕刻掩蔽層。 可以至少部分與形成記憶單元陣列的該等製程步驟同 時之方式形成周邊電晶體及其他的裝置。圖4 B示出留在 積體電路中要形成此種周邊裝置的一區域之另一多晶矽條 (117)。該等周邊裝置及該記憶體陣列最好是被基材 (4 5 )中位於該等兩個區域間之一溝渠C 1 1 9 )隔離 本紙张尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -22- 經濟部智您財1局g(工消費合作社印¾ 560049 A7 B7 五、發明説明（2ί) 。可利用一光阻掩蔽層而以一獨立的蝕刻步驟形成該溝渠 (1 1 9 )。該掩蔽層並不必然自動對準該等多晶砂條。 溝渠（1 1 9 )可圍繞要形成記憶單元陣列的區域，或圍 繞該區域的大部分。最好是是使溝渠（1 1 9 )的深度低 於基材表面（101) 1000 - 4 00 0埃。 此階段時，可在基材的該記憶單兀區域中之該等乡晶 矽條（例如植入劑條（1 2 3 )及（1 2 5 ))之間進行 一離子植入C 1 2 1 )，且係利用該等多晶砂條及多晶石夕 條上的介質錯爲掩蔽層而進行離子植入。係以作爲在各言己 憶單元列之間提供隔離的步驟之一部分的方式執行上述步 驟。因而植入了硼離子。 如圖5 Α及5 Β所示，次一步驟是在整個電路結構之 上沈積諸如氧化矽等的一極厚層之電場介質（1 2 7 )。 該電場介質（1 2 7 )然後塡入多晶矽條（1 1 1 )、（ 1 1 3 )、及（1 1 5 )間之空間、以及隔離溝渠（ 119)。因而在自這些多晶矽條形成的該等最終列的浮 接閘極之間形成一電氣絕緣。係根據淺溝渠隔離（s T I )技術而形成溝渠（1 1 9 )及其塡充物。 在一例子中，如圖6 A及6 B所示之次一步驟係去除 電場介質（1 2 7 )之頂部、以及該等多晶矽條上的介質 層（1 0 7 )及（1 〇 9 )，而以較佳之方式形成一平坦 的表面（1 2 9 )。執行上述步驟時，最好是以化學機械 硏磨（Chemical Mechanical Polishing ；簡稱 C Μ P )製 程將電場介質（1 2 7 )及氧化物條（1 0 9 )向下蝕刻 本紙張尺度適用中國國家標準（CNS ) Μ規格（2】0:<297公嫠） ------1T------ (#先閱讀背面之注意事項存填寫本頁) - 23- 560049 Α7 Β7 i、發明説明（3 (請先閱讀背面之注意事項再填寫本頁) 到作爲停止層的氮化物條（1 Ο 7 )，並結合一進一步的 蝕刻步驟，以便去除這些多晶矽條間之氮化物條（1 〇 7 )及電場介質（1 2 7 )。 在圖7 - 9所示之各後續步驟中，蝕刻多晶矽條（ 1 1 1 )、 （ 1 1 3 )、及（1 1 5 )兩次，以便形成個 別的浮接閘極，且自各別的第二及第三多晶矽層形成（沿 著y方向延伸的）該等操縱閘極、及（係爲沿著X方向延 伸的該等字線的一部分之）選擇閘極。可在圖6 A及6 B 所示之表面（1 2 9 )上形成一光阻掩蔽層，並蝕刻穿過 該光阻掩蔽層，而執行上述的步驟。但是此種方式之缺點 可能是形成了不會完全相互自動對準的元件。因此，參照 前文所引述的美國專利6，1 0 3，5 7 3的圖1 1 - 1 6所述之自動對準技術是較佳的。本文中將參照圖7 -9而簡要地槪述該技術，而所引述的專利則提供了更多的 細節。 經濟部智毡財產局貞工涓費合作社印製 請參閱圖7 A及7 B，係諸如經由一光阻掩蔽層蝕亥^ 一氮化矽層，而在表面（1 2 9 )上形成一組沿著y方向 延伸的平行基準元件（1 3 1 )、 （ 1 3 3 )、及（ 13 5)。然後在該結構之上沈積一厚氧化矽層，然後以 各向異性蝕刻製程蝕刻該厚氧化矽層，以便留下間隔物（ 137)、 （139)、 （14 1)、及（143)，而 幵4成」δ亥等間隔物。然後形成一掩蔽層，並餘刻通過該掩 蔽層，而將下面的多晶矽條（1 1 1 ) 、 （ 1 1 3 )、及 (1 1 5 )分割成右干區段，例如由多晶妙條（1 1 5 ) 本纸張尺度適用中國國家標準（CNS ) Α4規格（2】ΟΧ 297公麓） -24- 560049 A7 B7 五、發明説明（4
形成 了區段 C 1 1 5 a )、 （ 1 1 5 b )、及（1 1 5 C (請先閲讀背面之注意事項再填寫本頁) )。然後利用該等多晶矽條區段及覆蓋的介質作爲一掩蔽 層，而作出源極及汲極植入區（1 4 5 )及（1 4 7 )。 因而植入了砷離子。 請參閱圖8 A及8 B，係以一選擇性蝕刻製程去除氧 化物間隔物（1 3 7 )、 （139)、 （ 1 4 1 )、及（ 14 3)。在該等多晶矽條區段的露出表面上（且因而在 基材的露出部分上）形成多晶矽間介質層（1 5 1 )及（ 15 3)。較佳的多晶矽間介質是由氧化物-氮化物-氧 化物（Oxide-Nitride-Oxide ;簡稱〇N〇）構成的一種三 層夾層。在一特定的例子中，首先在該等多晶矽條區段的 露出表面上生長一層厚度約爲1 5 0埃的氧化矽，然後沈 積厚度大約爲7 5埃的氮化矽，然後以一高溫化學汽相沈 積（Chemical Vapor Deposition ;簡稱 C V D )製程形成 經濟部智慧財1局a(工消費合作社印製 厚度約爲5 0埃的氧化矽。然後在該記憶單元陣列之上的 該〇N〇介質層上沈積一第二層的多晶矽，並將該第二層 的多晶矽沈積到該等第一多晶矽條區段間之空間。然後以 C Μ P或其他適當的材料去除製程來取除該第二多晶矽層 的頂部部分，並向下去除到氮化物基準元件（1 3 1 )、 (1 3 3 )、及（1 3 5 )的頂部，因而>3 —圖8 Α所示 形成與該第二多晶矽層隔離的操縱閘極（8 1 )及（8 3 )° 次一步驟是自圖8 A及8 B所不的結構取除氮化物基 準元件C 1 3 1 )、 （ 1 3 3 )、及（1 3 5 )。然後利 本纸张尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -25- 560049 A7 ___ B7 五、發明説明（ 用操縱閘極作爲掩蔽層，而蝕刻第一多晶矽層條c 1 15a)、 （115b)、及（115c)穿過該等操 -------；----衣-- (請先閱讀背面之注意事項再填寫本頁) 縱閘極間之空間（例如操縱閘極C 8 1 )與（8 3 )間之 空間）。在該蝕刻之前，可在操縱閘極（8 1 )及（8 3 )的頂部上生長一氧化物層。將不在氮化物基準元件（ 131)、 （133)、及（135)之上生長該氧化物 層，因而可選擇性地將該等氮化物基準元件（1 3 1 )、 (1 3 3 )、及（1 3 5 )鈾刻掉。 Φ 經濟部智总財產^2、/工涓费合作社印製 現在隔離的該等浮接閘極之間（例如浮接閘極（5 6 )與（6 7 )之間）所得到的開口係示於圖9 A。然後在 該等浮接閘極及操縱閘極的露出側邊及頂部以及露出的基 材區域之上形成一多晶矽間介質層（1 6 1 )(最好是 ΟΝΟ)。然後在該結構之上沈積一第三層的多晶矽，並 經由一光阻掩蔽層（圖中未示出）而蝕刻該第三層的多晶 矽，以便形成沿著X方向延伸且沿著y方向間隔開的若干 多晶矽條。該等多晶矽條即是該陣列的字線，亦即圖9 A 所示之字線（9 2 )。形成若千選擇電晶體閘極（例如閘 極（1 6 3 ))，作爲在該等浮接閘極之間形成的開口中 的該等字線之一部分。 該製程具有數項有利的特徵。一個特徵是自第一多晶 矽餍形成的該等浮接閘極係完全自動對準該等源極及汲極 擴散區、以及該等操縱閘極。另一項特徵是··因爲係在純 淨的基材上浮接閘極氧化物層（1 〇 3 )，所以該浮接閘 極氧化物層（1 〇 3 )是高品質的，然後以該第一多晶矽 本紙張尺度適用中國國家標準（〇^)六4規格（2]0/ 297公漦） -26- 560049 A7 - 五、發明説明（2¾ (請先閱讀背面之注意事項再填寫本頁) 層覆蓋該浮接閘極氧化物層（1 〇 3 )，然後將該第一多 曰曰砂層分割成5亥等浮接聞極。此種方式可以利用一通過閛 極氧化物的穿隧電子機構可靠地將該等浮接閘極抹除到基 材，並將熱電子自基材經由閘極氧化物注入到該等浮接閘 極，而進行燒錄。又一優點是：自基材的頂部上且係在各 列浮接閘極之間沈積的電場介質提供了這些列間之隔離， 而不必將根據S T I而形成的各氧化物塡充之溝渠定位在 各列之間。由於並無深溝渠，所以可將該等源極及汲極擴 散區連續地形成越過多列的記憶單元，而不必在每一記憶 單元中使用隔離的擴散區，然後利用額外的多晶矽位元線 將一行中的擴散區連接在一起。省略該等隔離溝渠時，可 進一步消除基材中之尖銳角落，而該等尖銳角落可能因電 場集中在經常是圍繞在這些角落的各相鄰浮接閘極，而造 成浮接閘極介質之損壞。 第一製稈例子夕戀形 經濟部智慈財產局肖工消費合作社印焚 前文中參照圖3 - 9所述之製程有許多可用於某些情 況的變形及增添。例如，請參閱圖1 〇，圖中示出對圖 7 A所示者的一修改。在進行源極及汲極植入之前，沿著 相鄰的第一多晶矽層條區段（1 1 5 b )及（1 1 5 c ) 之側壁形成介質間隔物（1 7 1 )。經由因該等間隔物（ 1 7 1 )之存在而受限之開口作出一完成的植入區（ 14 7* )。因此，該植入區（1 4 7 ’ ）窄於圖7 A所 示之植入區（1 4 7 )。因爲在將會升高該結構的溫度之 本紙張I度適用中國國家標準（CNS ) A4規ϋΤ〇Χ 297公兹) * ~~** -27- 560049 A7 ___B7 五、發明説明（ (請先閱讀背面之注意事項再填寫本頁) 後續製程步驟中，所植入的離子將會遷移，所以此種較窄 的植入區會對此種離子遷移作某種程度的補償，以便保持 最後的源極及汲極區之一所需寬度。在該離子植入之後， 去除該等間隔物（1 7 1 )，然後形成多晶矽間介質層（ 1 5 1 )及（1 5 3 )，並繼續前文所述之製程。 經濟部智慧財產局貨工消货合作社印製 圖1 1示出對參照圖8 A所示製程的另一修改。爲了 減少該等操縱閘極與基材間之耦合性，在圖7 A所示的該 等空間中且在該等第一多晶矽層條區段之間形成一厚介質 層（1 7 3 )。係在進行源極及汲極植入之後，但係在形 成多晶矽間介質層（1 5 1 )及（1 5 3 )之前，執行上 述的步驟。最好是在露出的多晶矽及矽基材表面上生長氧 化物。在矽基材表面（1 〇 1 )的摻雜區（1 4 7 )之上 的區域（1 7 3 )中生長的該氧化物之厚度大於在多晶矽 層條（1 1 5 b )及（1 1 5 c )的側邊上生長的該氧化 物之厚度。因爲存在有介質（1 7 3 )，而減少了操縱閘 極與浮接閘極之間耦合的面積，所以要控制介質（1 7 3 )的深度，以便不會超過了在操縱閘極與基材之間提供所 需程度的電場隔離之所需。 然而，可以對圖1 2 A及1 2 B所示基本製程的另一 修改來增加該耦合面積。在到了圖6 B所示之階段之後， 即去除在第一多晶矽層條（1 1 1 )、 （ 1 1 3 )、與（ 1 1 5 )間之其餘的電場介質的一部分，以便留下圖 1 2 B所示之較低量（1 2 7 ’ )。後續形成的操縱閘極 然後沿著y方向而圍繞該等浮接閘極。圖1 2 B所示的沿 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X 297公f ) -28- 560049 經濟部智¾財產局S工消费合作社卬製 A7 B7 五、發明説明（2^ 著浮接閘極（1 1 1 )、 （ 1 1 3 )、及（1 1 5 )的側 邊而向下延伸一距離的操縱閘極（8 1，）示出了上述的 情形。可以在不使用圖1 1所示的元件形成區之情形下實 施該元件形成區，但是如果一起使用這兩個元件形成區， 則y方向上增加的的耦合面積（圖i 2 B )補償了 X方向 哨減少的耦合面積（圖1 1 )。 用來增加操縱閘極與浮接閘極間之耦合面積的一替代 技術係示於圖1 3 A及1 3 B。在到了圖6 A及6 B所示 之階段之後，在表面（1 2 9 )之上沈積一額外的多晶矽 層，並在該多晶矽層中產生圖樣，以便在先前形成的浮接 閘極（1 1 1 ) 、 （ 1 1 3 )、及（1 1 5 )的頂部上且 與該等浮接閘極接觸處留下額外的浮接閘極部分（ 111’ ）、 （ 1 1 3 ’ ）' 及（1 1 5 ’ ）。該等額外 的浮接閘極部分最好是在X方向上具有與下面的浮接閘極 相同之尺寸（圖1 3 A)，但是在y方向上有較長的尺寸 (圖1 3 B )。該較長的尺寸增加了浮接閘極與操縱閘極 (81 )親合的面積。此外，如圖1 3 B所示，該等操 縱閘極可在該等浮接閘極之間而向下延伸，因而提供了通 過該等額外的浮接閘極部分之額外的耦合面積。所示之該 組態也利用該等操縱閘極來提供各相鄰額外的浮接閘極部 分間之屏蔽，其中該等鄰額外的浮接閘極部分在y方向上 比沒有該等額外部分的浮接閘極更爲密集。下文中將說明 用來形成此種T形浮接閘極的一例示技術。 對圖3 - 9所示製程及結構的另一修改係示於圖1 4 本纸張尺度適用中國國家標準（CNS ) A4規格（2】OX 297公t ) (諳先閱讀背面之注意事項再填寫本頁}
-29- 560049 A7 B7 五、發明説明（4 (請先閱讀背面之注意事項再填寫本頁) 及1 5。此處，在各列浮接閘極間的基材表面中蝕刻極淺 的溝渠，並以在該等列之間沈積的電場介質塡充該等極淺 溝渠，以便增加各相鄰列間之電氣絕緣程度。圖1 4 A及 1 4 B分別對應於圖4 A及4 B，但其差異處係在基材（ 4 5’ ）中增加了極淺溝渠（1 8 1 )。最容易的是以延 伸對前文中梦照圖4 A及4 B所述之第一多晶砂層鈾刻之 方式而形成這些極淺溝渠。最好是使所作出的該等溝渠（ 1 8 1 )之深度爲低於基材（4 5 ’ ）的表面（1 〇 1 ’ )5 0 0至1 0 0 0埃。圖1 5 A及1 5 B分別對應於圖 9 A及9 B，並示出在該製程的一稍後階段中之裝置結構 。使（沿著X方向延伸的）該等溝渠（1 8 1 )之深度保 持在淺得足以使沿著（在y方向上越過該等溝渠（1 8 1 )的）該等源極及汲極擴散區之導電性不會受到嚴重的影 響。 可根據前文中參照圖1 0 - 1 5所述的一個或多個額 外元件形成區（單獨或以各種組合之方式），而修改圖 3 - 9所示之基本製程及結構。 經濟部智祛財產咼這(工消费合作社印焚 簠二製程例子 ® 1 6 - 2 2示出一積體電路結構的例示循序橫斷面 圖，圖中示出以一對應於（但在某些方面不同於）前文中 參照圖3 - 9所述的製程之一製程形成該積體電路結構之 許多步驟。圖1 6 - 2 2所示之製程包括使用了：（以不 同於圖1 0所示的方式形成的）窄源極及汲極植入區、（ 本紙張尺度適用中國國家標隼（CNS ) μ規格(21〇χ 29—ϋ) -30- 560049 A7 ____ _ B7 五、發明説明（义 前文中參照圖1 1所述的）在基材與選擇閘極間之較厚的 介質層、（大致如圖1 3 B所示的）“ T，，形浮接閘極、 以及爲了減少選擇閘極與字線間之耦合面積而在該等選擇 聞極與該等字線之間所示之雙介質層。圖1 6 - 2 2中與 圖3 - 9所示元件對應的元件所用之代號是圖3 - 9所用 之代號加上2 〇 〇。例如，圖1 6 - 2 2所示之半導體基 材被標示爲“ 2 4 5 ”，而圖3 - 9所示之基材則標示爲 “45” 。 圖1 6 - 1 9以沿著圖2所示陣列的斷面I I 一 I I Cy方向）之斷面圖之方式示出該第二例子的某些初步製 程步驟。例如，在該基材的表面（3 0 1 )上生長一厚度 約爲9 0埃的薄隧道氧化物層（3 0 3 )。於一特定的例 子中，在該層（3 0 3 )之上沈積一厚度約爲1 0 0 0埃 的第一多晶矽層（P 1 )，然後在該多晶矽之上沈積一厚 度約爲1 0 0 0埃的氮化矽層，最後在該氮化物層之上沈 積一厚度約爲1 5 0 0埃的氧化矽層。然後利用一在該氧 化物層上形成的光阻掩蔽層（圖中未示出），將該三層的 1 ； 衣------1T------ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慈財產局工消赀合作社印製 而區 向體 方憶 y 記 著過 沿越 係圖 且面 度斷 長之 的示 伸所 延 6 向 1 方圖 X 。 著物 沿狀 有條 具千 成若 刻的 蝕開 疊隔 堆間 r—1 3 3 ( C 及 面 、 表 3 薄 3 在 1 係 3 中 ί 其 、 物 1 狀 1 條 3 種 ί 此條 個矽 三晶 中多 〇
成多 形而 上 ， 之 } N)y LO 化係的 氧 } 上 及 7 部 } 1 頂 7 3 條 ο — 矽 3 條晶 ί 矽多 條晶該 層多有 物 一 具 化之在 氮示是 的所也 狀中 ， 形圖中 ο 類 } 區 有 9 邊 上 ο 周 部 3 的 頂 ί 置 的條裝 矽層該 晶物在 適 i度 尺 i张 紙. i本 準 標 I家 -國 一國 -胁 560049 Α7 Β7 五、發明説明（2^ 氮化物層（3 0 7 )及氧化物層（3 〇 9 )的一部分之一 延伸堆疊中。 (請先閱讀背面之注意事項再填寫本頁) 在71：成g亥I虫亥U且去除了用來執行該蝕刻的光阻掩蔽層 之後，在該等堆疊條與該等堆疊條間之空間之上沈積一厚 度約爲1 0 0 0埃的氧化物層（3 1 〇 )。然後在該層（ 3 1 0 )之±形成另一光阻蝕刻掩蔽層，用以完整地保護 該陣列，但露出了各周邊元件。然後以各向異性蝕刻法蝕 刻經由該掩蔽層而露出的該氧化物層（3 1 〇 )，以便以 一種沿著其中包括多晶矽層（3 1 7 )的該堆疊的一側邊 留下一間隔物（3 2 0 )之方式，自該周邊區域去除該露 出的氧化物層（3 1 〇 )。然後將該周邊堆疊頂部上的氧 化物、間隔物（3 2 0 )、及氧化物層（3 1 0 )中受該 掩敝層保護的其餘部分合而用來作爲在蝕刻基材（2 4 5 )中的一溝渠（3 1 9 )時之一掩蔽層。例如，深度大約 爲3 0 0 0埃的該溝渠（3 1 9 )可用來使該等周邊電路 裝置與該記憶單元陣列隔離。 經濟部智¾財產局肖工消f合作社印災 圖1 7不出次一系列的製程步驟。該結構被覆蓋了諸 如厚度約爲7 0 0 〇埃的氧化物層，該氧化物層塡入溝渠 (3 1 9 )及該結構中之凹處，且塡入到在所有其他元件 β上的一涂度。然後最好是以一 c Μ P製程將該厚氧化物 層向下去除到氮化物條（3 0 7 )的頂部，因而留下一平 坦的表面（3 2 9 )。因而使得溝渠（3 1 9 )被塡充了 某一量（3 2 7 )的氧化物，且使得各多晶矽堆疊與記憶 體區域中的各氮化物條間之空間也被塡充了氧化物。 本紙張尺度適用中國國家標準（CNS ) A4規格（2】0X 297公釐） -32 - 560049 A7 ____ _B7__ 五、發明説明（士 (請先閱讀背面之注意事項再填寫本頁) 下一步驟是自正在形成的裝置之至少該記憶單元陣列 區域去除氮化物（3 0 7 )。如圖1 8所示，然後將一第 二多晶矽層（3 3 0 )沈積到因去除該氮化物而留下的空 缺處，並將該第二多晶矽層（3 3 0 )沈積到留在多晶矽 條（3 1 1 )、 （ 3 1 3 )、與（3 1 5 )之間的厚氧化 物之上。標示爲P 1 ’的該第二多晶矽層係位於自該第一 多晶矽層形成的該等條狀物（標示爲P 1 )之頂部上。這 兩個多晶矽層相互接觸，而有效地形成一單一的多晶矽結 構。如果如同在本例中係以一無摻雜的形成沈積該多晶矽 ，則隨即使該結構接受一砷離子植入。 請參閱圖1 9，現在將說明次一系列的步驟。在該多 晶矽層（3 3 0 )之上沈積一諸如厚度約爲5 5 0埃的氮 化矽層。然後在該氮化物層之上形成一掩蔽層（圖中未示 出），並使該掩蔽層沿著y方向定位，以便以儘量嚴密對 準多晶矽條（3 1 1 )、 （ 3 1 3 )、及（3 1 5 )之上 經濟部智慧財產局S(工消贽合作社印製 的方式覆蓋各氮化物條。然後經由該掩蔽層蝕刻該氮化物 層，而留下沿著X方向延伸但是沿著y方向間隔開的若干 條狀物（3 3 2 )。該氮化物蝕刻掩蔽層並未自動對準業 已形成的該結構，但是輕微的未對準並不會造成問題。 爲了用來作爲蝕刻線寬小於所用製程的解析度元件的 該多晶矽層（3 3 0 )之一掩蔽層，係沿著該等氮化物條 (3 3 2 )而形成各間隔物（3 3 4 )。在該例子中，沈 積一厚度約爲9 0 0埃的氮化物層，然後以各向異性f虫刻 法蝕刻該氮化物層，以便去除該最後一層的大部分，但是 本纸張尺ϋ用中Ϊ國家標準（CNS ) ^4規格（2】OX 297if ) 一 -33- 560049 kl —____B7 五、發明説明（j (請先閱讀背面之注意事項再填寫本頁) 留下該等間隔物（3 3 4 )，而執行上述的步驟。然後經 由該等間隔物（3 3 4 )間之延伸開口而蝕刻掉多晶矽層 ( 3 3 0 )。如圖1 9所示，最好是也去除該等多晶矽條 間之小量的該厚氧化物。 在該蝕刻之後，沿著該等延伸的P 1多晶矽條之長度 ffi!將該等多晶矽條分成若干區段，而形成了若干操縱閘極 。該系列的製程步驟係示於圖2 0及2 1，該等圖式是沿 著垂直於前文所述的圖1 6 _ 1 9的斷面圖之斷面I - I 而取的越過圖2所示陣列的X方向之斷面圖。首先以諸如 淫式蝕刻法去除該等氮化物條（3 3 2 )及該等間隔物（ 33 4 ) C圖19)。形成一介質層（348)，該介質 層（3 4 8 )最好是〇N〇結構，例如具有在該等多晶矽 條上生長的厚度爲5 0埃之氧化物（高溫氧化物（High Temperature Oxide ;簡稱Η 丁〇）、沈積的厚度爲；[5 〇 埃之氮化物、及隨後沈積的厚度爲2 0 0埃之氧化物（ 丁 E〇S )之〇N〇結構。 經濟部智达財產局肖工消贫合作社印製 然後在介質層（3 4 8 )之上形成基準元件（3 3 1 )、(3 3 3 )、及（3 3 5 )，該等基準元件係沿著圖 2 0中之y方向而延伸，且沿著y方向而間隔開。這些基 準元件分別對應於圖7 A中之元件（1 3 1 ) 、 （133 )、及（1 3 5 )。爲了形成該等基準元件，在該介質層 C 3 4 8 )之上沈積一厚度爲諸如2 5 0 0埃的氮化物層 。然後在該氮化物層的頂部形成一光阻掩蔽餍（圖中未示 出），經由該光阻掩蔽層而蝕刻該氮化物層，而留下基準 本纸張尺度適用中國國家標準（CNS) A4規格（2】0>< 297公麓） -34- 560049 A7 B7 五、發明説明（4 元件條（3 3 1 )、 （ 3 3 3 )、及（3 3 5 )。這些基 準元件條無須沿著X方向而與該結構的任何其他元件重合 〇 在自這些基準元件條的頂部去除光阻材料之後，即沿 著等多晶矽元件條的側邊而形成間隔物（3 3 7 )、( 3 3 9 )、 （ 3 4 1 )、及（3 4 3 )。在該例子中，係 以一 T E〇S沈積法將B P S G氧化物沈積到大約 1 8 0 0埃的深度，而完成上述的步驟。然後以各向異性 蝕刻法蝕刻該層，直到除了所需的該等間隔物之外去除了 所有的該層爲止。 然後將基準元件（3 3 1 )、 （ 3 3 3 )、及（ 3 3 5 )、以及相鄰的間隔物（3 3 7 )、 （ 3 3 9 )、 (3 4 1 )、及（3 4 3 )用來作爲一掩蔽層，以便經由 各相鄰間隔物間之各延伸狹縫而蝕刻該等多晶矽條及中間 厚度的隔離氧化物。圖2 0示出已經完成的該蝕刻步驟。 通常係以具有不同的蝕刻劑或不同的所用製程之不同蝕刻 步驟來取除該多晶矽及厚氧化物。該蝕刻步驟的結果即是 具有相同長度的個別多晶矽條區段（3 1 5 a )、( 3 1 5 b )、及（3 1 5 c )、以及沿著y方向而伸長且 延伸穿過該等多晶矽條之若干狹縫、及該等狹縫間之厚隔 離氧化物。 次~步驟是形成一作爲一掩蔽層之介質層（3 5 0 ) (圖2 〇 )，用以將沿著X方向的基材源極及汲極植入區 (3 4 5 )及（3 4 5 )之寬度限制在小於所採用的製程 本紙張尺度適用中國國家標隼（CNS ) Α4規格（210X 297公釐) (讀先閱讀背面之注意事項再填寫本頁) 衣·
、1T 經濟部智慧財產均肖工消費合作社印製 -35- 560049 A7 _B7_ 五、發明説明（4 (請先閱讀背面之注意事項再填寫本頁) 的一最小解析度元件之寬度。最好是以厚度約爲5 0 0埃 的T E〇S介質形成該層（3 5 0 )。該層黏著於該等多 晶矽條區段之側壁而該等側壁部分使離子無法到達基材表 面（3 0 1 )，但是留下該等側壁部分間之一空間，因而 離子可經過該空間而到達基材。這些植入區係沿著y方向 而持續地越過大量的多晶矽條區段。 然後以一適當的製程去除該層（3 5 0 )。如圖2 1 所示，然後去除間隔物（3 3 7 )、 （ 3 3 9 )、( 341)、及（343)、以及介質層（348)中在該 等間隔物之下的各部分，而留下該等基準元件（3 3 1 ) 、（3 3 3 )、及（3 3 5 )在原處。然後在該結構之上 形成一介質層，以便提供沿著該等狹縫內的露出多晶矽表 面以及氮化物基準元件（331)、 （333)、及（ 經濟部智站財產局^κ工消費合作社印製 3 3 5 )的垂直邊緣而延伸的多晶矽間介質層（3 5 1 ) 及C 3 5 3 )。該介質最好是〇N〇，且係在該等露出的 多晶矽及氮化物表面上生長並沈積一厚度約爲1 5 0埃的 氧化物層，然後沈積厚度約爲7 5埃的氮化物，然後以 Η T〇法沈積厚度約爲5 0埃的氧化物，而形成該〇N〇 。在該基材中植入的該等區域（3 4 5 )及（3 4 7 )之 上生長的起始氧化物將是較厚的，因而在稍後行的該等操 縱閘極與該基材之間提供了一所需額外程度的隔離。在本 例中，在該等植入區之上的該等層（3 5 1 )及（3 5 3 )之總厚度通常約爲3 0 0埃。 在該例中，在該結構之上沈積一深度約爲3 0 0 0埃 本紙張尺度適^中國國家標準（CNS ) Α4規格（2ΙΟΧ297公釐） -36- 560049 A7 B7 五、發明説明（3)l (請先閱讀背面之注意事項再填寫本頁) 的摻雜多晶矽層（P 2 )，該摻雜多晶矽層然後也延伸到 介質層（3 5 1 )及（3 5 3 )所形成的該等狹縫中。然 後以蝕刻法或C Μ P法將該多晶矽的頂端部分去除到氮化 物基準元件（3 3 1 )、 （ 3 3 3 )、及（3 3 5 )頂部 的水平。因而將該Ρ 2層分割成個別的操縱閘極（3 8 1 )及（3 8 3 )，且操縱閘極（3 8 1 )及（3 8 3 )係 沿著圖2 1之y方向而延伸，且係沿著X方向而間隔開。 爲了提供一用來對該第等一多晶矽層條區段進行一額 外蝕刻以便使該等操縱閘極與稍後要形成的各字線有額外 隔離之掩蔽層，以一種在各別的摻雜多晶矽操縱閘極（ 381)及C383)之上生長氧化物層（352)及（ 3 5 4 )之方式，對該結構進行氧化。次一步驟是去除露 出的氮化物基準元件（3 3 1 )、 C 3 3 3 )、及（ 3 3 5 )。然後經由各操縱閘極間所得到的開口而蝕刻多 晶矽條區段 C 3 1 5 a )、 （ 3 1 5 b )、及（3 1 5 c 經濟部智达財產局S工消費合作社印柴 )，以便形成圖2 2 A所示之各狹縫。沿著這些狹縫的側 壁及底部形成一介質層（3 6 1 )。然後通常經由這些狹 縫將離子植入基材（2 4 5 )，以便調整所得到的該等選 擇電晶體之臨界値。然後可在該等狹縫的底部上生長一額 外量的選擇閘極氧化物，作爲圖2 1所示介質層（3 6 1 )的一部分。 次一系列的步驟形成字線（2 9 2 )、 （ 2 9 3 )、 及（2 9 4 )(圖2 2 A及2 2 B )。在該特定的例子中 ，沈積一厚度約爲3 0 0 0埃的摻雜多晶矽層，該摻雜多 本纸張尺度適用中國國家標準（CNS ) A4規格（2j〇X；297公釐） -37- 560049 A7 —B7 五、發明説明（； (請先閱讀背面之注意事項再填寫本頁) 晶矽層也使該多晶矽向下延伸到剛才形成的該等狹縫。然 後採用一適當的光阻掩蔽層及蝕刻步驟來分割該多晶矽層 ，以便形成個別的字線。每一字線的多晶矽提供了諸如圖 2 2 A所示閘極（3 6 3 )等的該等選擇電晶體閘極。 從圖2 2 A可看出，於不同時間形成的兩介質層（亦 即層（3 5 1 )及（3 5 3 )、以及後來形成的層（ 3 6 1 ))使選擇閘極（3 8 1 )及（3 8 3 )與字線（ 2 9 2 )隔離。此種厚度較大的介質便利地減少了該等選 擇閘極與5亥等子線間之耦I合面積，這是一種符合我們期望 的結果。 圖2 2 B示出在與圖2 2 A所示製程相同的時點但沿 著一正交的斷面之該結構。我們將可看出，由多晶矽層 P 2形成的該等操縱閘極線向下延伸，且延伸到由p 1多 晶矽層構成的該等丁形浮接閘極之間，因而提供了 一足以 抗拒沿著y方向而極緊密地隔離的各相鄰浮接閘極間之過 度耦合之屏蔽。 經濟部智慧財產局肖工消費合作社印製 第三製程例子 形成與前文所述相同類型的陣列之另一種方法係示於 圖2 3 - 2 6，其中每一圖的“ a ”部分是正在形成的該 記憶單元陣列的一小部分沿著圖2所示之斷面I 一 I (沿 著X軸）所取的一斷面圖，而其中每一圖的“ B ”部分是 沿著圖2所示之斷面I I 一 I I (沿著y軸）所取的一斷 面圖。該實施例與前文所述的那些例子間之主要差異在於 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公爱） -38- 冰〇〇49 ΑΊ __ϋ 五、發明説明（& •係在一單一的掩蔽層形成步驟中，將沿著X方向的該等 第一多晶矽條分割成個別的浮接閘極，而不是利用該等氮 化物基準元件（圖7及8中之（131)、 （133)、 (135)等、以及圖20及21中之（331)、( 333)、 （335))形成若干掩蔽層，並在第一及第 二蝕刻步驟中對準該等掩蔽層。在進行該單一的蝕刻之後 ，沿著X方向而在各記憶單元間之每一空間中形成中間多 晶砂，而在執行了某一額外的製程之後，該中間多晶矽成 爲在交替的空間中的該等操縱閘極之一部分，並成爲選擇 電晶體的閘極，而作爲稍後完成的字線之一部分。圖 2 3 - 2 6中與圖3 - 9所示元件對應的元件所用之代號 是圖3 - 9所用之代號加上4 0 0。例如，圖2 3 - 2 6 所示之半導體基材被標示爲“ 4 4 5 ”，而圖3 _ 9所示 之基材則標示爲“ 4 5 ” 。雖然圖2 3 - 2 6只示出該記 丨思體陣列的一邰分，但是如同參照前兩個特定例子的每一 例子所述的，亦可加入各周邊電路元件，並以該基材中的 一氧化物纟貝充之溝渠將該等周邊電路元件與該陣列隔離。 請參閱圖2 3 A及2 3 B，圖中示出數個製程步驟的 結果。最好是以生長一厚度約爲9 〇埃的氧化物之方式， 在基材C 4 4 5 )的表面（5 0 1 )上形成一薄的閘極介 質層（5 0 3 )。以摻雜的方式，或以未摻雜然後繼之以 一離子植入步驟之方式，在介質（5 〇 3 )上沈積一厚度 約爲1 0 0 0埃的第一多晶矽層（P 1 ) (515)。然 後經由一適當的光阻掩蔽層（圖中未示出），而將該多晶 本紙張尺度適用中國國家標準（CNS ) Ad規格（210X 297公楚） (請先閱讀背面之注意事項再填寫本頁) 衣 經濟部智祛財產咼肖工消費合作社印製 -39- A7 B7 五、發明説明（3^ 石夕蝕刻成沿奢該基材的X方向延伸且沿著y方向有相同的 間隔之多晶矽條C 5 1 1 )、 （ 5 1 3 )、及C 5 1 5 ) 。然後在該整個陣列之上沈積一厚的氧化物層，以便塡滿 該等多晶矽條間之空間，並覆蓋該等多晶矽條。然後以鈾 刻法或C Μ P法去除該等多晶砂條頂部上的氧化物，以便 提供一極像圖6 Β所示表面（1 2 9 )之一大平滑的表面 〇 在得到此種表面之後，在該表面上形成一諸如〇Ν〇 等的多晶矽間介質層（4 0 1 )。然後在該介質層（ 4 0 1 )之上沈積一第二多晶矽層（4 0 2 )，然後在該 多晶矽（4 0 2 )之上沈積一氧化物層（4 0 3 )，並在 該氧化物（4 0 3 )之上沈積一氮化矽層（4 0 4 )。 然後經由另一光阻掩蔽層（圖中未示出）蝕刻圖 2 3 Α及2 3 Β所示的所完成之各層的堆疊，以便將該等 第一多晶矽（P 1 )條分割成個別的浮接閘極，並將各層 (4 0 1 - 4 0 4 )之該堆疊分割成沿著y方向而延伸並 沿著X方向而間隔開的條狀物a、b、 c、及d。通常係 將該等條狀物及該等條狀物間之間隔的寬度選擇爲具有用 來製造該電路結構的製程所能達到的最小線寬。也蝕刻該 等P 1條狀物間之介質。 然後在該等隔開的條狀物之側壁及露出的基材表面上 形成一薄的介質層（4 0 6 )，該介質層（4 0 6 )最好 是以與先前例子所述的層（3 5 1 )及（3 5 3 )相同之 方式而形成之Ο N 0。然後在該結構之上沈積一厚的氧化 本紙張尺度適用中國國家標準（CNS ) Μ規格（2】〇χ 297公漦） (請先閱讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局肖工消费合作社印製 _ ΑΠ _ 560049 ΖΚΊ _Β7 五、發明説明（▲ (請先閱讀背面之注意事項再填寫本頁) 物層，然後以各向異性蝕刻法蝕刻掉該氧化物層，而留下 間隔物，因而在該等垂直表面上形成若干間隔物（4 0 7 )。經由該等堆疊間之每隔一個空間將離子植入基材，並 以一適當的掩蔽層（圖中未示出）覆蓋其餘的空間，而作 出源極及汲極區（4 4 9 )及（4 5 1 )。最好是在形成 該等間隔物（4 0 7 )之後才執行該離子植入，以便可沿 著X方向而得到極窄的植入區，但是可以較簡易地執行上 述步驟。因爲該等堆疊間之空間持續越過一較大範圍的該 陣列，所以形成了沿著y方向而延伸越過大量列的記憶單 元之若干連續的源極及汲極植入區。 次一步驟是在整個區域之上沈積一第三多晶矽層，以 便在該等間隔物（4 0 7 )間之每一空間中提供多晶矽。 然後以蝕刻法去除該多晶矽，而留下多晶矽條（4 1 0 ) 、（4 1 1 )、及（4 1 2 ) ( I P )，該等多晶矽條係 經濟部智慈財產局員工消費合作社印製 沿著y方向而延伸，且該等多晶矽條具有在P 2多晶矽層 ( 4 02)之上且在氮化物層（ 4 04)之下的上表面^ 沿著X方向越過該結構形成每隔一個的中間多晶矽條（其 中包括元件（4 1 1 ))，然後形成一作爲一字線的一部 分的選擇電晶體閘極。諸如元件（4 1 0 )及（4 1 2 ) 等的其他的中間多晶矽元件隨後變成該等操縱閘極的一部 分。 幾個更多的製程步驟之結果係示於圖2 5 A及2 5 B 。在氧化物及氮化物層（4 0 3 )及C 4 0 4 )中形成若 千深度向下達到P 2多晶矽層（4 0 2 )之通道。這些通 本纸張尺度適用中國國家摞準（CNS ) A4規格（2)0X297公釐） -41 - 560049 Β7 ~ __________ _ 五、發明説明（sb (請先閲讀背面之注意事項再填寫本頁} 道係沿著y方向而連續，且係在每隔一個的中間多晶矽（ I P )條之上沿著X方向而間隔開。如圖2 5 A所示，已 在中間多晶矽條（4 1 0 )及（4 1 2 )之上作出此種通 道，但是避開了在中間多晶矽條（4 1 1 )附近的區域。 最好是經由一光阻掩蔽層（圖中未示出）而在氮化物層（ 4〇4)上蝕刻，而形成這些通道。如圖25A所示，這 些通道是P 2 ’多晶矽條（4 1 5 )及（4 1 6 )所佔用 的區域，且分別被氧化物層（4 1 7 )及（4 1 8 )所覆 蓋。 經濟部智恶財產局员工消赀合作社印製 在形成該等通道之後，在該表面之上沈積另一多晶矽 層，以便塡滿這些通道。於該沈積期間，以一適當的掩蔽 層（圖中未示出）覆蓋該等中間空間（例如爲中間多晶矽 條（4 1 1 )所佔用的空間）。以蝕刻法或C Μ P法將該 多晶矽層的頂部向下去除到氮化物層（4 0 4 )的頂部。 因而留下被多晶矽條塡滿的所形成之該等通道。然後將該 多晶矽氧化，以便在該等多晶矽條的頂部上形成保護介質 層（4 1 7 )及（4 1 8 )。在該氧化步驟期間，最好是 以另一暫時性的掩蔽層覆蓋露出的中間多晶矽表面（例如 多晶矽條（4 1 1 )的表面），以免該等中間多晶矽條表 面被氧化。 從圖2 5 Α可看出，Ρ 2 ’條（4 1 5 )與Ρ 2多晶 矽條（4 0 2 a )及（4 0 2 b )以及中間多晶矽條（ 4 1 0 )接觸。這些元件都分別具有導電性，且在實體上 及電氣上都連接在一起。在圖2 6 A中代號爲（4 2 1 ) 本紙張尺度適用中國國家標準（CNS ) A4規格（2】〇X 297公釐] ' "~ -42- 560049 經濟部智您財產局員工消费合作社印餐 A7 五、發明説明（岛 的該組合提供了 一沿著Υ方向而延伸的操縱闊極’且該操 縱閘極與兩相鄰行的浮接閘極（其中包括浮接閘極（ 4 5 5 )及（4 5 6 ))之間有電容性的親合。圖中亦示 出一類似的複合操縱閘極（4· 2 2 ) ° 然後在該陣列之上沈積另一多晶矽層，並蝕刻該多晶 矽層而在將各字線留在適當的地方，而形成字線（ 4 9 2 _ 4 9 5 )。作爲該蝕刻步驟的一部分，也分割各 浮接閘極之間每隔一個的空間內之中間多晶矽條，而留下 位於其各別的字線之下並與該等字線有機械性及電氣性接 觸的若干個別之選擇電晶體閘極。因此，該等隔離的中間 多晶矽閘極元件及字線合而形成了諸如圖2 6 A所示的條 狀物（4 9 2 )之條狀物。 替代性儲存元件 已參照將導電浮接閘極用來作爲電荷儲存元件的這類 記憶單元，而說明了前文中之發明摘要及快閃 E E P R〇M d 1思單兀’特定例子。然而，亦、可將前文所 述的該等記憶單元結構及製程之許多部分應用於將電荷捕 獲介質用來作爲儲存元件以取代浮接閘極之記憶單元。當 以一介質取代該等浮接閘極時，係將該介質夾在控制或操 縱閘極與基材之間。雖然可將該介質分割成具有與該等浮 接閘極相同的尺寸及位置之個別的元件，但是通常不需要 如此作，it是因爲此種介質將局部地捕獲電荷。可在除了 各選擇電晶體所佔用的區域之外的整個陣列之上延伸 本紙張尺度適用中國國家標準（CN’S) A4規^ ----Ί----- (請先閲讀背面之注意事項再填寫本頁) 訂 -43- 560049 A7 _____ ΒΊ 五、發明説明（4)| (請先閲讀背面之注意事項再填寫本頁) 荷1捕獲介質。一種特定的組態是在若干條狀物中形成該介 胃，而該等條狀物係沿著y方向而持續地延伸越過大量列 的記憶單元，但是該等條狀物個別地具有一容納於X方向 上相鄰選擇電晶體之間的寬度。在將該介質之上的一個或 多個多晶矽層分割成其延伸多晶矽條的進行過程中，可在 $有不良影響的情形下去除該介質的其他區域，但是並不 需要如此作。每一記憶單元內夾在一導電閘極與該記憶單 元通道內的基材間之一部分的該介質然後成爲該記憶單元 的一電荷儲存元件。介質儲存元件之記憶單元係大致述於 下列的技術論文及專利，本發明特此引用該等論文及專利 之全文以供參照：Chan 等人的論文 "A True Single-Transistor Qxide-Nitride -OxideEEPROMDevice，，，該論文 係刊載於“丨EEE Electron Device Letters, Vo丨. EDL-8, No . 3，March 1 987” 第 93 - 95 頁；Nozaki 等人的論 文 "A 1 -MbEEPROMwith MONOS Memory Cell for Semiconductor Disk Application”，該論文係干丨J 載於 "IEEE Journal of Solid State Circuit, Vol . 26，No . 4, 經濟部智丛財產局負工消費合作社印製
April 1991” 第 4 97-501 頁；Eitan 等人的論文 "NR〇M: A Novel Localized Trapping, 2-Bit Nonvolatile Memory C e I 丨”，該論文係刊載於"IEEE Electron Device Letters, Vol . 21，No . 11，November 200CT第 5 4 3 - 545頁；以及美國專利5，851 ，881。 有三種可使用的特定電荷捕獲介質材料及組態。一種 是兩層的介質，其中係在基材上生長氧化物，並在該氧化 本紙張尺度適用中國國家標隼（〇^)六4規格（210乂/297公釐） -44 - 560049 A7 B7 五、發明说明（4 物之上沈積一氮化矽層（即“ ◦ N ”組態）。另一種是三 層的結構，其中係以生長及（或）沈積之方式在該氮化石夕 層之上增加另一氧化矽層（即“〇N〇”組態）。第三種 替代性材料是夾在閘極與半導體基材表面之間的一單一層 的含矽量大之二氧化矽。後一種材料係述於下列兩篇論文 ，且本發明特此引用該等論文之全文以供參照：DiMari a 等人的論文 “Electrically-alterable read-only-memory using Si-rich Si02 injectors and a floating polycrystalline silicon storage layer,J ,該論文係刊載於 “J · Appl · Phys · 52 (7)，J u I y 1 98 1，，第 4 8 2 5 - 4 8 4 2 頁；Hori 等人的論文"A M〇SF ET with Si-implanted Gate-S i 〇2 Insulator for Nonvolatile Memory Applications”，該論文係刊載於‘‘IE DM 92，Apr ill 992”第 4 6 9 - 4 7 2 頁。 糸吉論 雖然已參照本發明的一些特定例子而說明了本發明的 各種面向，但是我們當了解，本發明有權受到最後的申請 專利範圍的完整範圍內之保護。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） ----1’----0^―丨 (請先閱讀背面之注意事項再填寫本頁) 經濟部智竑財產局8工消费合作社印製
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Claims (1)

  1. 經濟部智慧財產局員工消費合作社印製 560049 A8 B8 C8 D8 六、申請專利範圍 1 1 . 一種非揮發性記憶體，包含： 在一半導體基材上形成的一陣列之電荷儲存元件； 位於沿著越過該陣列的至少一個方向的該等電荷儲存 元件之間的電場介質材料；以及 越過該陣列的電荷儲存元件的頂部且沿著該等至少一 個方向而延伸的若干導電控制閘極，且設有一位於其間之 介質層，該介質層向下伸出到介於相鄰的該等電荷儲存兀 件間之該電場介質中形成之若干狹縫中，該等控制閘極的 該等向下部分提供了沿著該一方向的各相鄰電荷儲存元件 間之電氣屏蔽。 2 ·如申請專利範圍第1項之記憶體，其中該等個別 的電荷儲存元件在沿著該等至少一個方向的該等電荷儲存 元件之頂部及底部部分具有不同的寬度，該等頂部部分寬 於該等底部部分，且該等控制閘極在其間向下伸出一個至 少等於該等頂部部分的厚度之距離。 3 ·如申請專利範圍第1項之記憶體，其中係在該半 導體基材的一表面之上形成該電場介質。 4 .如申請專利範圍1項之記憶體，其中該陣列包含 按照由若千列及若干行組成的一正規型樣而配置之該等儲 存元件，該等至少一個方向係沿著該等行而舜伸，且其中 該等列包含若干選擇閘極及該基材中之若干源極/汲極區 ，而該等源極/汲極區係交替地位於沿著該等列的各相鄰 儲存元件之間。 · 5 . —種非揮發性記憶體，包含： 本紙張尺度適用中國國家摞準（CNS ) A4規格（」〇χ297公釐） ^ M IT------# (請先閱讀背面之注意事項再填寫本頁) -46 - 經濟部智慧財產局員工消费合作社印製 560049 A8 B8 C8 __ D8 々、申請專利範圍 2 在一基材表面上形成的一長方形陣列之電荷儲存元件 ，且設有一位於其間之第一介質層，該等個別的電荷儲存 元件包含一靠著該第一介質層之第一部分，該第一部分具 有一沿著越過該陣列的一方向之第一寬度，該等個別的電 荷儲存元件且包含一連同該第一部分而整體形成之第二部 分，該第二部分邋開該第一介質層有一距離，且該第二部 分具有一沿著該一方向之第二寬度，而該第二寬度大於該 第一寬度；以及 越過複數個電荷儲存兀件的表面且沿著該一方向而延 伸之若干伸長的導電控制閘極，該等伸長的導電控制閘極 距離該基材最遠，且設有一位於其間之第二介質層，該等 控制閘極又在各相鄰的電荷儲存元件之間延伸一個至少等 於該等電荷儲存元件的該第二部分的厚度之距離，該等控 制閘極在各相鄰電荷儲存元件之間的該等延伸提供了在至 少該等電荷儲存元件的該等第二部分之間且沿著該一方向 之電氣屏蔽。 6 .如申請專利範圍第5項之非揮發性記憶體，其中 介質材料塡滿了各相鄰的該等電荷儲存元件的該等第一部 分間之空間，並包含位於其內的一狹縫，而該等控制閘極 在各相鄰電荷儲存元件的該等第一部分之間延伸一距邋而 進入該狹縫。 7 .如申請專利範圍第6項之非揮發性記憶體，其中 係在該基材表面之上形成位於各相鄰的該等電荷儲存元件 的該等第一部分間之該介質材料。 本紙張尺度適用中國國家摞準（CNS ) A4規格（210X297公漦） —J—：----------、訂------AW (請先閱讀背面之注意事項再填寫本頁) -47 - 560049 A8 B8 C8 D8 々、申請專利範圍 3 8 .如申請專利範圍第5項之非揮發性記憶體，其中 該陣列包含若干記憶單元，該等記憶單元沿著越過該陣列 的一第二方向而個別地包含位於相鄰的基材源極及汲極區 間之兩個電荷儲存元件、及位於該等兩個電荷儲存元件間 之一選擇電晶體，而該源極及汲極係垂直於該一方向。 9 . 一種形成一非揮發性記憶體積體電路之方法，包 含下列步驟： 在一基材表面之上生長一介質層； 在該介質層之上沈積一導電材料層； 去除該導電材料層的一部分，以便形成複數個狹縫， 該等狹縫留下沿著一第一方向而延伸且沿著一第二方向而 間隔開的若千導電材料層條，該第一方向及第二方向係相 互正交； 然後在位於該等導電材料層條間之該等複數個狹縫之 上沈積電場介質，並使該電場介質延伸進入該等複數個狹 縫；以及 將該等第一導電材料層條分隔成若干個別的浮接閘極 ，因而形成由由若干列及若干行組成的一陣列之該等浮接 閘極，且夾在該等浮接閘極與基材表面間之該生長的介質 層使該等浮接閘極與該基材表面個別地隔離。 1〇·如申請專利範圍第9項之方法，又包含下列步 驟：在該基材表面中形成若千導電離子條，該等導電離子 條係連續越過複數列的浮接閘極且沿著該第二方向而延伸 ，且在各行浮接閘極之間沿著該第一方向而間隔開。 本紙張尺度適用中國國家襟準（CNS ) A4規格（210x297公餐） (請先閲讀背面之注意事項再填寫本頁) *11 經濟部智慧財產局員工消費合作社印製 -48- 560049 A8 B8 C8 D8 六、申請專利範圍 4 1 1 ·如申請專利範圍第1 〇項之方法，又包含下列 步*驟：形成若干溝渠，該等溝渠係越過複數個離子植入區 而、沿著該電場介質而延伸，且係在該等列的浮接閘極之間 且沿著該第二方向而間隔開；以及以一介質材料塡滿該等 溝渠，該等溝渠係淺到不會中斷該等基材離子條沿著其長 度之導電性。 1 2 ·如申請專利範圍第1 1項之方法，又包含下列 步驟：提供與該陣列的浮接閘極相鄰之若干周邊電路；在 該陣列與該等周邊電路之間形成至少一個溝渠；以及以一 介質材料塡滿該等至少一個溝渠，因而在電氣上隔離該陣 列及該等周邊電路，而該等至少一個溝渠遠深於該等列的 浮接閘極間之該等溝渠。 1 3 ·如申請專利範圍第9項之方法，又包含下列步 驟：提供與該陣列的浮接閘極相鄰之若干周邊電路；在該 陣列與該等周邊電路之間形成至少一個溝渠；以及以一介 質材料塡滿該等至少一個溝渠，因而在電氣上隔離該陣列 及該等周邊電路。 1 4 ·如申請專利範圍第9項之方法，其中沈積該導 電層之該步驟包含下列步驟：沈積多晶矽材料。 1 5 · —種在一基材上形成一非揮發性記憶體陣列之 方法，包含下列步驟： 在該基材的一表面之上生長一介質層； 在該介質層之上沈積一第一多晶矽層； · 去除該第一多晶矽層的一部分，以便形成複數個狹縫 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇Χ29*7公釐） (請先閱讀背面之注意事項再填寫本頁) I裝· *1T 經濟部智慧財產局員工消費合作社印製 -49- 560049 A8 B8 C8 _ D8 六、申請專利範圍 5 ，該等狹縫留沿著~第一方向而延伸且沿著一第二方向而 間隔開的若干第一多晶矽層條，該第一方向及第二方向係 相互正交； (請先閲讀背面之注意事項再填寫本頁) 然後在位於該等第一多晶矽層條間之該等複數個狹縫 之上沈積電場介質，並使該電場介質延伸進入該等複數個 狹縫； 去除該電場介質的一頂部部分，以便形成一越過該等 第一多晶矽層條之均勻平面，因而留下沿著該第二方向的 該等第一多晶砂層條間之電場介質； 然後去除該等第一多晶矽層條及電場介質的一部分， 而去除的型樣形成了第二複數個狹縫，該等第二複數個狹 縫係越過複數個該等第一多晶矽層條並沿著該第二方向而 延伸，且係沿著該第一方向而規則地間隔開，因而將該等 第一多晶矽層條分隔成位於該等第二複數個狹縫間之若干 區段，且該等區段具有沿著該第一方向之相等長度； 經濟部智慧財產局員工消費合作社印製 經由該等第二複數個狹縫而將離子植入到該基材，而 其餘的第一多晶砂層條區段及電場介質係用來作爲一掩蔽 層，用以使離子無法到達在該等第二複數個狹縫之外的該 基材，因而形成植入該基材的若千連續離子條，而該等離 子條係越過複數個該等第一多晶矽層條而沿著該第二方向 延伸； 然後自在該均勻表面之上沈積的且進入該等第二複數 個狹縫之一第二多晶矽層形成若千操縱閘極，該等操縱閘 極係沿著該第二方向而延伸，且係沿著該第一方向而間隔 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） ^ 560049 A8 B8 C8 D8 六、申請專利範圍 6 開； (請先閲讀背面之注意事項再填寫本頁 去除在各相鄰操縱閘極之間露出的該等第一多晶矽層 條區段之一部分，因而形成位於各相鄰浮接閘極間之若干 空間；以及 然後自在該等操縱閘極之上沈積的且進入各相鄰浮接 閘極間之空間的一第三多晶矽層形成若干字線，該等字線 係沿著該第二方向而間隔開，且係越過個別列的浮接閘極 而沿著該第一方向而延伸。 1 6 ·如申請專利範圍第1 5項之方法，其中形成操 縱閘極之該步驟包含下列步驟：在無須自動對準該第一多 晶矽層的該等第二複數個狹縫之情形下，使用.一在該沈積 的第二多晶矽層之上的一蝕刻掩蔽層。 1 7 ·如申請專利範圍第1 5項之方法，其中形成操 縱閘極之該步驟包含下列步驟：使其間具有空間的該等操 縱閘極之方位爲沿著該第一方向自動對準該第一多晶矽層 中相鄰的該等第二複數個狹縫之中間。 1 8 ·如申請專利範圍第1 5項之方法，其中去除該 經濟部智慧財產局員工消費合作社印製 等第一多晶矽層及電場介質且使去除的型樣形成第二複數 個狹縫之該步驟包含下列步驟： 形成一介質掩蔽層的若千第一構成部分，該等第一構 成部分之長度方位係沿著該第二方向並越過該等第一多晶 矽層條及其間之電場氧化物，且該等第一構成部分係沿著 該第一方向而規則地間隔開；以及 · 沿著該等第一構成部分的兩側邊而形成若千介質間隔 本紙張尺度適用中國國家摞準（CNS ) A4規格（2I0X297公瘦） -51 - 560049 A8 B8 C8 D8 穴、申請專利範圍 7 物，作爲該介質掩蔽層之第二構成部分，而減少了用來植 入離子的該等第二複數個狹縫之寬度。 (請先閲讀背面之注意事項再填寫本頁) 1 9 .如申請專利範圍第1 8項之方法，其中形成該 等操縱閘極之該步驟包含下列步驟： 在將離子植入該基材之後，去除該介質掩蔽層的該等 間隔物，而將該等掩蔽層第一構成部分留在適當的位置； 在該等掩蔽層第一構成部分之上及之間沈積該第二多 晶矽層； 去除該第二多晶矽層中在該等掩蔽層第一構成部分之 上的任何部分；以及 然後去除該等掩蔽層第一構成部分，而形成了沿著該 第一方向且係在該等操縱閘極之間的若干空間。 2 0 .如申請專利範圍第1 9項之方法，其中分隔該 等個別的第一多晶矽層條區段之該步驟包含下列步驟：經 由該等操縱閘極間之該等空間而蝕刻該等第一多晶矽層條 區段。 2 1 .如申請專利範圍第2 0項之方法，其中形成字 經濟部智慧財產局員工消费合作社印製 線之該步驟包含下列步驟：經由該等操縱閘極間之該等空 間而將該第三多晶矽層沈積到各相鄰浮接閘極間之該等空 間。 . . 2 2 ·如申請專利範圍第1 5項之方法，其中去除該 電場介質的該頂部部分之該步驟包含下列步驟：使用化學 機械平面化（C h e m i c a I M e c h a n i c a I P I a n a r i z a t i ο η ;簡稱 CMP)。 本紙張尺度適用中國國家榡準（CNS ) A4規格（210 X297公簸） -52- 560049 A8 B8 C8 D8 六、申請專利範圍 8 2 3 .如申請專利範圍第1 5項之方法，又包含下列 步驟：在將該等個別的第一多晶矽層條區段分隔成兩個浮 接_極之後，將一介質材料沈積到在各相鄰浮接閘極之間 形成的若干空間，而塡充這些空間的一部分，且形成字線 之該後續步驟包含下列步驟：將該第三多晶矽層沈積到在 該沈積的介質材料之上的該等空間。 2 4 ·如申請專利範圍第1 5項之方法，又包含下列 步驟：在將該等個別的第一多晶矽層條區段分隔成兩個浮 接閘極之後，在該基材中形成若干凹處，且該等凹處係對 準各相鄰浮接閘極間之該等空間，且其中形成字線之該後 續步驟包含下列步驟：經由各相鄰浮接閘極間之該等空間 而將該第三多晶矽層沈積到該等基材凹處。 2 5 ·如申請專利範圍第2 4項之方法，其中將該等 第一多晶矽層條區段分隔成兩個浮接閘極之該步驟又包含 下列步驟：在該等相鄰浮接閘極的側壁上形成若干間隔物 ，以便減少在各相鄰浮接閘極之間露出的該等第一多晶矽 層條區段之範圍。 2 6 ·如申請專利範圍第1 5項之方法，又包含下列 步驟：在形成該等操縱閘極之前，先將該等第一多晶矽餍 條間之該電場介質之厚度減少到低於該等第一多晶矽層條 的一上表面及一頂部部分之水平，且其中後續形成該等操 縱閘極之該步驟包含下列步驟：使該等操縱閘極園繞在該 等第一多晶矽層條的該等側邊之上表面及側邊部分附近。 2 7 ·如申請專利範圍第1 5項之方法，又包含下列 本紙張尺度適用中國國家標準（CNS ) A4規格（2I0X297公釐） —^------— (請先閱讀背面之注意事項再填寫本頁) 訂 d 經濟部智慧財產局員工消費合作社印奴 -53- 560049 A8 B8 C8 D8 7、申請專利乾圍 9 (請先閱讀背面之注意事項再填寫本頁) 步驟：在經由該等第二複數個狹縫將離子植入該基材之前 ，先沿著該等第二複數個狹縫的側邊而形成若干間隔物， 而縮小該等第二複數個狹縫沿著該第一方向之寬度，因而 在縮小該寬度之後，接著經由該等第二複數個狹縫而植入 離子。 2 8 .如申請專利範圍第2 7項之方法，又包含下列 步驟：在經由變窄的該等第二複數個狹縫而將離子植入該 基材之後，去除該等間隔物。 2 9 .如申請專利範圍第‘1 5項之方法，又包含下列 步驟：在形成該等第二複數個狹縫之前，先在該均勻表面 之上沈積又一多晶矽層，並將該又一層分隔成位於該等第 一多晶矽層條的頂部上之若干進一步之條狀物，該等進一 步之條狀物係沿著該第一方向而延伸，且係沿著該第二方 向而間隔開一個小於沿著該第二方向的該等第一多晶矽層 條間之距離的距離，而在用來形成該等第二複數個狹縫並 分隔該等第一多晶矽層條區段之後續製程中，該等進一步 之條狀物成爲該等第一多晶矽條的一部分。 經濟部智慧財產局員工消費合作社印製 3 0 · —種在一基材上形成一非揮發性記憶體陣列之 方法，包含下列步驟： 在該基材的一表面之上生長一介.質層； 在該介質層之上沈積一第一多晶矽層； 去除該第一多晶矽層的一部分，以便形成複數個狹縫 ，該等狹縫留沿著一第一方向而延伸且沿著一第二方向而 間隔開的若干第一多晶矽層條，該第一方向及第二方向係 本紙張尺度適用中國國家標準（CNS ) A4規格ΤζίΟχϋ公釐) '： "- -54 - 560049 A8 B8 C8 D8 六、申請專利範圍 10 相互正交； (請先閱讀背面之注意事項再填寫本頁) 然後在位於該等第一多晶矽層條間之該等第一複數個 狹縫之上沈積電場介質，並使該電場介質延伸進入該等第 一複數個狹縫； 去除該電場介質的一頂部部分，以便形成一越過該等 第一多晶矽層條之均勻平面，因而留下沿著該第二方向的 該等第一多晶矽層條間之電場介質； 然後去除該等第一多晶矽層條及電場介質的一部分， 而去除的型樣形成了第二複數個狹縫，該等第二複數個狹 縫係越過複數個該等第一多晶矽層條並沿著該第二方向而 持續延伸，且係沿著該第一方向而規則地間隔開，因而將 該等第一多晶矽層條分隔成若干個別的浮接閘極； 經由每隔一個的該等第二複數個狹縫而將離子植入到 該基材，因而形成植入該基材的若干連續離子條，而該等 離子條係越過複數列的浮接閘極而沿著該第二方向延伸； 然後在至少位於各相鄰浮接閘極間之該等個別的第二 複數個狹縫內形成若干多晶矽元件； 經濟部智葸財產局員工消費合作社印製 自該均勻表面之上沈積的且接觸該等每隔一個的該等 第二複數個狹縫內的該等多晶矽元件之另一多晶矽層形成 若干操縱閘極，且該等操縱閘極係沿著該第二方向而延伸 ，且係沿著該第一方向而間隔開；以及 自該等操縱閘極之上沈積的且接觸該等第二複數個狹 縫中除了該等每隔一個的狹縫以外的其他狹縫內的該等多 晶矽元件之又一多晶矽層形成若千字線，且該等字線係沿 本紙張尺度適用中國國家標準（CNS ) A4規格（2】0X297公釐） -55 - 560049 A8 B8 C8 D8 六、申請專利範圍 11 著該第二方向而間隔開，且係越過個別列的浮接閘極而沿 著該第一方向而延伸。 3 1 . —種在一積體電路基材上形成之非揮發性記憶 體，包含： 在該基材的一第一區域中形成之一陣列的記憶單元； 其中包括關解碼器、若干驅動器、及若干感測放大器 的該記憶單元陣列之若干周邊電路，且係在該基材中並不 與該第一區域重疊的一第二區域中形成該等周邊電路；以 及 在該基材中於第一區域與第二區域之間形成之一溝渠 ，該溝渠之深度至少爲3 0 0 0埃，且係以一介質材料塡 滿該溝渠，因而將該記憶單元陣列與該等周邊電路隔離。 (請先閲讀背面之注意事 1# -項再填· 裝— ；寫本頁) 、1T 4 經濟部智慈財產局員工消費合作社印製 本紙張尺度適用中國國家梯·準（CNS ) Α4規格（210X297公釐） -56 -
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Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762092B2 (en) * 2001-08-08 2004-07-13 Sandisk Corporation Scalable self-aligned dual floating gate memory cell array and methods of forming the array
DE10153384B4 (de) * 2001-10-30 2007-08-02 Infineon Technologies Ag Halbleiterspeicherzelle, Verfahren zu deren Herstellung und Halbleiterspeichereinrichtung
US6925007B2 (en) 2001-10-31 2005-08-02 Sandisk Corporation Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
US6542407B1 (en) * 2002-01-18 2003-04-01 Sandisk Corporation Techniques of recovering data from memory cells affected by field coupling with adjacent memory cells
JP2003218244A (ja) * 2002-01-24 2003-07-31 Seiko Epson Corp 半導体装置の製造方法
US6894930B2 (en) 2002-06-19 2005-05-17 Sandisk Corporation Deep wordline trench to shield cross coupling between adjacent cells for scaled NAND
KR101110191B1 (ko) * 2002-06-19 2012-02-15 쌘디스크 코포레이션 스케일 낸드용 인접셀들 사이의 크로스 커플링을 실드하기위한 딥 워드라인 트렌치
US7843899B2 (en) * 2002-09-20 2010-11-30 Avaya Inc. Apparatus and method for providing call status information
US6908817B2 (en) * 2002-10-09 2005-06-21 Sandisk Corporation Flash memory array with increased coupling between floating and control gates
US6888755B2 (en) * 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
US6944063B2 (en) 2003-01-28 2005-09-13 Sandisk Corporation Non-volatile semiconductor memory with large erase blocks storing cycle counts
US7759719B2 (en) 2004-07-01 2010-07-20 Chih-Hsin Wang Electrically alterable memory cell
US7550800B2 (en) * 2003-06-06 2009-06-23 Chih-Hsin Wang Method and apparatus transporting charges in semiconductor device and semiconductor memory device
US7613041B2 (en) 2003-06-06 2009-11-03 Chih-Hsin Wang Methods for operating semiconductor device and semiconductor memory device
US7105406B2 (en) * 2003-06-20 2006-09-12 Sandisk Corporation Self aligned non-volatile memory cell and process for fabrication
US6979857B2 (en) * 2003-07-01 2005-12-27 Micron Technology, Inc. Apparatus and method for split gate NROM memory
US7221008B2 (en) 2003-10-06 2007-05-22 Sandisk Corporation Bitline direction shielding to avoid cross coupling between adjacent cells for NAND flash memory
US7183153B2 (en) * 2004-03-12 2007-02-27 Sandisk Corporation Method of manufacturing self aligned non-volatile memory cells
US6989320B2 (en) * 2004-05-11 2006-01-24 Advanced Micro Devices, Inc. Bitline implant utilizing dual poly
JP2006054283A (ja) * 2004-08-11 2006-02-23 Nec Electronics Corp 不揮発性半導体記憶装置，及びその製造方法
US7064030B2 (en) * 2004-10-08 2006-06-20 Freescale Semiconductor, Inc. Method for forming a multi-bit non-volatile memory device
US7518179B2 (en) * 2004-10-08 2009-04-14 Freescale Semiconductor, Inc. Virtual ground memory array and method therefor
US20060076604A1 (en) * 2004-10-08 2006-04-13 Prinz Erwin J Virtual ground memory array and method therefor
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US7402886B2 (en) * 2004-11-23 2008-07-22 Sandisk Corporation Memory with self-aligned trenches for narrow gap isolation regions
US7381615B2 (en) * 2004-11-23 2008-06-03 Sandisk Corporation Methods for self-aligned trench filling with grown dielectric for high coupling ratio in semiconductor devices
US7482223B2 (en) * 2004-12-22 2009-01-27 Sandisk Corporation Multi-thickness dielectric for semiconductor memory
US7266787B2 (en) * 2005-02-24 2007-09-04 Icera, Inc. Method for optimising transistor performance in integrated circuits
US20060190893A1 (en) * 2005-02-24 2006-08-24 Icera Inc. Logic cell layout architecture with shared boundary
US7411244B2 (en) 2005-06-28 2008-08-12 Chih-Hsin Wang Low power electrically alterable nonvolatile memory cells and arrays
JP2007027760A (ja) * 2005-07-18 2007-02-01 Saifun Semiconductors Ltd 高密度不揮発性メモリアレイ及び製造方法
US7582929B2 (en) * 2005-07-25 2009-09-01 Freescale Semiconductor, Inc Electronic device including discontinuous storage elements
US7619270B2 (en) * 2005-07-25 2009-11-17 Freescale Semiconductor, Inc. Electronic device including discontinuous storage elements
US7619275B2 (en) * 2005-07-25 2009-11-17 Freescale Semiconductor, Inc. Process for forming an electronic device including discontinuous storage elements
US7642594B2 (en) * 2005-07-25 2010-01-05 Freescale Semiconductor, Inc Electronic device including gate lines, bit lines, or a combination thereof
US7112490B1 (en) * 2005-07-25 2006-09-26 Freescale Semiconductor, Inc. Hot carrier injection programmable structure including discontinuous storage elements and spacer control gates in a trench
US7670902B2 (en) * 2005-07-26 2010-03-02 Semiconductor Manufacturing International (Shanghai) Corporation Method and structure for landing polysilicon contact
US7541240B2 (en) * 2005-10-18 2009-06-02 Sandisk Corporation Integration process flow for flash devices with low gap fill aspect ratio
US20070120180A1 (en) * 2005-11-25 2007-05-31 Boaz Eitan Transition areas for dense memory arrays
KR100711000B1 (ko) * 2005-11-28 2007-04-24 동부일렉트로닉스 주식회사 이중 게이트를 구비한 모스트랜지스터 및 그 제조방법
US7592224B2 (en) 2006-03-30 2009-09-22 Freescale Semiconductor, Inc Method of fabricating a storage device including decontinuous storage elements within and between trenches
US7951669B2 (en) 2006-04-13 2011-05-31 Sandisk Corporation Methods of making flash memory cell arrays having dual control gates per memory cell charge storage element
US7838922B2 (en) * 2007-01-24 2010-11-23 Freescale Semiconductor, Inc. Electronic device including trenches and discontinuous storage elements
US7572699B2 (en) * 2007-01-24 2009-08-11 Freescale Semiconductor, Inc Process of forming an electronic device including fins and discontinuous storage elements
US7651916B2 (en) * 2007-01-24 2010-01-26 Freescale Semiconductor, Inc Electronic device including trenches and discontinuous storage elements and processes of forming and using the same
US7745285B2 (en) 2007-03-30 2010-06-29 Sandisk Corporation Methods of forming and operating NAND memory with side-tunneling
JP2008283095A (ja) * 2007-05-14 2008-11-20 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US7681164B2 (en) * 2007-08-31 2010-03-16 Synopsys, Inc. Method and apparatus for placing an integrated circuit device within an integrated circuit layout
US7829936B2 (en) * 2007-10-17 2010-11-09 Spansion Llc Split charge storage node inner spacer process
US8072023B1 (en) 2007-11-12 2011-12-06 Marvell International Ltd. Isolation for non-volatile memory cell array
US8120088B1 (en) 2007-12-07 2012-02-21 Marvell International Ltd. Non-volatile memory cell and array
US7759201B2 (en) * 2007-12-17 2010-07-20 Sandisk 3D Llc Method for fabricating pitch-doubling pillar structures
JP5328145B2 (ja) * 2007-12-24 2013-10-30 ラピスセミコンダクタ株式会社 不揮発性メモリデバイス及びその製造方法
US7981592B2 (en) * 2008-04-11 2011-07-19 Sandisk 3D Llc Double patterning method
US7786015B2 (en) * 2008-04-28 2010-08-31 Sandisk 3D Llc Method for fabricating self-aligned complementary pillar structures and wiring
US20090273015A1 (en) * 2008-04-30 2009-11-05 Atmel Corporation Non-volatile memory cell
US7732235B2 (en) 2008-06-30 2010-06-08 Sandisk 3D Llc Method for fabricating high density pillar structures by double patterning using positive photoresist
US7781269B2 (en) * 2008-06-30 2010-08-24 Sandisk 3D Llc Triangle two dimensional complementary patterning of pillars
US8076056B2 (en) * 2008-10-06 2011-12-13 Sandisk 3D Llc Method of making sub-resolution pillar structures using undercutting technique
US8080443B2 (en) * 2008-10-27 2011-12-20 Sandisk 3D Llc Method of making pillars using photoresist spacer mask
US7846756B2 (en) * 2008-12-31 2010-12-07 Sandisk 3D Llc Nanoimprint enhanced resist spacer patterning method
US8084347B2 (en) * 2008-12-31 2011-12-27 Sandisk 3D Llc Resist feature and removable spacer pitch doubling patterning method for pillar structures
US8114765B2 (en) * 2008-12-31 2012-02-14 Sandisk 3D Llc Methods for increased array feature density
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
US7923305B1 (en) 2010-01-12 2011-04-12 Sandisk 3D Llc Patterning method for high density pillar structures
US8026178B2 (en) 2010-01-12 2011-09-27 Sandisk 3D Llc Patterning method for high density pillar structures
US9153309B2 (en) 2010-02-07 2015-10-06 Zeno Semiconductor Inc. Semiconductor memory device having electrically floating body transistor, semiconductor memory device having both volatile and non-volatile functionality and method or operating
US8759908B2 (en) * 2011-11-01 2014-06-24 Alpha And Omega Semiconductor Incorporated Two-dimensional shielded gate transistor device and method of manufacture
US20160181435A1 (en) * 2014-12-22 2016-06-23 Wafertech, Llc Floating gate transistors and method for forming the same

Family Cites Families (97)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US610357A (en) * 1898-09-06 The norbis petcrs co
US5168465A (en) * 1988-06-08 1992-12-01 Eliyahou Harari Highly compact EPROM and flash EEPROM devices
US5268319A (en) * 1988-06-08 1993-12-07 Eliyahou Harari Highly compact EPROM and flash EEPROM devices
US5095344A (en) 1988-06-08 1992-03-10 Eliyahou Harari Highly compact eprom and flash eeprom devices
US5043940A (en) 1988-06-08 1991-08-27 Eliyahou Harari Flash EEPROM memory systems having multistate storage cells
US5268318A (en) * 1988-06-08 1993-12-07 Eliyahou Harari Highly compact EPROM and flash EEPROM devices
US5198380A (en) * 1988-06-08 1993-03-30 Sundisk Corporation Method of highly compact EPROM and flash EEPROM devices
US5070032A (en) 1989-03-15 1991-12-03 Sundisk Corporation Method of making dense flash eeprom semiconductor memory structures
US5172338B1 (en) 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
DE69033262T2 (de) 1989-04-13 2000-02-24 Sandisk Corp., Santa Clara EEPROM-Karte mit Austauch von fehlerhaften Speicherzellen und Zwischenspeicher
US5053839A (en) * 1990-01-23 1991-10-01 Texas Instruments Incorporated Floating gate memory cell and device
IT1243303B (it) * 1990-07-24 1994-05-26 Sgs Thomson Microelectronics Schieramento di celle di memoria con linee metalliche di connessione di source e di drain formate sul substrato ed ortogonalmente sovrastate da linee di connessione di gate e procedimento per la sua fabbricazione
US5343063A (en) * 1990-12-18 1994-08-30 Sundisk Corporation Dense vertical programmable read only memory cell structure and processes for making them
US5512505A (en) * 1990-12-18 1996-04-30 Sandisk Corporation Method of making dense vertical programmable read only memory cell structure
US20080079059A1 (en) * 1991-04-24 2008-04-03 Eon Silicon Solution Inc. Method of manufacturing a nonvolatile semiconductor memory device and select gate device having a stacked gate structure
US5313421A (en) 1992-01-14 1994-05-17 Sundisk Corporation EEPROM with split gate source side injection
US5712180A (en) 1992-01-14 1998-01-27 Sundisk Corporation EEPROM with split gate source side injection
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5315541A (en) 1992-07-24 1994-05-24 Sundisk Corporation Segmented column memory array
JP2750986B2 (ja) * 1992-10-27 1998-05-18 尚茂 玉蟲 分割ゲート型カソード短絡構造を有する絶縁ゲート静電誘導サイリスタ
US5471423A (en) * 1993-05-17 1995-11-28 Nippon Steel Corporation Non-volatile semiconductor memory device
US5604032A (en) * 1993-10-19 1997-02-18 Matsushita Electric Industrial Co., Ltd. Fluorine-containing carboxylic acid amine salt and a magnetic recording medium with the same thereon
WO1995022837A1 (en) * 1994-02-17 1995-08-24 National Semiconductor Corporation A method for reducing the spacing between the horizontally-adjacent floating gates of a flash eprom array
US5756385A (en) * 1994-03-30 1998-05-26 Sandisk Corporation Dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers
US5661053A (en) 1994-05-25 1997-08-26 Sandisk Corporation Method of making dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers
US5640032A (en) * 1994-09-09 1997-06-17 Nippon Steel Corporation Non-volatile semiconductor memory device with improved rewrite speed
US5498560A (en) * 1994-09-16 1996-03-12 Motorola, Inc. Process for forming an electrically programmable read-only memory cell
JP2655124B2 (ja) * 1995-03-06 1997-09-17 日本電気株式会社 不揮発性半導体記憶装置およびその製造方法
EP0827608B1 (de) 1995-05-23 1998-11-11 Daimler-Benz Aktiengesellschaft Verfahren zur rechnergestützten messung und prüfung von elektrischen schaltungen, insbesondere von elektronischen baugruppen, und prüfplatz zur durchführung des verfahrens
US5579259A (en) * 1995-05-31 1996-11-26 Sandisk Corporation Low voltage erase of a flash EEPROM system having a common erase electrode for two individually erasable sectors
US5680345A (en) * 1995-06-06 1997-10-21 Advanced Micro Devices, Inc. Nonvolatile memory cell with vertical gate overlap and zero birds beaks
DE19525070C2 (de) * 1995-07-10 2001-12-06 Infineon Technologies Ag Elektrisch schreib- und löschbare Festwertspeicherzellenanordnung und Verfahren zu deren Herstellung
JP3366173B2 (ja) 1995-07-31 2003-01-14 シャープ株式会社 不揮発性半導体メモリの製造方法
US5712179A (en) * 1995-10-31 1998-01-27 Sandisk Corporation Method of making triple polysilicon flash EEPROM arrays having a separate erase gate for each row of floating gates
KR0179163B1 (ko) * 1995-12-26 1999-03-20 문정환 비휘발성 메모리 셀 및 그 제조방법
US5903495A (en) * 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
KR100192551B1 (ko) * 1996-05-16 1999-06-15 구본준 반도체 메모리 소자 및 그의 제조방법
US5786988A (en) * 1996-07-02 1998-07-28 Sandisk Corporation Integrated circuit chips made bendable by forming indentations in their back surfaces flexible packages thereof and methods of manufacture
US5751038A (en) * 1996-11-26 1998-05-12 Philips Electronics North America Corporation Electrically erasable and programmable read only memory (EEPROM) having multiple overlapping metallization layers
JP3512976B2 (ja) * 1997-03-21 2004-03-31 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
JPH10320988A (ja) * 1997-05-23 1998-12-04 Sony Corp 半導体不揮発性記憶装置、そのデータプログラム方法、およびその製造方法
JP4330670B2 (ja) * 1997-06-06 2009-09-16 株式会社東芝 不揮発性半導体記憶装置
JP3602691B2 (ja) * 1997-06-27 2004-12-15 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
JP3583583B2 (ja) * 1997-07-08 2004-11-04 株式会社東芝 半導体装置及びその製造方法
US5851881A (en) 1997-10-06 1998-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making monos flash memory for multi-level logic
JP3540579B2 (ja) 1997-11-07 2004-07-07 株式会社東芝 半導体記憶装置及びその製造方法
US5867429A (en) * 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
US5981335A (en) * 1997-11-20 1999-11-09 Vanguard International Semiconductor Corporation Method of making stacked gate memory cell structure
JP3447939B2 (ja) * 1997-12-10 2003-09-16 株式会社東芝 不揮発性半導体メモリ及びデータ読み出し方法
JPH11186419A (ja) * 1997-12-25 1999-07-09 Toshiba Corp 不揮発性半導体記憶装置
US6069382A (en) * 1998-02-11 2000-05-30 Cypress Semiconductor Corp. Non-volatile memory cell having a high coupling ratio
JP4056611B2 (ja) * 1998-03-17 2008-03-05 富士通株式会社 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のメモリデータの再生方法
US6403421B1 (en) * 1998-04-22 2002-06-11 Sony Corporation Semiconductor nonvolatile memory device and method of producing the same
JP3298509B2 (ja) * 1998-06-12 2002-07-02 日本電気株式会社 半導体装置の製造方法
JP2000024076A (ja) * 1998-07-08 2000-01-25 Kazuko Tsutsumi 血液循環促進袋
KR100297712B1 (ko) * 1998-07-23 2001-08-07 윤종용 고집적화를위한불휘발성메모리및그제조방법
KR100284739B1 (ko) * 1998-09-25 2001-05-02 윤종용 불휘발성메모리장치제조방법
JP3866460B2 (ja) * 1998-11-26 2007-01-10 株式会社東芝 不揮発性半導体記憶装置
TW399288B (en) 1998-12-24 2000-07-21 United Microelectronics Corp Structure of flash memory and the manufacturing method thereof
US6281075B1 (en) 1999-01-27 2001-08-28 Sandisk Corporation Method of controlling of floating gate oxide growth by use of an oxygen barrier
CN1691338A (zh) * 1999-02-01 2005-11-02 株式会社日立制作所 非易失性存储器元件
US6256225B1 (en) * 1999-02-26 2001-07-03 Micron Technology, Inc. Construction and application for non-volatile reprogrammable switches
US6159801A (en) 1999-04-26 2000-12-12 Taiwan Semiconductor Manufacturing Company Method to increase coupling ratio of source to floating gate in split-gate flash
KR20010004990A (ko) * 1999-06-30 2001-01-15 김영환 플래쉬 이이피롬 셀 및 그 제조 방법
US6103573A (en) 1999-06-30 2000-08-15 Sandisk Corporation Processing techniques for making a dual floating gate EEPROM cell array
US6151248A (en) * 1999-06-30 2000-11-21 Sandisk Corporation Dual floating gate EEPROM cell array with steering gates shared by adjacent cells
US6235586B1 (en) * 1999-07-13 2001-05-22 Advanced Micro Devices, Inc. Thin floating gate and conductive select gate in situ doped amorphous silicon material for NAND type flash memory device applications
EP1104023A1 (en) 1999-11-26 2001-05-30 STMicroelectronics S.r.l. Process for manufacturing electronic devices comprising non-volatile memory cells
US6518618B1 (en) 1999-12-03 2003-02-11 Intel Corporation Integrated memory cell and method of fabrication
JP2001168306A (ja) * 1999-12-09 2001-06-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR100317488B1 (ko) * 1999-12-28 2001-12-24 박종섭 플래쉬 메모리 소자의 제조 방법
JP2002026151A (ja) * 2000-07-05 2002-01-25 Mitsubishi Electric Corp 半導体メモリ装置
US6529410B1 (en) * 2000-09-20 2003-03-04 Advanced Micro Devices, Inc. NAND array structure and method with buried layer
US6512263B1 (en) * 2000-09-22 2003-01-28 Sandisk Corporation Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming
TW457713B (en) * 2000-10-06 2001-10-01 Winbond Electronics Corp Manufacturing method of EEPROM cell
JP3984020B2 (ja) * 2000-10-30 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
KR100389918B1 (ko) * 2000-11-14 2003-07-04 삼성전자주식회사 빠른 프로그램 속도를 갖는 고집적 불활성 메모리 셀 어레이
US6654217B2 (en) * 2000-12-29 2003-11-25 Square D Company Quick responding instantaneous trip system
US6738289B2 (en) 2001-02-26 2004-05-18 Sandisk Corporation Non-volatile memory with improved programming and method therefor
US6559009B2 (en) * 2001-03-29 2003-05-06 Macronix International Co. Ltd. Method of fabricating a high-coupling ratio flash memory
KR100598092B1 (ko) 2001-05-18 2006-07-07 삼성전자주식회사 플래시 메모리 및 그 형성 방법
JP2002359308A (ja) * 2001-06-01 2002-12-13 Toshiba Corp 半導体記憶装置及びその製造方法
US6522580B2 (en) * 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
US6762092B2 (en) * 2001-08-08 2004-07-13 Sandisk Corporation Scalable self-aligned dual floating gate memory cell array and methods of forming the array
KR101110191B1 (ko) * 2002-06-19 2012-02-15 쌘디스크 코포레이션 스케일 낸드용 인접셀들 사이의 크로스 커플링을 실드하기위한 딥 워드라인 트렌치
US6894930B2 (en) * 2002-06-19 2005-05-17 Sandisk Corporation Deep wordline trench to shield cross coupling between adjacent cells for scaled NAND
US6770932B2 (en) * 2002-07-10 2004-08-03 Kabushiki Kaisha Toshiba Semiconductor memory device having a memory region and a peripheral region, and a manufacturing method thereof
US6888755B2 (en) * 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
JP3927156B2 (ja) * 2003-02-26 2007-06-06 株式会社東芝 不揮発性半導体記憶装置
JP4005962B2 (ja) * 2003-09-22 2007-11-14 株式会社東芝 不揮発性半導体記憶装置
US7154779B2 (en) * 2004-01-21 2006-12-26 Sandisk Corporation Non-volatile memory cell using high-k material inter-gate programming
US7355237B2 (en) * 2004-02-13 2008-04-08 Sandisk Corporation Shield plate for limiting cross coupling between floating gates
US7183153B2 (en) * 2004-03-12 2007-02-27 Sandisk Corporation Method of manufacturing self aligned non-volatile memory cells
ATE516311T1 (de) * 2004-10-12 2011-07-15 Exxonmobil Chem Patents Inc Trialkylaluminium-behandelter träger
JP4521366B2 (ja) * 2006-02-22 2010-08-11 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
US7615445B2 (en) * 2006-09-21 2009-11-10 Sandisk Corporation Methods of reducing coupling between floating gates in nonvolatile memory

Also Published As

Publication number Publication date
US7211866B2 (en) 2007-05-01
KR20040035732A (ko) 2004-04-29
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EP1415346A2 (en) 2004-05-06
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US20040175888A1 (en) 2004-09-09
AU2002324633A1 (en) 2003-02-24
KR100965112B1 (ko) 2010-06-23
US7858472B2 (en) 2010-12-28
KR101032266B1 (ko) 2011-05-06
CN100578793C (zh) 2010-01-06
US6953970B2 (en) 2005-10-11
JP4753536B2 (ja) 2011-08-24
US20070161191A1 (en) 2007-07-12
KR20100051728A (ko) 2010-05-17

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