TWI603512B - 電阻式隨機存取記憶體結構 - Google Patents

Description

電阻式隨機存取記憶體結構

本發明是有關於一種記憶體結構，且特別是有關於一種電阻式隨機存取記憶體結構。

由於非揮發性記憶體具有資料在斷電後也不會消失的優點，因此許多電器產品中必須具備此類記憶體，以維持電器產品開機時的正常操作。目前，業界積極發展的一種非揮發性記憶體元件是電阻式隨機存取記憶體(resistive random access memory，RRAM)，其具有寫入操作電壓低、寫入抹除時間短、記憶時間長、非破壞性讀取、多狀態記憶、結構簡單以及所需面積小等優點，因此在未來將可成為個人電腦和電子設備所廣泛採用的非揮發性記憶體元件之一。

目前業界提出一種高密度的三維電阻式隨機存取記憶體，然而如何進一步地提高適用於大電流操作的三維電阻式隨機存取記憶體的面積使用率為目前業界積極追求的目標。

本發明提供一種電阻式隨機存取記憶體結構，其可有效地提高適用於大電流操作的記憶體的面積使用率。

本發明提出一種電阻式隨機存取記憶體結構，包括至少一個電阻式隨機存取記憶體。電阻式隨機存取記憶體包括電晶體、介電層及多個第一電阻式隨機存取記憶胞串。介電層覆蓋電晶體。第一電阻式隨機存取記憶胞串設置於介電層中。各個第一電阻式隨機存取記憶胞串包括多個第一記憶胞、多條第一位元線及內連線結構。第一位元線分別電性連接各個第一記憶胞。內連線結構電性連接於第一記憶胞，並且第一位元線與內連線結構係分別位於第一記憶胞兩側。第一電阻式隨機存取記憶胞串包含之內連線結構彼此分離，且內連線結構將第一電阻式隨機存取記憶胞串電性連接至同一電晶體的同一端子。

依照本發明的一實施例所述，在電阻式隨機存取記憶體結構中，電晶體例如是單一個電晶體或串聯的兩個電晶體。

依照本發明的一實施例所述，在電阻式隨機存取記憶體結構中，電晶體例如是金氧半場效電晶體、雙載子接面電晶體(bipolar junction transistor)、接面場效電晶體(junction field effect transistor)、金屬半導體場效電晶體(metal-semiconductor field effect transistor)或調變摻雜場效電晶體(modulation doped field effect transistor)。

依照本發明的一實施例所述，在電阻式隨機存取記憶體 結構中，各個第一記憶胞包括第一電極、第二電極及第一可變電阻結構。第一電極電性連接於內連線結構。第二電極設置於第一電極的側壁上。第一可變電阻結構設置於第一電極與第二電極之間。

依照本發明的一實施例所述，在電阻式隨機存取記憶體結構中，各個第一記憶胞更包括氧化矽層及阻障層。氧化矽層設置於第一電極與第一可變電阻結構之間。阻障層設置於第一可變電阻結構與第二電極之間。

依照本發明的一實施例所述，在電阻式隨機存取記憶體結構中，部分第二電極可位於第一電極的上表面上。電阻式隨機存取記憶體更包括絕緣層。絕緣層設置於第二電極與第一電極的上表面之間。

依照本發明的一實施例所述，在電阻式隨機存取記憶體結構中，電阻式隨機存取記憶體更包括至少一個第二電阻式隨機存取記憶胞串。第二電阻式隨機存取記憶胞串設置於介電層中。第二電阻式隨機存取記憶胞串包括多個第二記憶胞與電性連接於第二記憶胞的內連線結構。第二電阻式隨機存取記憶胞串與第一電阻式隨機存取記憶胞串中的一者共用內連線結構且電性連接至同一電晶體的同一端子。

依照本發明的一實施例所述，在電阻式隨機存取記憶體結構中，各個第二記憶胞包括第三電極、第四電極及第二可變電阻結構。第三電極電性連接於內連線結構。第四電極設置於第三 電極的側壁上。第二可變電阻結構設置於第三電極與第四電極之間。

依照本發明的一實施例所述，在電阻式隨機存取記憶體結構中，各個第二記憶胞更包括氧化矽層及阻障層。氧化矽層設置於第三電極與第二可變電阻結構之間。阻障層設置於第二可變電阻結構與第四電極之間。

依照本發明的一實施例所述，在電阻式隨機存取記憶體結構中，部分第四電極可位於第三電極的上表面上，且電阻式隨機存取記憶體更包括絕緣層。絕緣層設置於第四電極與第三電極的上表面之間。

依照本發明的一實施例所述，在電阻式隨機存取記憶體結構中，電性連接至同一電晶體的同一端子的第一記憶胞與第二記憶胞中的相鄰兩個例如是不共用位元線。

依照本發明的一實施例所述，在電阻式隨機存取記憶體結構中，電性連接至不同電晶體的第一記憶胞與第二記憶胞中的相鄰兩個可共用位元線。

依照本發明的一實施例所述，在電阻式隨機存取記憶體結構中，電性連接至同一電晶體的同一端子的第一記憶胞中的相鄰兩個例如是不共用位元線。

依照本發明的一實施例所述，在電阻式隨機存取記憶體結構中，電性連接至不同電晶體的第一記憶胞中的相鄰兩個可共用位元線。

依照本發明的一實施例所述，在電阻式隨機存取記憶體結構中，當電阻式隨機存取記憶體的數量為多個時，不同電阻式隨機存取記憶體中的多條位元線可藉由同一層中的導體層或下方的導體層進行電性連接。

依照本發明的一實施例所述，在電阻式隨機存取記憶體結構中，各個內連線結構包括多層第一導體層及至少一層第二導體層。第一導體層堆疊設置且彼此電性連接。第二導體層設置於第一導體層的側壁上。

依照本發明的一實施例所述，在電阻式隨機存取記憶體結構中，各個內連線結構包括多層阻障層，分別覆蓋第一導體層的側壁與下表面，且覆蓋第二導體層的側壁與下表面。

基於上述，在本發明所提出的電阻式隨機存取記憶體結構中，由於單一個電阻式隨機存取記憶體具有多個第一電阻式隨機存取記憶胞串，且多個第一電阻式隨機存取記憶胞串藉由彼此分離的不同內連線結構電性連接至同一電晶體的同一端子，因此可有效地提高適用於大電流操作的記憶體的面積使用率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10、20、30‧‧‧電阻式隨機存取記憶體結構

12、22、32‧‧‧電阻式隨機存取記憶體

100‧‧‧基底

102‧‧‧電晶體

103、103a~103i‧‧‧介電層

104、104a‧‧‧閘極

105‧‧‧第一電阻式隨機存取記憶胞串

106、106a‧‧‧閘介電層

107‧‧‧隔離結構

108、108a、110、110a‧‧‧摻雜區

109‧‧‧第一記憶胞

112、112a‧‧‧間隙壁

113、117‧‧‧內連線結構

114、114a‧‧‧摻雜延伸區

115a~115d‧‧‧第一導體層

116‧‧‧第二導體層

118‧‧‧阻障層

120‧‧‧第一電極

122‧‧‧第二電極

124‧‧‧第一可變電阻結構

126a~126e‧‧‧位元線

128、142‧‧‧絕緣層

130、148‧‧‧氧化矽層

131‧‧‧源極線

132‧‧‧第二電阻式隨機存取記憶胞串

134‧‧‧第二記憶胞

136‧‧‧第三電極

138‧‧‧第四電極

140‧‧‧第二可變電阻結構

144、146‧‧‧導體層

圖1為本發明一實施例的電阻式隨機存取記憶體結構的立體 圖。

圖2為圖1中的單一個電阻式隨機存取記憶體的立體圖。

圖3為圖1的立體上視圖。

圖4為沿著圖1中的I-I’剖面線的剖面圖。

圖5為本發明另一實施例的電晶體的剖面圖。

圖6為本發明另一實施例的電阻式隨機存取記憶體結構的剖面圖。

圖7為本發明另一實施例的電阻式隨機存取記憶體結構的剖面圖。

圖1為本發明一實施例的電阻式隨機存取記憶體結構的立體圖。圖2為圖1中的單一個電阻式隨機存取記憶體的立體圖。圖3為圖1的立體上視圖。圖4為沿著圖1中的I-I’剖面線的剖面圖。在圖1至圖3的立體圖中，為了清楚地進行說明，省略繪示介電層、阻障層與記憶胞中的氧化矽層。

請參照圖1至圖4，電阻式隨機存取記憶體結構10包括至少一個電阻式隨機存取記憶體12。電阻式隨機存取記憶體12包括電晶體102、介電層103及多個第一電阻式隨機存取記憶胞串105。在此實施例中，電阻式隨機存取記憶體結構10是以包括多個電阻式隨機存取記憶體12為例來進行說明。

電晶體102例如是單一電晶體或串聯的兩個電晶體。電晶體102例如是金氧半場效電晶體、雙載子接面電晶體、接面場效電晶體、金屬半導體場效電晶體或調變摻雜場效電晶體。

在此實施例中，電晶體102是以單一個金氧半場效電晶體為例進行說明，但本發明並不以此為限。電晶體102包括閘極104、閘介電層106、摻雜區108、摻雜區110、間隙壁112及摻雜延伸區114。閘介電層106位於閘極104與基底100之間。摻雜區108與摻雜區110分別位於閘極104兩側的基底100中。在此實施例中，摻雜區108與摻雜區110分別可作為電晶體102的端子。舉例來說，摻雜區108可作為汲極使用，且摻雜區110可作為源極使用。間隙壁112位於閘極104兩側的基底100上。摻雜延伸區114位於間隙壁112下方的基底100中，且可作為輕摻雜汲極(LDD)使用。電晶體102中的各構件的材料與製造方法為本領域技術人員所周知，故於此不再贅述。

圖5為本發明另一實施例的電晶體的剖面圖。在另一實施例中，電阻式隨機存取記憶體12中的電晶體102亦可採用串聯的兩個電晶體。請同時參照圖1與圖5，圖5的電晶體202與圖1的電晶體102的差異在於：電晶體202除了包括電晶體102外，更包括電晶體102a。在圖5中，電晶體102a包括閘極104a、閘介電層106a、摻雜區108a、摻雜區110、間隙壁112a及摻雜延伸區114a。閘極104a位於閘極104一側的基底100上。閘介電層106a位於閘極104a與基底100之間。摻雜區108a與摻雜區110位於閘極104a兩側的基底100 中。在此實施例中，摻雜區108與摻雜區108a分別可作為電晶體202的端子。舉例來說，摻雜區108可作為汲極使用，且摻雜區108a可作為源極使用。間隙壁112a位於閘極104a兩側的基底100上。摻雜延伸區114a位於間隙壁112a下方的基底100中，且可作為輕摻雜汲極(LDD)使用。電晶體202中的各構件的材料與製造方法為本領域技術人員所周知，故於此不再贅述。在圖5的實施例中，電晶體102與電晶體102a例如是藉由共用摻雜區110而進行串聯。

請繼續參照圖1至圖4，電阻式隨機存取記憶體結構10更可包括隔離結構107，設置於相鄰兩個電晶體102之間。隔離結構107例如是淺溝渠隔離結構。

介電層103覆蓋電晶體102。在此實施例中，介電層103例如是至少由介電層103a~103i所形成，但本發明並不以此為限。所屬技術領域具有通常知識者應可依照產品設計需求(如，內連線結構的層數或記憶胞數量等)來調整介電層103的層數。介電層103的材料例如是氧化矽。介電層103的形成方法例如是化學氣相沉積法。

第一電阻式隨機存取記憶胞串105設置於介電層103中。各個第一電阻式隨機存取記憶胞串105包括多個第一記憶胞109及內連線結構113。在此實施例中，是以單一個電阻式隨機存取記憶體12具有兩個第一電阻式隨機存取記憶胞串105為例來進行說明，但本發明並不以此為限。只要單一個電阻式隨機存取記憶體 12具有兩個以上的第一電阻式隨機存取記憶胞串105即屬於本發明所保護的範圍。

此外，在圖4的頁面最右側的電阻式隨機存取記憶體12中，雖然第一電阻式隨機存取記憶胞串105中的第一記憶胞109均是位於內連線結構113的左側，但本發明並不以此為限。所屬技術領域具有通常知識者可依照產品設計需求來調整第一電阻式隨機存取記憶胞串105中的第一記憶胞109的位置，亦即可選擇性地將第一記憶胞109設置於內連線結構113的左側或右側。

請繼續參照圖1至圖4，內連線結構113電性連接於第一記憶胞109。內連線結構113彼此分離，且內連線結構113將多個第一電阻式隨機存取記憶胞串105電性連接至同一電晶體102的同一端子(如，摻雜區108)。

各個內連線結構113包括第一導體層115a~115d及至少一層第二導體層116。第一導體層115a~115d堆疊設置且彼此電性連接。第二導體層116設置於第一導體層115d的側壁上。第一導體層115a~115d及第二導體層116的材料分別例如是銅、鋁或鎢。在此實施例中，第一導體層115a的材料是以鎢為例進行說明，且第一導體層115b~115d及第二導體層116的材料是以銅為例進行說明。內連線結構113的形成方法例如是金屬鑲嵌法或組合使用沉積製程、微影製程與蝕刻製程而形成。

此外，各個內連線結構更包括多層阻障層118。阻障層118覆蓋第一導體層115b~115d的側壁與下表面，且覆蓋第二導體層116的側壁與下表面，可用以防止銅擴散。

各個第一記憶胞109包括第一電極120、第二電極122及第一可變電阻結構124。第一電極120電性連接於內連線結構113。第一電極120可為內連線結構113(如，第二導體層116)的一部分。

第二電極122設置於第一電極120的側壁上。第二電極122分別可為位元線126a、126b的一部分。位元線126a、126b的材料分別例如是銅、鋁或鎢。在此實施例中，位元線126a、126b的材料是以銅為例進行說明。位元線126a、126b的形成方法例如是金屬鑲嵌法或組合使用沉積製程、微影製程與蝕刻製程而形成。

此外，部分第二電極122可位於第一電極120的上表面上。此時，電阻式隨機存取記憶體12更可包括絕緣層128。絕緣層128設置於第二電極122與第一電極120的上表面之間，以電性隔離第二電極122與第一電極120。絕緣層128的材料例如是氮化矽。絕緣層128的形成方法例如是化學氣相沉積法。

第一可變電阻結構124設置於第一電極120與第二電極122之間。第一可變電阻結構124的材料例如是金屬氧化物，如氧化鉿、氧化鎂、氧化鎳、氧化鈮、氧化鈦、氧化鋁、氧化釩、氧化鎢、氧化鋅或氧化鈷。第一可變電阻結構124的形成方法例如是化學氣相沉積法。此外，記憶胞109中的第二電極122與周邊 電路區中的金屬內連線(未繪示)可採用同一道金屬製程所形成。因此，為了避免在周邊電路區中的金屬內連線中形成第一可變電阻結構124，可在形成第一可變電阻結構124之前，先在周邊電路區中預定形成的金屬內連線的開口中填入犧牲層(如，多晶矽層)，且在形成第一可變電阻結構124之後，移除犧牲層。如此一來，藉由後續金屬製程所形成的周邊電路區中的金屬內連線不會產生因第一可變電阻結構124而使得阻值提高的問題。

此外，各個第一記憶胞109更包括氧化矽層130及阻障層118。氧化矽層130設置於第一電極120與第一可變電阻結構124之間。當第一記憶胞109中具有氧化矽層130時，第一可變電阻結構124與氧化矽層130可產生二極體的效果，而能夠有效地阻擋漏電流(sneak current)，進而防止誤動作產生。氧化矽層130的形成方法例如是化學氣相沉積法。此外，氧化矽層130的形成方法亦可採用如同上述第一可變電阻結構124的形成方法，而可藉由犧牲層來避免在周邊電路區中的金屬內連線中形成氧化矽層130，因此周邊電路區中的金屬內連線不會產生因氧化矽層130而使得阻值提高的問題

阻障層118設置於第一可變電阻結構124與第二電極122之間。在此實施例中，阻障層118亦可覆蓋位元線126a、126b的側壁與下表面。

在此實施例中，各個電阻式隨機存取記憶體12更可包括內連線結構117與源極線131。內連線結構117可將源極線131連 接至電晶體102的另一端子(如，摻雜區110)。內連線結構117與源極線131的材料分別例如是銅、鋁或鎢。內連線結構117與源極線131的形成方法分別例如是金屬鑲嵌法或組合使用沉積製程、微影製程與蝕刻製程而形成。

此外，各個電阻式隨機存取記憶體12更可包括至少一個第二電阻式隨機存取記憶胞串132，以更進一步地提高適用於大電流操作的記憶體的面積使用率。第二電阻式隨機存取記憶胞串132設置於介電層103中。第二電阻式隨機存取記憶胞串132包括多個第二記憶胞134與電性連接於第二記憶胞134的內連線結構113。第二電阻式隨機存取記憶胞串132與第一電阻式隨機存取記憶胞串105可共用內連線結構113且電性連接至同一電晶體102的同一端子(如，摻雜區108)。

此外，各個第二記憶胞134包括第三電極136、第四電極138及第二可變電阻結構140。第三電極136電性連接於內連線結構113。第三電極136可為內連線結構113(如，第二導體層116)的一部分。

第四電極138設置於第三電極136的側壁上。第四電極138分別可為位元線126c的一部分。位元線126c的材料與形成方法與位元線126a、126b相似，故於此不再贅述。

此外，部分第四電極138可位於第三電極136的上表面上。此時，電阻式隨機存取記憶體12更可包括絕緣層142。絕緣層142設置於第四電極138與第三電極136的上表面之間，以電性隔離 第四電極138與第三電極136。絕緣層142的材料與形成方法與絕緣層128相似，故於此不再贅述。

當電阻式隨機存取記憶體12的數量為多個時，不同電阻式隨機存取記憶體12中的位元線126a~126c可藉由同一層中的導體層或下方的導體層進行電性連接，但本發明並不以此為限。所屬技術領域具有通常知識者可依據產品設計需求來決定是否將不同電阻式隨機存取記憶體12中的位元線126a~126c進行電性連接以及採用何種方式進行電性連接。舉例來說，請參照圖3，不同電阻式隨機存取記憶體12中的位元線126c可經由同一層導體層以一體成形的方式形成，因此可藉由同一層中的導體層進行電性連接。不同電阻式隨機存取記憶體12中的位元線126a可藉由下方的導體層144進行電性連接。不同電阻式隨機存取記憶體12中的位元線126b可藉由下方的導體層146進行電性連接。另一方面，位於不同高度位置的位元線126a相互隔離且互不電性連接。位於不同高度位置的位元線126b相互隔離且互不電性連接。位於不同高度位置的位元線126c相互隔離且互不電性連接。

請繼續參照圖1至圖4，第二可變電阻結構140設置於第三電極136與第四電極138之間。第二可變電阻結構140的材料與形成方法與第一可變電阻結構124相似，故於此不再贅述。

各個第二記憶胞134亦可更包括氧化矽層148及阻障層118。氧化矽層148設置於第三電極136與第二可變電阻結構140之間。氧化矽層148的材料、形成方法及功效與氧化矽層130相似， 故於此不再贅述。阻障層118設置於第二可變電阻結構140與第四電極138之間。在此實施例中，阻障層118亦可覆蓋位元線126c的側壁與下表面。

在圖4的頁面最右側的電阻式隨機存取記憶體12中，為了便於說明，而將共用同一個內連線結構113的兩個電阻式隨機存取記憶胞串中的左側的一個定義為第一電阻式隨機存取記憶胞串105且將右側的一個定義為第二電阻式隨機存取記憶胞串132，但本發明並不以此為限。如圖4中的其他電阻式隨機存取記憶體12所標示，亦可將共用同一個內連線結構113的第一電阻式隨機存取記憶胞串105與第二電阻式隨機存取記憶胞串132的位置互換。換言之，只要將共用同一個內連線結構113的兩個電阻式隨機存取記憶胞串分別定義為第一電阻式隨機存取記憶胞串105與第二電阻式隨機存取記憶胞串132即可。

在此實施例中，單一個電阻式隨機存取記憶體12中的第二電阻式隨機存取記憶胞串132的數量是以一個為例來進行。在其他實施例中，各個電阻式隨機存取記憶體12亦可包括兩個以上第二電阻式隨機存取記憶胞串132，只要各個電阻式隨機存取記憶體12中的第二電阻式隨機存取記憶胞串132的數量小於等於第一電阻式隨機存取記憶胞串105的數量即可。在上述各種態樣的實施例中，電性連接至同一電晶體102的同一端子(如，摻雜區108)的第一記憶胞109與第二記憶胞134中的相鄰兩個例如是不共用位元線126a~126c。電性連接至不同電晶體102的第一記憶胞109 與第二記憶胞134中的相鄰兩個可共用位於其間的位元線126a、126b或126c。

在其他實施例中，電阻式隨機存取記憶體12亦可不包括第二電阻式隨機存取記憶胞串132。此時，電性連接至同一電晶體102的同一端子(如，摻雜區108)的第一記憶胞109中的相鄰兩個例如是不共用位元線。

此外，在電阻式隨機存取記憶體12不包括第二電阻式隨機存取記憶胞串132的情況下，可藉由調整第一電阻式隨機存取記憶胞串105中的第一記憶胞109的位置(可選擇性地將第一記憶胞109設置於內連線結構113的左側或右側)，而使得電性連接至不同電晶體102的第一記憶胞109中的相鄰兩個可共用位元線。

在此實施例中，單一個電晶體102可電性連接至12個記憶胞(8個第一記憶胞109與4個第二記憶胞134)，但本發明並不以此為限，所屬技術領域具有通常知識者可依照產品的布局設計來調整單一個電晶體102所電性連接的記憶胞數量。

基於上述實施例可知，在電阻式隨機存取記憶體結構10中，由於單一個電阻式隨機存取記憶體12具有多個第一電阻式隨機存取記憶胞串105，且多個第一電阻式隨機存取記憶胞串105藉由彼此分離的不同內連線結構113電性連接至同一電晶體102的同一端子，因此可有效地提高適用於大電流操作的記憶體的面積使用率。

圖6為本發明另一實施例的電阻式隨機存取記憶體結構的剖面圖。請同時參照圖4與圖6，圖6的電阻式隨機存取記憶體結構20與圖4的電阻式隨機存取記憶體結構10的差異在於：電阻式隨機存取記憶體結構20中的單一個電阻式隨機存取記憶體22包括兩個第二電阻式隨機存取記憶胞串132，且多了位元線126d。共用內連線結構113的第二電阻式隨機存取記憶胞串132與第一電阻式隨機存取記憶胞串105電性連接至同一電晶體102的同一端子(如，摻雜區108)並且分別電性連接不同的位元線126。此外，圖6的電阻式隨機存取記憶體結構20與圖4的電阻式隨機存取記憶體結構10中相似的構件使用相同標號表示，故於此不再贅述。

基於上述實施例可知，在電阻式隨機存取記憶體結構20中，由於單一個電阻式隨機存取記憶體22具有多個第一電阻式隨機存取記憶胞串105，且多個第一電阻式隨機存取記憶胞串105藉由彼此分離的不同內連線結構113電性連接至同一電晶體102的同一端子，因此可有效地提高適用於大電流操作的記憶體的面積使用率。

圖7為本發明另一實施例的電阻式隨機存取記憶體結構的剖面圖。請同時參照圖4與圖7，圖7的電阻式隨機存取記憶體結構30與圖4的電阻式隨機存取記憶體結構10的差異在於：電阻式隨機存取記憶體結構30中的單一個電阻式隨機存取記憶體32包括三個第一電阻式隨機存取記憶胞串105，且多了位元線126e，其中一個第一電阻式隨機存取記憶胞串105未與相鄰記憶胞串共用位元 線126或者內連線結構113。此外，圖7的電阻式隨機存取記憶體結構30與圖4的電阻式隨機存取記憶體結構10中相似的構件使用相同標號表示，故於此不再贅述。

基於上述實施例可知，在電阻式隨機存取記憶體結構30中，由於單一個電阻式隨機存取記憶體32具有多個第一電阻式隨機存取記憶胞串105，且多個第一電阻式隨機存取記憶胞串105藉由彼此分離的不同內連線結構113電性連接至同一電晶體102的同一端子，因此可有效地提高適用於大電流操作的記憶體的面積使用率。

綜上所述，在上述實施例的電阻式隨機存取記憶體結構中，多個第一電阻式隨機存取記憶胞串藉由彼此分離的不同內連線結構電性連接至同一電晶體的同一端子，因此可有效地提高適用於大電流操作的記憶體的面積使用率。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧電阻式隨機存取記憶體結構

12‧‧‧電阻式隨機存取記憶體

100‧‧‧基底

104‧‧‧閘極

105‧‧‧第一電阻式隨機存取記憶胞串

108‧‧‧摻雜區

109‧‧‧第一記憶胞

112‧‧‧間隙壁

113、117‧‧‧內連線結構

115a~115d‧‧‧第一導體層

116‧‧‧第二導體層

120‧‧‧第一電極

122‧‧‧第二電極

124‧‧‧第一可變電阻結構

126a~126c‧‧‧位元線

128、142‧‧‧絕緣層

131‧‧‧源極線

132‧‧‧第二電阻式隨機存取記憶胞串

134‧‧‧第二記憶胞

136‧‧‧第三電極

138‧‧‧第四電極

140‧‧‧第二可變電阻結構

Claims (15)

1. 一種電阻式隨機存取記憶體結構，包括至少一電阻式隨機存取記憶體，且該電阻式隨機存取記憶體包括：一電晶體；一介電層，覆蓋該電晶體；以及多個第一電阻式隨機存取記憶胞串，設置於該介電層中，且各該第一電阻式隨機存取記憶胞串包括：多個第一記憶胞；多條第一位元線，分別電性連接各該第一記憶胞；以及一內連線結構，電性連接於該些第一記憶胞，並且該些第一位元線與該內連線結構係分別位於該些第一記憶胞兩側，其中該些第一電阻式隨機存取記憶胞串包含之該些內連線結構彼此分離，且該些內連線結構將該些第一電阻式隨機存取記憶胞串電性連接至同一電晶體的同一端子，其中各該第一記憶胞包括：一第一電極，電性連接於該內連線結構；一第二電極，設置於該第一電極的側壁上並且電性連接該第一位元線；一第一可變電阻結構，設置於該第一電極與該第二電極之間； 一氧化矽層，設置於該第一電極與該第一可變電阻結構之間；以及一阻障層，設置於該第一可變電阻結構與該第二電極之間。
2. 如申請專利範圍第1項所述的電阻式隨機存取記憶體結構，其中該電晶體包括單一電晶體或串聯的兩個電晶體。
3. 如申請專利範圍第1項所述的電阻式隨機存取記憶體結構，其中該電晶體包括金氧半場效電晶體、雙載子接面電晶體、接面場效電晶體、金屬半導體場效電晶體或調變摻雜場效電晶體。
4. 如申請專利範圍第1項所述的電阻式隨機存取記憶體結構，其中部分該第二電極位於該第一電極的上表面上，且該電阻式隨機存取記憶體更包括一絕緣層，該絕緣層設置於該第二電極與該第一電極的上表面之間。
5. 如申請專利範圍第1項所述的電阻式隨機存取記憶體結構，其中該電阻式隨機存取記憶體更包括至少一第二電阻式隨機存取記憶胞串，設置於該介電層中，該第二電阻式隨機存取記憶胞串包括多個第二記憶胞與電性連接於該些第二記憶胞的該內連線結構，多條第二位元線分別電性連接各該第二記憶胞，且該第二電阻式隨機存取記憶胞串與該些第一電阻式隨機存取記憶胞串中的一者共用該內連線結構且電性連接至同一電晶體的同一端子。
6. 如申請專利範圍第5項所述的電阻式隨機存取記憶體結構，其中各該第二記憶胞包括：一第三電極，電性連接於該內連線結構；一第四電極，設置於該第三電極的側壁上並且電性連接該第二位元線；以及一第二可變電阻結構，設置於該第三電極與該第四電極之間。
7. 如申請專利範圍第6項所述的電阻式隨機存取記憶體結構，其中各該第二記憶胞更包括：一氧化矽層，設置於該第三電極與該第二可變電阻結構之間；以及一阻障層，設置於該第二可變電阻結構與該第四電極之間。
8. 如申請專利範圍第6項所述的電阻式隨機存取記憶體結構，其中部分該第四電極位於該第三電極的上表面上，且該電阻式隨機存取記憶體更包括一絕緣層，該絕緣層設置於該第四電極與該第三電極的上表面之間。
9. 如申請專利範圍第6項所述的電阻式隨機存取記憶體結構，其中相鄰兩個電性連接至同一電晶體的同一端子的該第一隨機存取記憶胞串與該第二隨機存取記憶胞串包含之該些第一記憶胞與該些第二記憶胞不共用位元線。
10. 如申請專利範圍第6項所述的電阻式隨機存取記憶體結構，其中相鄰兩個電性連接至不同電晶體的該第一隨機存取記憶 胞串與該第二隨機存取記憶胞串包含之該些第一記憶胞與該些第二記憶胞共用位元線。
11. 如申請專利範圍第1項所述的電阻式隨機存取記憶體結構，其中相鄰兩個電性連接至同一電晶體的同一端子的第一隨機存取記憶胞串包含之該些第一記憶胞不共用位元線。
12. 如申請專利範圍第1項所述的電阻式隨機存取記憶體結構，其中相鄰兩個電性連接至不同電晶體的第一隨機存取記憶胞串包含之該些第一記憶胞共用位元線。
13. 如申請專利範圍第1項所述的電阻式隨機存取記憶體結構，其中當至少一電阻式隨機存取記憶體的數量為多個時，不同電阻式隨機存取記憶體中的該些第一位元線藉由同一層中的導體層或下方的導體層進行電性連接。
14. 如申請專利範圍第1項所述的電阻式隨機存取記憶體結構，其中各該內連線結構包括：多個第一導體層，該些第一導體層堆疊設置且彼此電性連接；以及至少一第二導體層，設置於該些第一導體層的側壁上。
15. 如申請專利範圍第14項所述的電阻式隨機存取記憶體結構，其中各該內連線結構包括多層阻障層，分別覆蓋該些第一導體層的側壁與下表面，且覆蓋該至少一第二導體層的側壁與下表面。