TWI539587B - 電阻式記憶元件及其操作方法 - Google Patents

Description

電阻式記憶元件及其操作方法

本發明是有關於一種半導體元件及其操作方法，且特別是有關於一種電阻式記憶元件及其操作方法。

非揮發性記憶體具有存入的資料在斷電後也不會消失之優點，因此是許多電器產品維持正常操作所必備的記憶元件。目前，電阻式隨機存取記憶體(resistive random access memory，RRAM)是業界積極發展的一種非揮發性記憶體，其具有寫入操作電壓低、寫入抹除時間短、記憶時間長、非破壞性讀取、多狀態記憶、結構簡單以及所需面積小等優點，在未來個人電腦和電子設備上極具應用潛力。

在RRAM陣列中，為了減少記憶胞的尺寸，習知的作法是將所有的源極區連接至源極線(source line)。對於雙極性切換型(bipolar switching type)PRAM而言，於進行設定(SET)操作期間，會施加0V至源極線，但於重設(RESET)操作期間，會施加重設電壓(V_RESET)至源極線。在此情況下，源極線的電壓狀態反覆切換，而此種電壓切換需要大的驅動電流 以及長的程式化時間，因而使元件的效能降低。

有鑑於此，本發明提供一種電阻式記憶元件及其操作方法，藉由將源極線分為接地源極線以及重設源極線，且維持各自電壓的穩定，可大幅減短程式化的時間，提升元件的效能。

本發明提供一種電阻式記憶元件，包括多條隔離結構、多條字元線、導電層、多個可變電阻區塊以及多條位元線。多條隔離結構配置於基底中且沿第一方向延伸。多條字元線配置於基底上且沿第二方向延伸。第二方向與第一方向不同。至少一摻雜區配置於相鄰的兩條字元線之間的基底中。導電層配置於字元線上。導電層具有多個導電區塊以及沿第二方向延伸的多條導線，至少一導電區塊配置於相鄰的兩條導線之間，且導線以及導電區塊與摻雜區電性連接。所述導線包括交替配置的多條第一導線與多條第二導線，第一導線用於接地電位(0V)，且第二導線用於接重設電壓以重設所述電阻式記憶元件。多個可變電阻區塊分別配置於導電區塊上並與導電區塊電性連接。沿第一方向延伸的多條位元線配置於導電層上且與可變電阻區塊電性連接。

在本發明的一實施例中，上述第二方向與第一方向垂直。

在本發明的一實施例中，上述導電層的導線以及導電區塊位於同一平面。

在本發明的一實施例中，上述摻雜區包括多個源極區以 及多個汲極區，導線與源極區電性連接，且導電區塊與汲極區電性連接。

在本發明的一實施例中，上述導線以及導電區塊透過多個第一導電插塞以與摻雜區電性連接。

在本發明的一實施例中，上述可變電阻區塊透過多個第二導電插塞以與導電區塊電性連接。

在本發明的一實施例中，上述位元線透過多個第三導電插塞以與可變電阻區塊電性連接。

在本發明的一實施例中，上述各可變電阻區塊包括底電極、頂電極以及位於底電極與頂電極之間的可變電阻層。

在本發明的一實施例中，上述電阻式記憶元件更包括至少一絕緣層，以將字元線與導電層、可變電阻區塊以及位元線彼此隔離。

在本發明的一實施例中，上述字元線包括交替配置的多條第一字元線與多條第二字元線。

本發明另提出一種電阻式記憶元件的操作方法，用以操作如上所述的電阻式記憶元件，上述操作方法包括：當於設定模式時，施加第一交流電壓至第一字元線，施加0V至第二字元線，施加第二交流電壓至位元線，施加0V至基底，施加0V至第一導線，且施加直流重設電壓至第二導線。

在本發明的一實施例中，上述操作方法更包括：當於重設模式時，施加0V至第一字元線，施加第三交流電壓至第二字元 線，施加0V至位元線，施加0V至基底，施加0V至第一導線，且施加直流重設電壓至第二導線。

本發明又提出一種電阻式記憶元件，包括多個記憶胞，且每一個記憶胞包括二個閘極、一個汲極節點、可變電阻區塊、導體層以及二個源極節點。汲極節點位於閘極之間。可變電阻區塊電性連接至汲極節點。導體層電性連接至可變電阻區塊。二個源極節點分別位於閘極的外側，其中源極節點中的一者用於接地電位(0V)，而源極節點中的另一者用於接重設電壓以重設記憶胞。

基於上述，在本發明之電阻式記憶元件中，將源極線分為接地源極線以及重設源極線，且不論在設定(SET)操作期間或重設(RESET)操作期間，接地源極線以及重設源極線的電壓均維持固定，不需要進行習知的電壓切換。因此，可大幅減短程式化的時間，以提升元件的效能。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10‧‧‧電阻式記憶元件

100‧‧‧基底

102‧‧‧隔離結構

104‧‧‧主動區域

105a、105b‧‧‧閘絕緣層

106a、106b‧‧‧閘極結構

107a、107b‧‧‧閘極

108‧‧‧摻雜區

108a‧‧‧源極區

108b‧‧‧汲極區

109a、109b‧‧‧罩幕層

110、118、122、124‧‧‧絕緣層

111a、111b‧‧‧間隙壁

112‧‧‧導電層

113a、113b‧‧‧導線

115‧‧‧導電區塊

117‧‧‧底電極

119‧‧‧可變電阻層

121‧‧‧頂電極

114、116、123、127‧‧‧導電插塞

120‧‧‧可變電阻區塊

126‧‧‧位元線

A‧‧‧記憶胞

圖1為依據本發明一實施例所繪示之電阻式記憶元件的上視示意圖。

圖2A為沿圖1之I-I'線所繪示的剖面示意圖。

圖2B為沿圖1之II-II'線所繪示的剖面示意圖。

圖2C為沿圖1之III-III'線所繪示的剖面示意圖。

圖3為依據本發明一實施例所繪示之電阻式記憶元件之源極線的上視示意圖。

圖1為依據本發明一實施例所繪示之電阻式記憶元件的上視示意圖。圖2A為沿圖1之I-I'線所繪示的剖面示意圖。圖2B為沿圖1之II-II'線所繪示的剖面示意圖。圖2C為沿圖1之III-III'線所繪示的剖面示意圖。在圖1中，為清楚說明起見，未繪示基底、摻雜區、導電插塞、絕緣層等構件，但該些構件可於其他剖面中清楚得知其配置/位置。

請同時參照圖1以及圖2A至圖2C，本發明的電阻式記憶元件10包括多條隔離結構102、多條閘極結構106a與106b、導電層112、多個可變電阻區塊120、多條位元線126以及多個絕緣層110、118、122與124。

多條隔離結構102配置於基底100中且沿第一方向延伸。在一實施例中，第一方向例如是X方向。隔離結構102例如是淺溝渠隔離(shallow trench isolation；STI)結構，其材料包括氧化矽。隔離結構102之間的區域即為主動區域(active area；AA)104。

多條閘極結構106a與106b配置於基底100上，且沿不同於第一方向的第二方向延伸。在一實施例中，第二方向例如是Y 方向。在一實施例中，閘極結構106a以及閘極結構106b彼此交替配置。各閘極結構106a包括(由下而上)閘絕緣層105a、閘極107a以及罩幕層109a。類似地，各閘極結構106b包括(由下而上)閘絕緣層105b、閘極107b以及罩幕層109b。閘絕緣層105a/105b的材料包括氧化矽。閘極107a/107b可為單層或多層結構，其材料包括摻雜多晶矽、鎢或其組合。在此實施例中，閘極107a、107b均作為電阻式記憶元件10的字元線。罩幕層109a、109b的材料包括氮化矽。各閘極結構106a、106b可分別更包括間隙壁111a、111b。間隙壁111a、111b的材料包括絕緣材料，例如氧化矽。

此外，至少一摻雜區108配置於相鄰的兩條字元線(即閘極107a、107b)之間的基底100中。在此實施例中，是以四個摻雜區108配置於相鄰的兩條字元線(即閘極107a、107b)之間的基底100中為例來說明之，但並不用以限定本發明。在一實施例中，摻雜區108包括多個源極區108a以及汲極區108b。沿I-I'線的剖面，如圖2A所示，可看出源極區108a以及汲極區108b彼此交替配置。沿II-II'線的剖面，如圖2B所示，僅看到源極區108a。沿III-III'線的剖面，如圖2C所示，僅看到汲極區108b。

絕緣層110配置於閘極結構106a、106b上。絕緣層110的材料包括硼磷矽玻璃(boronphosphosilicate glass，BPSG)。

導電層112配置於絕緣層110上。導電層112具有多個導電區塊115以及沿第二方向延伸的多條導線113a與113b。在一 實施例中，導線113a與113b以及導電區塊115位於同一平面，如圖2A所示。然而，本發明並不以此為限。在另一實施中，導線113a與113b以及導電區塊115也可以分別位於不同平面。例如，導線113a與113b位於第一平面，而導電區塊115位於不同於第一平面的第二平面。導電層112的材料包括金屬，例如鋁、銅或其合金。

在一實施例中，多條導電113a以及多條導線113b彼此交替配置。此外，至少一導電區塊115配置於相鄰的兩條導線113a與113b之間。在此實施例中，是以四個導電區塊115配置於相鄰的兩條導線113a與113b之間為例來說明之，但並不用以限定本發明。沿I-I'線的剖面，如圖2A所示，可看出導線113a、導電區塊115、導線113b、導電區塊115、導線113a...以此順序依序排列。

另外，導線113a、113b以及導電區塊115與摻雜區108電性連接。具體言之，導線113a、113b透過導電插塞114與源極區108a電性連接，且導電區塊115透過導電插塞116與汲極區108b電性連接。導電插塞114、116的材料包括銅或鎢。

絕緣層118配置於導電層112上。絕緣層118的材料包括氧化矽。

多個可變電阻區塊120配置於絕緣層118上且分別對應於導電區塊115。在一實施例中，可變電阻區塊120配置於絕緣層122中。絕緣層122的材料包括氧化矽。各可變電阻區塊120包括底電極117、頂電極121以及位於底電極117與頂電極121之間的 可變電阻層119。底電極117的材料包括氮化鈦(例如TiN)。可變電阻層119的材料包括過渡金屬氧化物(例如HfO₂或ZrO₂)。頂電極材料層121的材料包括氮化鈦(例如Ti/TiN)。

另外，可變電阻區塊120與導電區塊115電性連接。具體言之，可變電阻區塊120透過導電插塞123與導電區塊115電性連接。導電插塞123的材料包括銅或鎢。

絕緣層124配置於可變電阻區塊120上。絕緣層124的材料包括氧化矽。

多條位元線126配置於絕緣層124上且沿第一方向延伸。位元線126的材料包括金屬，例如銅、鋁或其合金。位元線126與可變電阻區塊120電性連接。具體言之，位元線126透過導電插塞127與可變電阻區塊120電性連接。導電插塞127的材料包括銅或鎢。

在此實施例中，絕緣層110、118、122及124連同絕緣間隙壁111a、111b可將字元線(即閘極107a、107b)與導電層112、可變電阻區塊120以及位元線126彼此電性隔離。

如圖1以及圖2A所示，本發明之記憶胞A為2T1R(two transistors and one resistor)的結構，其包括二個閘極107a、107b以及一個可變電阻區塊120。更具體言之，本發明之記憶胞A包括一閘極107a與一閘極107b(均作為字元線)、一導線113a與一導線113b(均作為源極線)、一導電區塊115、一可變電阻區塊120以及一位元線126。此外，相鄰的記憶胞A共用一隔離結構102。 另外，由於相鄰的記憶胞A共用一導線113a(或113b)，因此構成背對背結構(back-to-back structure)。

以下，將說明本發明之電阻式記憶元件的操作方法。將利用上述圖1~圖2C的電阻式記憶元件來具體說明之。

當於設定(SET)模式時，施加第一交流電壓(AC voltage)(例如約1~3V)至第一字元線(例如閘極107a)，施加0V至第二字元線(例如閘極107b)，施加第二交流電壓(例如約1~2V)至位元線126，施加0V至基底100，施加0V至第一導線(例如導線113a)，且施加直流重設電壓(DC reset voltage)(例如約1~3V)至第二導線(例如導線113b)。

當於設定(RESET)模式時，施加0V至第一字元線(例如閘極107a)，施加第三交流電壓(例如約1~3V)至第二字元線(例如閘極107b)，施加0V至位元線126，施加0V至基底100，施加0V至第一導線(例如導線113a)，且施加相同直流重設電壓(例如約1~3V)至第二導線(例如導線113b)。

在上述實施例中，如圖2A所示，導線113a或113b、導電插塞114以及源極區108a構成一個源極節點(source node)，且導電區塊115、導電插塞116以及汲極區108b構成一個汲極節點(drain node)。因此，在本發明的包括多個記憶胞A的電阻式記憶元件10中，每一個記憶胞A包括二個閘極107a與107b、一個汲極節點、可變電阻區塊120、導體層(例如位元線126)以及二個源極節點。汲極節點位於閘極107a與107b之間。可變電阻區 塊120電性連接至汲極節點。導體層(例如位元線126)電性連接至可變電阻區塊120。二個源極節點分別位於閘極107a與107b的外側，其中源極節點中的一者(例如包括導線113a的源極節點)用於接地電位(0V)，而源極節點中的另一者(例如包括導線113b的源極節點)用於接重設電壓以重設記憶胞。

綜上所述，在本發明之電阻式記憶元件中，將源極線分為接地源極線(例如導線113a)以及重設源極線(例如導線113b)，且不論在設定(SET)操作期間或重設(RESET)操作期間，均施加0V至接地源極線(例如導線113a)且均施加直流重設電壓至重設源極線(例如導線113b)。更具體言之，請參照圖3，在記憶胞陣列區域(如虛框所示)中，接地源極線(例如導線113a)以及重設源極線(例如導線113b)彼此成指插型(Inter-digital)配置，各自連接至不同的直流電壓。因此，在本發明之電阻式記憶元件中，接地源極線以及重設源極線的電壓均維持穩定，不需要進行電壓切換。因此，可大幅減短程式化的時間，以提升元件的效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧電阻式記憶元件

102‧‧‧隔離結構

104‧‧‧主動區域

107a、107b‧‧‧閘極

113a、113b‧‧‧導線

115‧‧‧導電區塊

120‧‧‧可變電阻區塊

126‧‧‧位元線

A‧‧‧記憶胞

Claims (12)

1. 一種電阻式記憶元件，包括：多條隔離結構，配置於基底中且沿第一方向延伸；多條字元線，配置於所述基底上且沿第二方向延伸，其中至少一摻雜區配置於相鄰的兩條字元線之間的所述基底中，且所述第二方向與所述第一方向不同；一導電層，配置於所述字元線上，所述導電層具有多個導電區塊以及沿所述第二方向延伸的多條導線，至少一導電區塊配置於相鄰的兩條導線之間，且所述導線以及所述導電區塊與所述摻雜區電性連接，其中所述導線包括交替配置的多條第一導線與多條第二導線，所述第一導線用於接地電位(0V)，且所述第二導線用於接重設電壓以重設所述電阻式記憶元件；多個可變電阻區塊，分別配置於所述導電區塊上並與所述導電區塊電性連接；以及多條位元線，配置於所述導電層上、沿所述第一方向延伸且與所述可變電阻區塊電性連接，其中所述導電層的所述第一導線、所述第二導線以及所述導電區塊位於同一平面。
2. 如申請專利範圍第1項所述的電阻式記憶元件，其中所述第二方向與所述第一方向垂直。
3. 如申請專利範圍第1項所述的電阻式記憶元件，其中所述摻雜區包括多個源極區以及多個汲極區，所述導線與所述源極區 電性連接，且所述導電區塊與所述汲極區電性連接。
4. 如申請專利範圍第1項所述的電阻式記憶元件，其中所述導線以及所述導電區塊透過多個第一導電插塞以與所述摻雜區電性連接。
5. 如申請專利範圍第1項所述的電阻式記憶元件，其中所述可變電阻區塊透過多個第二導電插塞以與所述導電區塊電性連接。
6. 如申請專利範圍第1項所述的電阻式記憶元件，其中所述位元線透過多個第三導電插塞以與所述可變電阻區塊電性連接。
7. 如申請專利範圍第1項所述的電阻式記憶元件，其中各可變電阻區塊包括底電極、頂電極以及位於所述底電極與所述頂電極之間的可變電阻層。
8. 如申請專利範圍第1項所述的電阻式記憶元件，更包括至少一絕緣層，以將所述字元線與所述導電層、所述可變電阻區塊以及所述位元線彼此隔離。
9. 如申請專利範圍第1項所述的電阻式記憶元件，其中所述字元線包括交替配置的多條第一字元線與多條第二字元線。
10. 一種電阻式記憶元件的操作方法，用以操作如申請專利範圍第1項所述的電阻式記憶元件，所述操作方法包括：當於設定模式時，施加第一交流電壓至所述第一字元線，施加0V至所述第二字元線，施加第二交流電壓至所述位元線，施加0V至所述基底，施加0V至所述第一導線，且施加直流重設電壓 至所述第二導線。
11. 如申請專利範圍第10項所述的電阻式記憶元件的操作方法，其中所述操作方法更包括：當於重設模式時，施加0V至所述第一字元線，施加第三交流電壓至所述第二字元線，施加0V至所述位元線，施加0V至所述基底，施加0V至所述第一導線，且施加所述直流重設電壓至所述第二導線。
12. 一種電阻式記憶元件，包括多個記憶胞，每一個記憶胞包括：二個閘極；一個汲極節點，位於所述閘極之間；可變電阻區塊，電性連接至所述汲極節點；導體層，電性連接至所述可變電阻區塊；以及二個源極節點，分別位於所述閘極的外側，其中所述源極節點中的一者用於接地電位(0V)，而所述源極節點中的另一者用於接重設電壓以重設所述記憶胞。