CN112005382A - 用于忆阻器阵列接口的竖直jfet器件 - Google Patents

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Abstract

提供了器件和方法。在一个方面，一种用于驱动忆阻器阵列的器件包括衬底，该衬底包括具有底部层、第一壁以及第二壁的阱。衬底由第一半导体材料制成的应变层形成。在阱中形成竖直JFET。竖直JFET包括形成在阱的中间部分中的竖直栅极区，其中，栅极区高度小于阱的深度。沟道区由第二半导体制成的外延层形成，该外延层围绕竖直栅极区。竖直源极区形成在竖直栅极区的第一端的两侧上，并且竖直漏极区形成在竖直栅极区的第二端的两侧上。

Description

用于忆阻器阵列接口的竖直JFET器件
技术领域
本公开总体上涉及集成电路，并且更具体地涉及用于忆阻器阵列接口的竖直结型场效应晶体管(JFET)器件。
背景技术
用于切换阵列中的忆阻器器件的电子电路的设计面临挑战，这些挑战包括驱动足够的电压和电流来切换目标器件以及最小化所需大型驱动晶体管的平面占用面积。当在深度学习神经网络处理器内将忆阻器用于点积引擎时，由于使用了适中阵列大小、这些中型阵列的大量实例化以及需要多个状态单元中的终端高电阻状态(HRS)和低电阻状态(LRS)的更大分离，这些挑战可能会更加严峻。可以通过使用由于结和金属界面附近的场效应而存在的半导体器件特性来解决上述问题。
在背景技术部分中提供的描述不应仅仅因为在背景技术部分中提及或与之相关而被认为是现有技术。背景技术部分可以包括描述主题技术的一个或多个方面的信息。
发明内容
本主题技术公开了用于忆阻器阵列的基于结型场效应晶体管(JFET)的驱动器器件。公开的驱动器器件为忆阻器阵列元件提供足够的切换电压和电流。通过使用JFET的竖直实例化，本主题技术的驱动器器件进一步在驱动器器件的平面占用面积方面产生了突破。公开的驱动器器件具有环绕栅极区的U形外延沟道，该栅极区是竖直栅极区。由于提供了较长的沟道宽度而没有导致每个驱动器器件的更大平面表面积，因此这是有利的特征。较长的沟道宽度允许驱动器器件提供高电导率并且因此降低了横跨器件的电压降。因此，对于许多基于忆阻器的应用而言，提供较高的合成忆阻器电压和电流以通过驱动器器件进行切换的能力是至关重要的要求。当前的竖直JFET驱动器未能发现具有本主题技术的这一有利特征。
根据本公开的一些方面，用于驱动忆阻器阵列的器件包括衬底，该衬底包括具有底部层、第一壁和第二壁的阱。衬底由第一半导体材料制成的应变层形成。竖直JFET形成在阱中。竖直JFET包括形成在阱的中间部分中的竖直栅极区，其中，栅极区高度小于阱的深度。沟道区由围绕竖直栅极区的第二半导体制成的外延层形成。竖直源极区形成在竖直栅极区的第一端的两侧上，并且竖直漏极区形成在竖直栅极区的第二端的两侧上。
根据本公开的一些方面，一种设备包括忆阻器阵列，该忆阻器阵列包括以行和列布置的多个忆阻器元件以及用于切换多个忆阻器元件的多个驱动器器件。每个驱动器器件包括竖直JFET，该竖直JFET包括竖直栅极区、沟道区以及竖直源极和漏极区。竖直栅极区形成在阱内并且栅极区高度小于阱的深度。沟道区由围绕竖直栅极区的第二半导体制成的U形外延层形成。竖直源极区形成在竖直栅极区的第一端的两侧上，并且竖直漏极区形成在竖直栅极区的第二端的两侧上。
根据本公开的一些方面，一种制造竖直JFET的方法包括形成第一半导体材料制成的应变层。该方法还包括移除第一半导体材料的部分以形成具有底部层、第一壁和第二壁的阱。生长第二半导体制成的外延层以形成沟道区。在阱的中间部分形成竖直栅极区。竖直源极柱形成在竖直栅极区的第一端的两侧上，并且竖直漏极柱形成在竖直栅极区的第二端的两侧上。形成竖直栅极区包括形成高度小于阱深度的竖直板并在竖直栅极区和底部层之间保留沟道区的层。
应当理解，根据以下详细描述，本主题技术的其他配置对于本领域技术人员将变得显而易见，其中，以示例方式示出和描述了本主题技术的各种配置。将会认识到，本主题技术能够具有其他和不同的配置并且其多处细节能够在各种其他方面进行修改，所有这些都不脱离本主题技术的范围。因此，附图和详细描述本质上应被认为是说明性的而不是限制性的。
附图说明
包括附图以提供进一步的理解并且并入本说明书中并构成本说明书的一部分的附图示出了所公开的实施例并且与说明书一起用于解释所公开的实施例的原理。在附图中：
图1示出了其中使用本主题技术的器件的示例存储器系统的示意图。
图2是示出根据本公开的一些方面的示例性竖直结型场效应晶体管(JFET)的图。
图3是示出JFET的示例结构的图。
图4是示出了本主题技术的示例性竖直JFET的平面密度效应的图。
图5A-5B是示出了根据本公开的一些方面的描述了应变衬底和形成在衬底的阱中的沟道区的示例性结构的图。
图6A-6B示出了根据本公开的一些方面的在应变衬底中形成阱并在该阱中制造沟道区的示例过程。
图7是示出了描述本主题技术的JFET的导带和价带结构的应变效应的图。
图8是示出了根据本公开的一些方面的竖直JFET的示例制造步骤的工艺流程图。
图9是示出了根据本公开的一些方面的竖直JFET的示例制造步骤的工艺流程图。
图10是示出了根据本发明的一些方面的处理竖直JFET的实例方法的流程图。
在一个或多个实施方式中，可能不需要每个附图中的所有所述部件，并且一个或多个实施方式可以包括附图中未示出的额外部件。可以在不脱离本主题公开的范围的情况下对部件的布置和类型进行改变。在本主题公开的范围内，可以利用额外部件、不同部件或更少部件。
具体实施方式
以下阐述的详细描述旨在作为各种实施方式的描述，而不意图代表可以实践本主题技术的唯一实施方式。如本领域技术人员将认识到的，可以以各种不同的方式修改所描述的实施方式，而全部不脱离本公开的范围。因此，附图和描述本质上应被认为是说明性的而不是限制性的。
总体概述
本主题技术针对用于忆阻器阵列的竖直JFET驱动器器件。所公开的竖直JFET驱动器包括与形成在沟道区中的两个竖直漏极区和两个竖直源极区平行的竖直栅极板。通过用外延硅衬底填充形成在衬底中的阱来形成沟道区。在一些实施方式中，衬底可以是应变硅锗衬底并且通过移除衬底的部分并留有第一壁和第二壁以及底部层来形成阱。竖直栅极板由p+掺杂硅形成并且不接触衬底底部层，以在竖直栅极板下方和周围实现U形沟道。
所公开的驱动器器件的U形外延沟道围绕即是竖直栅极区的栅极区。与U形沟道相关联的较长沟道宽度允许驱动器器件能够提供高电导率并且因此提供横跨器件的较低电压降，这是忆阻器驱动器的要求之一。本主题技术提供了较长沟道宽度，而没有为每个驱动器器件带来更大平面表面面积。当前的竖直JFET驱动器没有发现具有本主题技术的这一有利特征，其使得驱动器器件能够在给定的漏极-源极电压下提供较高的电导率。
通过用n+掺杂硅填充在沟道区中蚀刻的竖直孔来形成竖直源极区和漏极区。竖直源极区和漏极区可以接触或可以不接触衬底底部层。现有的竖直JFET具有完全不同的结构。例如，现有的竖直JFET的源极区和漏极区不竖直且不平行于栅极层并且沟道区不是U形的。
附图描述
图1示出了其中使用本主题技术的器件的示例性存储器系统100的示意图。存储器系统100包括忆阻器阵列110和多个驱动器器件120，为简单起见仅示出驱动器期间中的一个驱动器器件。忆阻器阵列110包括多个忆阻器单元112。每个忆阻器单元112包括忆阻器元件或忆阻器以及选择器元件。忆阻器单元112在忆阻器单元112的一端(端子)连接到位线(例如，BL3)并且在另一端(端子)连接至字线(例如WL2)。忆阻器阵列110可以例如包括n个位线(例如，BL1，BL2，BL3...BLn)以及m个字线(例如，WL1，WL2...WFm)。在一些实施方式中，每个字线(例如，WL1)和每个位线(例如，BL1)均连接到驱动器器件120。由于驱动器器件120可以使忆阻器单元112从一种状态切换到另一种状态并且还可以选择特定的字线或位线以用于读取或写入操作，因此驱动器器件120也可以被称为“开关器件”、“开关”或“字线选择器”或“位线选择器”。
在一些实施方式中，驱动器器件120是诸如JFET的晶体管并且包括漏极(D)、源极(S)、栅极(G)和本体(B)节点。在一些实施方式中，驱动器器件120的源极节点连接到相应的字线(例如，WL1)和位线(例如，BL1)。忆阻器单元112是非线性电阻器元件，其可以根据穿过单元112的净电通量或净电荷来改变其状态。已知忆阻器在移除施加的电偏压后会保存其状态。忆阻器由Chua于1971年首次描述为第四种两端子无源基本元件，其余是电阻器(R)、电容器(C)和电感器(L)。在无源实施方式中，尽管忆阻器单元112可以基于不同的材料，但忆阻器单元112可以是基于TiO2的器件。
驱动器器件120必须能够为每个忆阻器单元(例如112)提供足够的切换电压和电流。当前基于过渡金属氧化物的忆阻器实现可能需要超过主流互补金属氧化物半导体(CMOS)晶体管能力的切换电压。克服选择器额外负载所需的电压和电流以及横跨金属互连的电压降会进一步加剧这一挑战。电子接口电路中的驱动器器件(例如120)以明显超过标准CMOS工艺的指定偏压规格的电压进行操作。因此，部署了具有较高电压容差的晶体管。通常，这些晶体管需要较厚的栅极氧化物并且伴随着较高阈值电压和较长沟道长度。较长沟道长度乘以沟道宽度可导致每个驱动器器件具有大平面表面面积。例如，在点积引擎实施方式中，这可以导致驱动器器件(例如120)的面积支配整个片芯密度方程并阻碍忆阻器的满量程潜力的实现。如本文中更详细描述的，本主题技术通过使用竖直JFET来实现驱动器器件120来解决这些挑战。
图2是示出根据本公开的一些方面的示例竖直JFET 200的图。竖直JFET 200包括衬底210、竖直栅极区220、源极区240(例如240-1和240-2)、漏极区250(例如250-1和250-2)以及沟道区230。在一些实施方式中，衬底210可以由第一半导体材料(例如硅锗(Si-Ge))制成的应变层制成。衬底210包括底部层212、第一壁214和第二壁216。在一些实施方式中，竖直栅极区220可以由p+掺杂半导体(例如硅)制成的竖直板形成。在竖直板和衬底210的底部层212之间存在由沟道区材料填充的间隔。这使得沟道区230为包围(例如，围绕)竖直栅极区220的U形结构。
在一个或多个实施方式中，源极区240(例如240-1和240-2)在竖直栅极区220的第一端(例如左侧端)的两侧上形成为例如n+掺杂硅(例如多晶硅)的柱。在一些实施方式中，漏极区250(例如250-1和250-2)在竖直栅极区220的第二端(例如，右侧端)的两侧上形成为例如n+掺杂硅(例如多晶硅)的柱。源极区240和漏极区250可以接触或可以不接触衬底210的底部层212。在一个或多个实施方式中，源极区240和漏极区250的数量不限于两个，并且可以是大于两个的合适数量，例如四个、六个或更多。竖直JFET 200具有提供足够的切换电压和电流以驱动忆阻器112的能力。竖直JFET 200所消耗的半导体实际面积显著小于基于平面晶体管的实现，例如，为基于平面晶体管的实现的10分之一。
图3是示出JFET 300的示例结构的图。在常规方法中，常规的绝缘栅FET(IGFET)可以用作忆阻器驱动器。对于忆阻器驱动器应用而言，实现尺寸和载流能力的竖直IGFET可以具有挑战性。实现均匀氧化物厚度并控制注入剂量以在深沟槽的侧壁上实现期望阈值电压提出了复杂且昂贵的制造挑战。为了解决这个基本问题，所公开的解决方案使用基于p-n结的JFET器件。JFET 300是基于结的JFET并且包括形成在衬底310上的栅极区320、源极区340、漏极区350和沟道区330。源极区340是n+掺杂区。栅极区320由可耦合至栅极偏压电压VG的p+掺杂区域形成。漏极区350是n+掺杂区并且可以耦合到漏极偏压电压VD。横跨沟道330的正VDS电压降产生漏极衬底耗尽区312，其在源极区340附近更窄。在JFET中，栅极偏压电压可以为负或正。对于负栅极偏压电压，JFET沟道区330可以被完全耗尽载流子，从而导致没有漏极到源极电流流动。对于正栅极偏压电压，耗尽层322在栅极p-n结中减少并且因此能够以高电导率将带电载流子横跨沟道区从源极传输到漏极。增加漏极偏压电压(VD)可以增加栅极耗尽区322以及漏极区附近的衬底p-n结区312。在特定的VD下，两个耗尽区322和312彼此接触，这导致沟道夹断。在沟道夹断时，漏极电流变得几乎恒定(饱和)并且不会随着VDS的增加(例如，通过增加VD)而增加。JFET 300示出了平面器件。所公开的解决方案基于JFET的竖直实现，其结构和制造步骤在下面更详细地描述。
图4是示出了本主题技术的示例性竖直JFET的平面密度效应的图。图4所示的图示出了是标准CMOS n沟道晶体管的平面IGFET结构402与本主题技术的竖直JFET结构404之间的比较。在该比较中，合理地考虑例如22nm特征尺寸的半导体工艺。在这种情况下，可以实现临界尺寸，例如100nm的沟道长度(L)、各自200nm的耗尽区厚度(t1，t2)以及各自1μm的宽度(W1，W3)。基于这些保守的示例尺寸，这样的器件的平面覆盖面积将等于约0.05μm2，与平面IGFET结构402相比，这将表示芯片面积的显著减少(例如，约为1/10)。
顶视图406和侧视图408示出了竖直JFET的示例相关尺寸和距离，该竖直JFET包括n+源极区和n+漏极区以及p+栅极区。当被用作忆阻器阵列的驱动晶体管时，本主题技术的竖直JFET器件可以在线性区域中操作。在这种情况偏压条件下，n区将不耗尽并且沟道电流可以有效地是与(W/L)成比例的冶金沟道电流，其中W＝W1+W2+W3。
图5A-5B是示出描绘了根据本公开的一些方面的应变衬底以及形成在衬底的阱中的沟道区的示例结构500A和500B的图。可以理解，本主题技术的竖直JFET器件的沟道区可以通过硅的外延生长来制造，该硅代表掺杂高质量单晶体。在这种器件中的迁移率将与提高载流子浓度的掺杂剂数量成比例。这与补偿电导率沟道材料的另一种可能性形成对比，在补偿电导率沟道材料中，注入和扩散使迁移率降低与掺杂剂总数Nd+Na成正比的因数。制造为达到载流子浓度的所得补偿材料可导致较高散射概率。本主题技术例如通过使用导致应变JFET电导率沟道材料的外延生长技术来实现竖直JFET的沟道电导率的改善。如结构500A中所示，晶体硅锗作为衬底层502可以提供材料堆叠框架。在所公开的竖直JFET器件中，电子传输可以沿着器件的整个深度进行。这与传统的IGFET器件相反，在传统的IGFET器件中，传输完全沿着栅极区下方的平面表面。与晶体硅的晶格常数相比，硅锗衬底层502的晶格常数(as)扩大。除了对于在衬底层502上方的平面表面上的外延沉积不匹配之外，应变硅竖直JFET电导率沟道504生长为与结构500B的蚀刻沟槽区506的竖直壁508相邻。
图6A-6B示出了根据本公开的一些方面的在衬底中形成阱并在该阱中制造沟道区的示例性过程。应变晶体材料与更大晶格常数的材料相邻的生长受到限制。具体地，应变材料的厚度不能超过预定厚度，以避免引入缺陷和位错。在一些实施方式中，如图6A所示，本主题技术的竖直JFET器件的宽度可以约为500nm，这是这种无缺陷应变硅生长层的典型厚度。在蚀刻步骤以产生沟槽之后，如图6B所示，晶体硅沟道区606以源自与硅锗侧壁608的不匹配的应变进行生长。
图7是示出了图表700和710的图，其描绘了对本主题技术的JFET的导带和价带结构的应变效应。图表700是未应变晶体的能量对K参数图表并且包括导带710以及价带720和723。价带720是轻空穴价带并且价带723是重空穴价带。图表710是应变晶体的类似图表并且包括导带712以及价带722和725。价带722是轻空穴价带并且价带725是重空穴价带。图表700和图表710的比较表明当利用晶体硅上的机械拉伸应变来改善器件中的电子传输时，所产生的伪变形材料可以改变材料的带结构。带结构的改变包括使导带和价带之间的带隙变窄以及有效电子质量的降低，从而导致电子迁移率的提高。
图8是示出根据本公开的一些方面的竖直JFET的示例制造步骤810、812、814、816、818、820、822和824的工艺流程图。在第一步骤810中，在衬底830上方生长二氧化硅层832。接下来的步骤812是二氧化硅层832的图案化移除步骤以产生开口834。掩模图案化用于产生示例宽度约为500nm的开口834。可以通过等离子体辅助蚀刻工艺来移除二氧化硅层832以使得能够对二氧化硅层832进行高选择性蚀刻。步骤814包括在衬底830中产生深度约为1500nm的沟槽836。沟槽830例如可以通过使用等离子体辅助蚀刻工艺来产生，该等离子体辅助蚀刻工艺是高度各向异性的并且是侧向蚀刻速率可忽略的选择性蚀刻。沟槽830的长宽比(宽度与深度)可以为大约1:15并且可以使用湿化学清洁工艺来移除沟槽830的底部处的杂物。下一步骤816包括用外延生长层838对沟槽830进行修整(filing)。外延生长层838可以是高掺杂n型硅并且可以通过使用化学气相沉积(CVD)技术来沉积。步骤816可以进一步包括在表面氧化物的外延生长和再生之后移除表面氧化物以及氧化物表面上的任何残留材料并为后续步骤进行图案化。后续步骤818是用于在外延生长的层838中创建沟槽840，这可以例如通过使用诸如博世(Bosch)工艺的深反应蚀刻来执行，该深反应蚀刻需要许多工艺的多次迭代，包括高度各向同性等离子体蚀刻、形成化学惰性钝化层并在沟槽的底部进行定向离子轰击。所得沟槽840的长宽比(宽度与深度)可以为大约1：12。在步骤820中，沟槽840填充有p+型多晶硅，该p+型多晶硅可以使用基于分子束外延的沉积来实现沉积以建立栅极区842。
在下一步骤822中，使用与步骤818中使用的相同工艺来创建沟槽844。最后的步骤824包括使用基于分子束外延的沉积利用n+型多晶硅来修整沟槽844以构建源极区846和漏极区848。最终步骤824还包括通过使用物理气相沉积工艺分别形成栅极、源极和漏极金属触点850、852和854。
图9是示出根据本发明的一些方面的竖直JFET的示例制造步骤910、912、914、916、918、920、922和924的工艺流程图。图9的工艺流程图的步骤是用于制造性能竖直JFET器件的。在步骤910中，在衬底930上形成完全松弛的硅锗(SixGe1-x)递变层932。通过基于分子束外延的沉积来执行层932的沉积以优化缓冲层。可以执行化学机械抛光步骤以实现随后的Ge外延生长层的低螺纹位错密度。在下一步骤912中，使用CVD工艺来生长厚度约为2000nm的锗外延生长层934。在随后的步骤914中，使用CVD技术，在Ge外延生长层上沉积多晶硅层936。在步骤916中，在适当的图案化之后，使用等离子体辅助蚀刻技术来创建沟槽938。工艺步骤916类似于图8的工艺步骤814。在步骤918中，使用CVD工艺，在锗外延中进行应变硅的外延生长940。步骤918可以进一步包括在表面氧化物的外延生长和再生之后移除表面氧化物以及氧化物表面上的任何残留材料并为后续步骤进行图案化。下一步骤920是蚀刻深度约为1200nm的深沟槽942以进行栅极沉积的步骤并且类似于图8的步骤818执行。后续步骤922包括栅极p+型沉积944的沉积并且类似于图8的步骤820执行。此外，步骤924和926类似于图8的步骤822和824并且用于形成栅极区944、源极区946、漏极区948、栅极金属触点950以及源极和漏极金属触点952和954。
图10是示出了根据本公开的一些方面的处理JFET的示例方法1000的流程图。方法1000包括形成第一半导体材料制成的应变层(例如，图2的210)(1010)。该方法还包括移除第一半导体材料的部分以形成具有底部层(例如，图2的212)、第一壁(例如，图2的214)以及第二壁(例如，图2的214)的阱(例如，图6B的606)(1020)。生长第二半导体制成的外延层以形成沟道区(例如，图2的230)(1030)。在阱的中间部分形成竖直栅极区(例如，图2的220)(1040)。在竖直栅极区的第一端的两侧上形成竖直源极柱(例如，图2的240)(1050)，并且在竖直栅极区的第二端的两侧上形成竖直漏极柱(例如，图2的250)(1060)。形成竖直栅极区包括形成高度小于阱的深度的竖直板并且在竖直栅极区和底部层之间留有沟道区的层。
在一方面，方法可以是操作、指令或功能并且反之亦然。在一个方面，可以对条款或权利要求进行修改以包括在其他一个或多个条款、一个或多个词语、一个或多个句子、一个或多个短语、一个或多个段落和/或一个或多个权利要求中记载的一些或全部词语(例如，指令、操作、功能或部件)。
如在此使用的，在用术语“和”或“或”来分隔项目中的任何一个的一系列项目之前的短语“至少一个”整体修饰所列项目，而不是修饰所列项目的每个成员(即每个项目)。短语“至少一个”不需要选择至少一个项目；相反，该短语允许包括项目中的任意项目的至少一个和/或项目的任何组合中的至少一个和/或每个项目中的至少一个的含义。举例来说，短语“A、B和C中的至少一个”或“A、B或C中的至少一个”分别指仅有A，仅有B或仅有C；A、B和C的任意组合；和/或A，B和C中每一个的至少一个。
例如一个方面、该方面、另一个方面、一些方面、一个或多个方面、一种实施方式、该实施方式、另一种实施方式、一些实施方式、一个或多个实施方式、一个实施例、该实施例、另一实施例、一些实施例、一个或多个实施例、一种配置、该配置、另一种配置、一些配置、一个或多个配置、主题技术、公开、本公开、其其他变体等的短语是为了方便起见并不意味着与这样的一个或多个短语有关的公开对于本主题技术是必不可少的或者这种公开适用于本主题技术的所有配置。与这样的一个或多个短语有关的公开可以适用于所有配置，或一个或多个配置。与这样的一个或多个短语有关的公开可以提供一个或多个示例。诸如一个方面或一些方面的短语可以指一个或多个方面并且反之亦然，并且这类似地适用于其他前述短语。
除非特别指出，否则引用单数形式的元件并非旨在表示“一个且仅一个”，而是“一个或多个”。带下划线和/或斜体的标题和副标题仅是为了方便起见，不限制主题技术，并且不与对主题技术的解释有关地被提及。诸如第一和第二等的关系术语可以用于区分一个实体或动作与另一个实体或动作，而不必要求或暗示在这些实体或动作之间的任何实际的这种关系或顺序。本领域普通技术人员已知或以后将知道的，贯穿本公开内容所描述的各种配置的元件的所有结构和功能等同物均通过引用明确地并入本文，并且旨在被本主题技术涵盖。此外，无论在上面的描述中是否明确叙述了这种公开，本文中公开的任何内容都不旨在献给公众。没有任何要求保护的元件用于以35U.S.C.§112，第六段的规定进行解释，除非使用短语“用于…的手段”明确叙述该元件或者在方法权利要求的情况下，使用短语“用于…的步骤”叙述该元件。
尽管本说明书包含许多细节，但是这些细节不应被解释为对所要求保护的范围的限制，而应被解释为对本主题的特定实施方式的描述。在本说明书中在分开的实施例的上下文中描述的某些特征也可以在单个实施例中组合实现。相反，在单个实施例的上下文中描述的各种特征也可以分别在多个实施例中或以任何合适的子组合来实现。而且，尽管以上可能将特征描述为以某些组合起作用并且甚至最初如此声称，但是在某些情况下，可以从组合中切除所要求保护的组合中的一个或多个特征并且可以将所要求保护的组合针对于子组合或子组合的变型。
已经根据特定方面描述了本说明书的主题，但是可以实现其他方面并且在所附权利要求的范围内。例如，尽管在附图中以特定顺序描绘了操作，但是这不应被理解为要求以所示的特定顺序或以连续的顺序执行这样的操作或者执行所有示出的操作以获得期望的结果。权利要求中记载的动作可以以不同的顺序执行并且仍然实现期望的结果。作为一个示例，附图中描绘的过程不一定需要所示的特定顺序或连续顺序来实现期望的结果。在某些情况下，多任务和并行处理可能是有利的。此外，上述方面中的各种系统部件的分离不应理解为在所有方面中都需要这种分离，并且应当理解，所描述的程序部件和系统通常可以集成在单个软件产品中或打包成多种软件产品。
标题，背景技术，附图说明、摘要和附图由此被结合到本公开中并且被提供作为本公开的说明性示例，而不是限制性的描述。应该理解到它们不会被用来限制权利要求的范围或含义。另外，在详细描述中，可以看出，该描述提供了示例性示例并且为了简化本公开在各种实施方式中将各个特征分组在一起。本公开的方法不应被解释为反映了以下意图：所要求保护的主题需要比每个权利要求中明确叙述的特征更多的特征。而是，如权利要求所反映的，发明主题在于少于单个公开的配置或操作的所有特征。因此，权利要求书被并入详细描述中，其中每个权利要求本身作为单独要求保护的主题。
权利要求书无意限于本文所述的方面，而是应被赋予与语言权利要求书一致的全部范围，并且涵盖所有合法的等同物。尽管如此，任何权利要求都不旨在包含不满足适用专利法要求的主题，也不应以这种方式解释它们。

Claims (20)

1.一种用于驱动忆阻器阵列的器件，所述器件包括：
衬底，所述衬底包括具有底部层、第一壁以及第二壁的阱，所述衬底由第一半导体材料制成的应变层形成；以及
竖直结型场效应晶体管(JFET)，所述竖直JFET形成在所述阱中，所述竖直JFET包括：
竖直栅极区，所述竖直栅极区形成在所述阱的中间部分中，其中，栅极区高度小于所述阱的深度；
沟道区，所述沟道区由围绕所述竖直栅极区的第二半导体形成；
竖直源极区，所述竖直源极区形成在所述竖直栅极区的第一端的两侧上；以及
竖直漏极区，所述竖直漏极区形成在所述竖直栅极区的第二端的两侧上。
2.根据权利要求1所述的器件，其中，所述第一半导体材料包括硅锗材料。
3.根据权利要求1所述的器件，其中所述竖直栅极区包括p+掺杂多晶硅材料。
4.根据权利要求1所述的器件，其中，所述沟道区是U形外延层并且延伸到所述竖直栅极区的下方。
5.根据权利要求1所述的器件，其中，所述竖直栅极区包括平行于所述第一壁和所述第二壁的竖直板。
6.根据权利要求1所述的器件，其中，所述竖直源极区包括平行于所述竖直栅极区的两个或更多个n+掺杂多晶硅柱。
7.根据权利要求1所述的器件，其中，所述竖直漏极区包括平行于所述竖直栅极区的两个或更多个n+掺杂多晶硅柱。
8.一种装置，包括：
忆阻器阵列，所述忆阻器阵列包括以行和列布置的多个忆阻器元件；以及
多个驱动器器件，所述多个驱动器器件被配置为切换所述多个忆阻器元件，每个驱动器器件包括竖直结型场效应晶体管(JFET)，
其中，所述竖直JFET包括：
竖直栅极区，所述竖直栅极区形成在阱内，并且栅极区高度小于所述阱的深度；
沟道区，所述沟道区由围绕所述竖直栅极区的第二半导体制成的U形外延层形成；
竖直源极区，所述竖直源极区形成在所述竖直栅极区的第一端的两侧上；以及
竖直漏极区，所述竖直漏极区形成在所述竖直栅极区的第二端的两侧上。
9.根据权利要求8所述的装置，其中，所述竖直JFET嵌入在由应变硅锗生长形成的具有底部层、第一壁和第二壁的U形衬底中。
10.根据权利要求8所述的装置，其中，所述第一壁和所述第二壁由应变硅锗生长形成。
11.根据权利要求8所述的装置，其中，所述竖直栅极区包括平行于所述第一壁和所述第二壁的板并且包括p+掺杂多晶硅材料。
12.根据权利要求8所述的装置，其中，所述竖直源极区和所述竖直漏极区中的每一个均包括平行于所述竖直栅极区的n+掺杂多晶硅柱。
13.一种制造竖直结型场效应晶体管(JFET)的方法，所述方法包括：
形成第一半导体材料制成的应变层；
移除所述第一半导体材料的部分以形成具有底部层、第一壁和第二壁的阱；
生长第二半导体制成的外延层以形成所述JFET的填充所述阱的沟道区；
在所述阱的中间部分中形成竖直栅极区；
在所述竖直栅极区的第一端的两侧上形成竖直源极柱；以及
在所述竖直栅极区的第二端的两侧上形成竖直漏极柱，
其中，形成所述竖直栅极区包括形成高度小于所述阱的深度的竖直板并在所述竖直栅极区和所述底部层之间留有沟道区的层。
14.根据权利要求13所述的方法，其中，所述第一半导体材料包括硅锗材料，并且其中，所述竖直栅极区由p+掺杂多晶硅形成。
15.根据权利要求13所述的方法，其中，所述竖直栅极区平行于所述第一壁和所述第二壁。
16.根据权利要求13所述的方法，其中，在所述竖直栅极区周围形成U形沟道区。
17.根据权利要求13所述的方法，其中，所述竖直源极柱形成为平行于所述竖直栅极区。
18.根据权利要求13所述的方法，其中，形成所述竖直源极柱包括用n+掺杂多晶硅填充在所述沟道区中形成的两个第一孔。
19.根据权利要求13所述的方法，其中，所述竖直漏极柱形成为平行于所述竖直栅极区。
20.根据权利要求19所述的方法，其中形成所述竖直漏极柱包括用n+掺杂多晶硅填充在所述沟道区中形成的两个第二孔。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110943156B (zh) * 2019-12-24 2021-08-24 中山大学 一种基于压电材料的压力传感器及制备方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2701633B2 (ja) * 1991-12-09 1998-01-21 日本電気株式会社 半導体装置
SE500815C2 (sv) 1993-01-25 1994-09-12 Ericsson Telefon Ab L M Dielektriskt isolerad halvledaranordning och förfarande för dess framställning
US5945699A (en) 1997-05-13 1999-08-31 Harris Corporation Reduce width, differentially doped vertical JFET device
US7202528B2 (en) 2004-12-01 2007-04-10 Semisouth Laboratories, Inc. Normally-off integrated JFET power switches in wide bandgap semiconductors and methods of making
US7115489B2 (en) 2004-07-16 2006-10-03 Micron Technology, Inc. Methods of growing epitaxial silicon
US20060049435A1 (en) 2004-09-07 2006-03-09 Spansion, Llc Vertical JFET as used for selective component in a memory array
US8274110B2 (en) 2009-05-20 2012-09-25 Micron Technology, Inc. Vertically-oriented semiconductor selection device providing high drive current in cross-point array memory
US20110169136A1 (en) * 2010-01-14 2011-07-14 Pickett Matthew D Crossbar-integrated memristor array and method employing interstitial low dielectric constant insulator
US8351243B2 (en) * 2010-11-16 2013-01-08 Sandisk 3D Llc Transistor driven 3D memory
US8711597B2 (en) * 2012-01-26 2014-04-29 HGST Netherlands B.V. 3D solid-state arrangement for solid state memory
KR20130092930A (ko) * 2012-02-13 2013-08-21 에스케이하이닉스 주식회사 가변 저항 메모리 소자, 이의 제조 방법 및 이의 구동 방법
FR3000839A1 (fr) * 2013-01-08 2014-07-11 St Microelectronics Rousset Procédé de fabrication d’un transistor mos vertical
CN104978990B (zh) 2014-04-14 2017-11-10 成都海存艾匹科技有限公司 紧凑型三维存储器
WO2015163928A1 (en) 2014-04-26 2015-10-29 Hewlett-Packard Development Company, L.P. Switched memristor analog-to-digital conversion
US9484390B2 (en) * 2014-05-30 2016-11-01 SK Hynix Inc. Method for fabricating semiconductor apparatus
US9276092B1 (en) * 2014-10-16 2016-03-01 Micron Technology, Inc. Transistors and methods of forming transistors
JP6509621B2 (ja) * 2015-04-22 2019-05-08 ルネサスエレクトロニクス株式会社 半導体装置
JP2019036664A (ja) * 2017-08-18 2019-03-07 東芝メモリ株式会社 半導体装置
US10461185B2 (en) * 2017-12-22 2019-10-29 Micron Technology, Inc. Assemblies having conductive structures along pillars of semiconductor material
US10497867B1 (en) * 2018-07-02 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-layer structure to increase crystalline temperature of a selector device
KR20200132367A (ko) * 2019-05-17 2020-11-25 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
US11444123B2 (en) * 2020-06-10 2022-09-13 Integrated Silicon Solution, (Cayman) Inc. Selector transistor with metal replacement gate wordline

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