JP6510980B2 - 電荷トラップスプリットゲート埋め込みフラッシュメモリ及び関連する方法 - Google Patents

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Description

本開示は、一般的には、改良された埋め込み半導体製品並びにそのような半導体製品を製作する方法及び装置に関する。
関連技術
フラッシュメモリ等の不揮発性メモリは、メモリへの電力がなくなる場合であっても記憶データを保持する。不揮発性メモリセルは、例えば、電荷を電気絶縁浮遊ゲート又は電界効果トランジスタ（ＦＥＴ）の制御ゲートの下にある電荷トラップ層に蓄えることによってデータを記憶する。記憶された電荷は、ＦＥＴの閾値を制御し、それにより、セルのメモリ状態を制御する。
不揮発性メモリセルは、例えば、ホットキャリア注入を使用して、電荷を記憶層に配置することでプログラムされる。高いドレイン及びゲート電圧を使用して、プログラミングプロセスを促進し、メモリセルは、プログラミング中、比較的高い電流を通し、これは、低電圧又は低電力用途では望ましくないことがある。
スプリットゲートメモリセルは、選択ゲートがメモリゲートに隣接して配置される不揮発性メモリセルの一種である。スプリットゲートメモリセルのプログラム中、選択ゲートは比較的低電圧にバイアスされ、メモリゲートのみが高電圧にバイアスされて、ホットキャリア注入に必要な垂直電場を提供する。キャリアの加速は殆ど、選択ゲート下のチャネル領域で行われるため、選択ゲートへの比較的低電圧が、従来のフラッシュメモリセルと比較して水平方向で最も効率的なキャリア加速を生じさせる。それにより、プログラミング動作中、電流がより低く、且つ消費電力がより低く、ホットキャリア注入がより効率的になる。スプリットゲートメモリセルは、ホットキャリア注入以外の技法を使用してプログラムし得、技法に応じて、プログラミング中に従来のフラッシュメモリセルよりも優れた任意の利点は変わり得る。
高速読み出し時間が、スプリットゲートメモリセルの別の利点である。選択ゲートはメモリゲートと直列するため、メモリゲートの消去状態は、空乏モード（すなわち、０ボルト未満の閾値電圧Ｖｔ）に近いか、又は空乏モードであり得る。消去メモリゲートがそのような空乏モードである場合であっても、オフ状態の選択ゲートは、チャネルが相当量の電流を流さないようにする。０に近いか、又は０未満の消去状態の閾値電圧を用いる場合、プログラム状態の閾値電圧は、消去状態とプログラム状態との間に妥当な読み出しマージンをなお提供しながら、あまり高くする必要はない。したがって、読み出し動作での選択ゲート及びメモリゲートに印加される電圧は、供給電圧以下であることができる。したがって、供給電圧をより高いレベルにする必要がないことにより、読み出し動作がより高速になる。
メモリセルと同じ基板に複数のタイプの電界効果デバイスをモノリシックに組み込むことが一般的である。それらの非メモリデバイスは、例えば、復号化、電荷ポンピング、及びメモリ動作に関連する他の機能を実行する。基板は、メモリ動作に関連しない機能を提供する非メモリデバイスを含むこともできる。メモリセルと同じ基板に組み込まれるそのような非メモリデバイスは、高速動作用に仕立てられたトランジスタを含み得、一方、他のトランジスタは、高動作電圧の処理用に仕立てられる。スプリットゲートメモリセル等のメモリセルの処理を、同じ基板上の１つ又は複数のタイプの非メモリトランジスタの処理と統合することは、それぞれが異なる製作パラメータを必要とするため、困難である。したがって、メモリセル及び他のデバイスを同じ基板に集積して、改良されたコスト、性能、信頼性、又は製造可能性を促進する装置及び方法が必要とされる。
発明の概要
半導体デバイスを製作する方法が、本開示の態様に従って提供される。本方法によれば、誘電層が、半導体基板の第１の領域及び第２の領域に形成される。ゲート導電層が、半導体基板の第１の領域及び第２の領域に形成される誘電体上に配置され、第２の領域はマスキングされる。スプリットゲートメモリセルが、第１のゲート長で半導体基板の第１の領域に形成される。次に、第１の領域はマスキングされ、第２の領域は、エッチングされて、第２のゲート長を有する論理ゲートを画定する。
半導体デバイスが、本開示の態様に従って提供される。半導体デバイスは、第１のゲート長を有し、半導体基板の第１の領域に形成されるスプリットゲートメモリセルを含む。論理ゲートが、半導体基板の第２の領域に形成され、第２のゲート長を有する。さらに、第１のゲート長は第２のゲート長とは異なる。
本発明の実施形態の更なる特徴及び利点並びに本発明の様々な実施形態の構造及び動作について、添付図面を参照して以下に詳細に説明する。なお、本発明は、本明細書に記載される特定の実施形態に限定されない。そのような実施形態は、単に説明を目的として本発明に提示される。本明細書に含まれる教示に基づいて、追加の実施形態が当業者に明らかとなろう。
図面の簡単な説明
これより、本発明の実施形態を単なる例として、対応する参照符号が対応する部分を示す添付概略図面を参照して説明する。さらに、添付図面は、本明細書に組み込まれ、本明細書の一部をなし、本発明の実施形態を示し、説明と共に、本発明の原理を説明し、当業者が本発明を製作し使用できるようにする役割を更に果たす。
様々な実施形態によるスプリットゲートメモリセルの断面を示す。 様々な実施形態によるメモリアレイ内のメモリセルの回路図である。 様々な実施形態による半導体デバイスの断面を示す。 様々な実施形態によるメモリデバイスの機能ブロック図である。 様々な実施形態による製造中の様々な時点での半導体デバイスの断面を示す。 様々な実施形態による製造中の様々な時点での半導体デバイスの断面の一つを示す。 様々な実施形態による製造中の様々な時点での半導体デバイスの断面の一つを示す。 様々な実施形態による製造中の様々な時点での半導体デバイスの断面の一つを示す。 様々な実施形態による製造中の様々な時点での半導体デバイスの断面の一つを示す。 様々な実施形態による製造中の様々な時点での半導体デバイスの断面の一つを示す。 様々な実施形態による製造中の様々な時点での半導体デバイスの断面の一つを示す。 様々な実施形態による、半導体デバイスを製造する方法を示すフローチャートである。 様々な実施形態による、半導体デバイスを製造する方法を示すフローチャートである。 様々な実施形態による、半導体デバイスを製造する方法を示すフローチャートである。
本発明の実施形態の特徴及び利点は、図面と併せて解釈される場合、以下に記載される詳細な説明からより明らかになろう。図面中、同様の参照符号は一般に、同一、機能が類似、及び／又は構造が類似する要素を示す。
発明の詳細な説明
本明細書は、本発明の特徴を組み込む１つ又は複数の実施形態を開示する。開示される実施形態は単に、本発明を例示する。本発明の範囲は、開示される実施形態に限定されない。本発明は、本明細書に添付される特許請求の範囲によって規定される。
説明され、本明細書において「一実施形態」、「実施形態」、「実施形態例」等と参照される実施形態は、説明される実施形態が、特定の特徴、構造、又特性を含み得るが、あらゆる実施形態が必ずしも、その特定の特徴、構造、又は特性を含む必要があるわけではないことを示す。さらに、そのような語句は必ずしも同じ実施形態を参照するわけではない。さらに、特定の特徴、構造、又は特性が一実施形態に関連して説明される場合、明示的に説明されるか否かに関係なく、そのような特徴、構造、又は特性を他の実施形態に関連して実施することが当業者の知識内であることが理解される。
様々な実施形態をより詳細に説明する前に、本説明全体を通して使用され得る特定の用語に関して更なる説明を与える。
「エッチ」又は「エッチング」という用語は、本明細書で使用される場合、一般に、材料の少なくとも部分が、エッチング完了後に残るように材料をパターニングする製造プロセスを説明する。例えば、シリコンをエッチングするプロセスが、マスキング層（例えば、フォトレジスト又はハードマスク）をシリコンの上にパターニングするステップと、次に、マスキング層によってもはや保護されないシリコンのエリアを除去するステップとを含むことを理解されたい。したがって、マスクによって保護されるシリコンのエリアは、エッチングプロセスが完了された後、残る。しかし、別の例では、エッチングは、マスクを使用しないが、それでもなお、エッチングプロセスが完了した後に材料の少なくとも一部が残るプロセスを指すこともある。
上記説明は、「エッチング」という用語を「除去」から区別する役割を果たす。材料をエッチングする場合、材料の少なくとも一部は、プロセスが完了した後に残る。逆に、材料を除去する場合、材料の略全てがプロセスで除去される。しかし、幾つかの実施形態では、「除去」は、エッチングを組み込み得る広義の用語であるとみなされる。
本明細書での説明中、電界効果デバイスが製作される基板の様々な領域が述べられる。これらの領域が基板上の任意の位置に存在し得、さらに、領域が相互に排他的であるわけではないことを理解されたい。すなわち、幾つかの実施形態では、１つ又は複数の領域の部分は重なり得る。最大で３つの異なる領域が本明細書で説明されるが、任意の数の領域が基板上に存在し得、特定のタイプのデバイス又は材料を有するエリアを示し得ることを理解されたい。一般に、領域は、同様のデバイスを含む基板のエリアを都合良く説明するために使用され、説明される実施形態の範囲又は趣旨を限定すべきではない。
「形成する」、「形成」、「堆積」、又は「配置」という用語は、材料の層を基板に塗布する動作を説明するために本明細書で使用される。そのような用語は、熱成長、スパッタリング、蒸着、化学蒸着、エピタキシャル成長、電気めっき等を含むが、これらに限定されない任意の可能な層形成技法を説明することが意味される。様々な実施形態によれば、例えば、堆積は、任意の適切な周知の方法に従って実行し得る。例えば、堆積は、材料を基板に成長させ、コーティングし、又は転写する任意のプロセスを含むことができる。幾つかの周知の技術としては、特に、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）、電子化学堆積（ＥＣＤ）、分子ビームエピタキシー（ＭＢＥ）、原子層堆積（ＡＬＤ）、及びプラズマンハンストＣＶＤ（ＰＥＣＶＤ）が挙げられる。
本説明全体を通して使用される「基板」は、最も一般的にはシリコンであると考えられる。しかし、基板はまた、ゲルマニウム、ガリウムヒ素、リン化ガリウム等の任意の多種多様な半導体材料の基板であり得る。他の実施形態では、基板は、ガラス又はサファイアウェーハ等の非導電性の基板であり得る。
本明細書で使用される場合、「マスク」は、材料のマスキングされていない部分の選択的除去（例えば、エッチング）が可能な任意の適切な材料を含み得る。幾つかの実施形態によれば、マスキング構造体は、ポリ（メタクリル酸メチル）（ＰＭＭＡ）、ポリ（メチルグルタルイミド）（ＰＭＧＩ）、フェノールホルムアルデヒド樹脂、適するエポキシ等のフォトレジストを含み得る。
そのような実施形態をより詳細に説明する前に、メモリセル例及び本実施形態を実施し得る環境を提示することが有用である。
図１は、スプリットゲート不揮発性メモリセル１００の一例を示す。メモリセル１００は、シリコン等の基板１０２上に形成される。基板１０２は、一般にｐ型又はｐ型ウェルであり、一方、第１のドープソース／ドレイン領域１０４及び第２のドープソース／ドレイン領域１０６はｎ型である。しかし、基板１０２がｎ型であり、一方、領域１０４及び１０６がｐ型であることも可能である。
メモリセル１００は２つのゲート：選択ゲート１０８及びメモリゲート１１０を含む。各ゲートは、ゲート構造体を画定する周知の、例えば、堆積及びエッチング技法によって形成されるドープポリ層等のゲート導電体を含み得る。選択ゲート１０８は、誘電層１１２上に配置される。メモリゲート１１０は、１つ又は複数の誘電層を有する電荷トラップ誘電体１１４上に配置される。一例では、電荷トラップ誘電体１１４は、２つの二酸化ケイ素層の間に挟まれた電荷トラップ窒化ケイ素層を含み、まとめて一般に「ＯＮＯ」と呼ばれる３層積層を作成する。他の電荷トラップ誘電体は、シリコンリッチ窒化物膜又は様々な当量のシリコン、酸素、及び窒素を含むが、これらに限定されない任意の膜を含み得る。垂直誘電体１１６も、選択ゲート１０８とメモリゲート１１０との間に配置されて、２つのゲート間を電気的に絶縁する。幾つかの例では、垂直誘電体１１６及び電荷トラップ誘電体１１４は同じ誘電体であり、一方、他の例では、一方の誘電体は他方の誘電体の前に形成される（例えば、異なる誘電特性を有することができる）。したがって、垂直誘電体１１６は、電荷トラップ誘電体１１４と同じ膜構造を含む必要がなく、領域１０４及び１０６は、例えば、イオン注入技法を使用してドーパントを注入することによって作成される。領域１０４及び１０６は、それぞれに印加される電位に応じてスプリットゲートトランジスタのソース又はドレインを形成する。スプリットゲートトランジスタでは、便宜上、相対バイアスに関係なく、領域１０４は一般にドレインと呼ばれ、一方、領域１０６は一般にソースと呼ばれる。この説明が一般的なスプリットゲート構造の概説を提供することが意図され、実際用途では、最終的なメモリセル１００を形成するために、多くのより詳細なステップ及び層が提供されることを理解されたい。
これより、メモリセル１００に関連するため、書き込み、読み出し、及び消去動作例について説明する。ビットをメモリセル１００に書き込むために、例えば、およそ５ボルトの正電圧が領域１０６に印加され、一方、領域１０４及び基板１０２は接地される。例えば、およそ１．５ボルトの低い正電圧が、選択ゲート１０８に印加され、一方、例えば、およそ８ボルトのより高い正電圧がメモリゲート１１０に印加される。電子は、ソースとドレインとの間のチャネル領域内で加速するにつれ、電子の幾つかは上方に注入されて、電荷トラップ誘電体１１４内部に捕獲されるのに十分なエネルギーを取得する。これはホット電子注入として知られている。電荷トラップ誘電体１１４の一例では、電子は電荷トラップ誘電体１１４の窒化物層内に捕獲される。この窒化物層は一般に、電荷トラップ層とも呼ばれる。電荷トラップ誘電体１１４内に捕獲された電荷は、様々な供給電圧がなくなった後であっても、メモリセル１００内に「ハイ」ビットを記憶する。
メモリセル１００内に蓄えられた電荷を「消去」し、メモリセル１００の状態を「ロー」ビットに戻すために、例えば、およそ５ボルトの正電圧が領域１０６に印加され、一方、領域１０４は浮遊するか、又は特定のバイアスにされ、選択ゲート１０８及び基板１０２は通常、接地される。例えば、およそ−８ボルトの高い負電圧がメモリゲート１１０に印加される。メモリゲート１１０と領域１０６との間のバイアス状況は、バンド間トンネルを通過する正孔を生成する。生成された正孔は、メモリゲート１１０下の強電場によって十分にエネルギー付与され、電荷トラップ誘電体１１４内に向けて上方に注入される。注入された正孔は効率的に、メモリセル１００を消去して、「ロー」ビット状態にする。
メモリセル１００の記憶ビットを「読み出す」ために、例えば、０Ｖ〜３Ｖの範囲の低電圧が、選択ゲート、メモリゲート、及び領域１０４のそれぞれに印加され、一方、領域１０６及び基板１０２は通常、接地される。メモリゲートに印加される低電圧は、「ハイ」ビットを記憶する場合にトランジスタをオンにするのに必要な閾値電圧及び「ロー」ビットを記憶する場合にトランジスタをオンにするのに必要な閾値電圧から略等距離のところにあるように選ばれて、２つの状態を明確に区別する。例えば、「読み出し」動作中に低電圧を印加して、かなりの電流を領域１０４と１０６との間に流す場合、メモリセルは「ロー」ビットを保持し、「読み出し」動作中に低電圧を印加しても、領域１０４と１０６との間にかなりの電流が流れない場合、メモリセルは「ハイ」ビットを保持する。
図２は、半導体デバイスの様々な金属層への接続を含むメモリセル１００を含む一例としての回路図２００を示す。単一のメモリセル１００しか示されていないが、Ｘ方向及びＹ方向の両方での楕円から明らかなように、メモリセルのアレイを、Ｘ方向及びＹ方向の両方に延びる様々な線によって接続し得る。このようにして、使用されるビット線（ＢＬ）及びソース線（ＳＬ）に基づいて、ビットの読み出し、書き込み、及び消去を行うために、１つ又は複数のメモリセル１００を選択し得る。
ソース線（ＳＬ）の一例は、Ｘ方向に沿って延び、第１の金属層（Ｍ１）に形成される。ソース線（ＳＬ）は、Ｘ方向に延びる行に沿って各メモリセル１００のドープ領域１０６に電気接続するために使用し得る。
ビット線（ＢＬ）の一例は、Ｙ方向に沿って延び、第２の金属層（Ｍ２）に形成される。ビット線（ＢＬ）は、Ｙ方向に延びる列に沿って各メモリセル１００のドープ領域１０４に電気接続するために使用し得る。
図２に示される回路接続が単なる例であり、様々な接続を、示されるものとは異なる金属層で行うことも可能なことを理解されたい。さらに、示されていないが、メモリセル１００は、Ｚ方向にも同様に配列されて、複数の積層内に形成してもよい。
図３は、メモリ回路３０２及び周辺回路３０４の両方を同じ基板１０２に含む、一例としての半導体デバイス３００を示す。この例では、基板１０２は、コア領域３０２と、周辺領域３０４とを含む。コア領域３０２は、上述したメモリセルと同様に動作し得る複数のメモリセル１００を含む。図３の断面が単なる例示であり、コア領域３０２及び周辺領域３０４を基板１０２の任意のエリアに配置し得、様々な異なる領域から構成されてもよいことを理解されたい。さらに、コア領域３０２及び周辺領域３０４は、基板１０２の同じ一般エリアに存在することもある。
基板３０２−及び実際には本説明全体を通して使用される基板全般は、様々な実施形態によれば、シリコンであることができる。しかし、基板３０２は、ゲルマニウム、ガリウムヒ素、リン化ガリウム等の任意の多種多様な半導体材料であってもよい。他の実施形態では、基板３０２は、ガラス又はサファイアウェーハ等の非導電性の基板であり得る。
周辺領域３０４は、レジスタ、キャパシタ、インダクタ等の集積回路構成要素並びにトランジスタを含み得る。図示の実施形態では、周辺領域３０４は、複数の高電圧トランジスタ３０６及び低電圧トランジスタ３０８を含む。一例では、高電圧トランジスタ３０６は、基板１０２の、低電圧トランジスタ３０８とは別個の領域に存在する。高電圧トランジスタ３０６は、最大で２０Ｖの大きさの電圧を扱うことが可能であり、一方、低電圧トランジスタ３０８は、より高速で動作するが、高電圧トランジスタ３０６と同じ高電圧で動作することはできない。一実施形態では、低電圧トランジスタ３０８は、高電圧トランジスタ３０６よりも短いゲート長を有するように設計される。高電圧トランジスタ３０６は一般に、低電圧トランジスタ３０８のゲート誘電体よりも厚いゲート誘電体３１０を有することを特徴とする。図３に示されるように、低電圧トランジスタ３０８は、高電圧トランジスタ３０６よりも狭い幅を有するが、これが当てはまる必要はない。幾つかの実施形態では、低電圧トランジスタ３０８は、高電圧トランジスタ３０６よりも幅広であることができ、又は代替として、低電圧トランジスタ３０８及び高電圧トランジスタ３０６は、同じ幅を有することができる。
本明細書での説明中、電界効果デバイスが製作される基板の様々な領域が言及される。例えば、図３に関しては、コア領域３０２及び周辺領域３０４が説明された。これらの領域が、基板上の任意の位置に存在し得、さらに、領域が相互に排他的であるわけではないことを理解されたい。すなわち、幾つかの実施形態では、１つ又は複数の領域の部分は重なり得る。最大で３つの異なる領域が本明細書で説明されるが、任意の数の領域が基板上に存在し得、特定のタイプのデバイス又は材料を有するエリアを示し得ることを理解されたい。一般に、領域は、同様のデバイスを含む基板のエリアを都合良く説明するために使用され、説明される実施形態の範囲又は趣旨を限定すべきではない。
図４は、本発明の実施形態によるメモリデバイス４０２の機能ブロック図である。示されるように、メモリデバイス４０２は、メモリアレイ４０４と、高電圧制御論理４０８と、低電圧制御論理４０６とを含む。様々な実施形態によれば、メモリアレイ４０４は、幾つかのメモリセル１００を含み得、メモリデバイス４０２のコア領域３０２に物理的に配置し得る。高電圧制御論理４０８は、幾つかの高電圧トランジスタ３０６を含み得、これらは、メモリアレイ４０４の部分の制御及び／又は駆動に使用することができる。さらに、高電圧制御論理４０８は、メモリデバイス４０２の周辺３０４に物理的に配置し得る。高電圧制御論理４０８と同様に、低電圧制御論理４０６は、幾つかの低電圧トランジスタ３０８を含み得、これらは、メモリアレイ４０４の部分の制御及び／又は駆動に使用することができる。低電圧制御論理４０６は、メモリデバイスの周辺３０４に配置することもできる。様々な実施形態によれば、高電圧制御論理４０８及び低電圧制御論理４０６は、周辺領域３０４の異なる部分に配置される。
図５Ａ〜図５Ｇは、本発明の実施形態による製造中の様々な時点でのデバイス５００を示す。図５Ａは、特定の予備ステップ後のデバイス５００を示す。例えば、図５Ａに示されるように、デバイス５００は、基板５０２を含み、幾つかの領域５０４、５０６、及び５０８に分けられる。
基板の第１の領域又はメモリ領域５０４は、メモリ構成要素に使用し得る。様々な実施形態によれば、第１の領域５０４は、複数のメモリセル（例えば、メモリセル１００）を形成することができるメモリコア領域を含む。例えば、幾つかの実施形態によれば、第１の領域を使用して、幾つかのスプリットゲート（例えば、スプリットゲート１０８）／メモリゲート（例えば、メモリゲート１１０）対を形成し得る。
論理及び／又は制御回路は、様々な実施形態によれば、第２の領域５０６及び第３の領域５０８のそれぞれを含む周辺に形成し得る。第２の領域５０６は低電圧制御論理を含み得（例えば、図４の領域４０６）、第３の領域５０８は高電圧制御論理を含み得る（例えば、領域４０８）。
図５Ａに示されるように、ゲート誘電体５１０ａが第１の領域５０４に形成され、ゲート誘電体５１０ｂが第２の領域５０６に形成される。様々な実施形態によれば、ゲート誘電体５１０ａ及び５１０ｂは、示されるように異なる厚さであり得るが、これが当てはまる必要はない。ゲート誘電体は、酸化物、窒化物、又はそれらの何らかの組み合わせを含むが、これらに限定されない任意の電気的材料であり得る。ゲート誘電体５１０ａ及び５１０ｂは、任意の周知の方法を通して形成し得る。例えば、誘電体を基板５０２上に成長させ得、誘電体は基板材料の酸化物（例えば、酸化ケイ素）を含み得る。しかし、ゲート誘電体５１０ａ及び５１０ｂを基板に配置し、これらの誘電体が基板とは異なる材料の酸化物であることも可能である。さらに、誘電体５１０ａ及び５１０ｂは、同じ又は異なる材料を含み得、様々な実施形態により、同時又は異なる時間に形成し得る。図５Ａは、第３の領域５０８に形成されるゲート誘電体５１０ｃも示す。ゲート誘電体５１０ｃは、幾つかの実施形態によれば、ゲート誘電体５１０ａ及び５１０ｂのいずれかよりも厚くてよいが、ゲート誘電体５１０ａ及び５１０ｂのいずれか又は両方と同じ厚さであってもよい。さらに、様々な実施形態によれば、ゲート誘電体５１０ａ、５１０ｂ、及び５１０ｃは単一の連続した酸化物層を含み得る。
図５Ｂは、ゲート導電体５１２の形成後のデバイス５００の断面を示す。ポリ等の任意の適切なゲート導電材料を使用して、ゲート導電体５１２を形成することができる。示されるように、ゲート導電層５１２は、ゲート誘電体５１０ａ、５１０ｂ、及び５１０ｃ上に形成される。ゲート導電層５１２は、堆積等の任意の適切な周知の方法に従って形成又は配置し得る。堆積は、材料を基板に成長させ、コーティングし、又は転写する任意のプロセスを含むことができる。幾つかの周知の技術としては、特に、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）、電子化学堆積（ＥＣＤ）、分子ビームエピタキシー（ＭＢＥ）、原子層堆積（ＡＬＤ）、及びプラズマンハンストＣＶＤ（ＰＥＣＶＤ）が挙げられる。さらに、図５Ｂは、ゲート導電層５１２上に配置されたマスク層５１４を示す。マスク層５１４は、ゲート導電層５１２のマスキングされていない部分の選択的除去（例えば、エッチング）を可能にする任意の適する材料を含み得る。幾つかの実施形態によれば、マスキング構造体は、ポリ（メタクリル酸メチル）（ＰＭＭＡ）、ポリ（メチルグルタルイミド）（ＰＭＧＩ）、フェノールホルムアルデヒド樹脂、適するエポキシ等のフォトレジストを含み得る。さらに、幾つかの実施形態によれば、マスク層５１４はハードマスクを含み得る。
図５Ｃは、マスク層５１４が第１の領域５０４にパターニングされて、選択ゲートマスク５１６が作成された後のデバイス５００の断面を示す。選択ゲートマスク５１６がパターニングされると、ゲート導電体５１２のマスキングされていない部分は、エッチング等の適切な方法を使用して除去し得る。エッチング後、残りの選択ゲート誘電体５１０ａは、残りのゲート導電体５１２と基板５０２との間に配置されるゲート誘電体５１２の部分を除き、任意選択的に除去される。
図５Ｄは、領域５０４においてゲート導電体５１２のマスキングされていない部分を除去した後のデバイス５００の断面を示す。図５Ｄに示されるように、電荷トラップ誘電体５２０が、デバイス５００の３つ全ての領域５０４、５０６、及び５０８に形成される。図５Ｄでは、電荷トラップ誘電体５２０は、デバイス５００上に共形的に配置されて示されるが、これが当てはまる必要はない。様々な実施形態によれば、電荷トラップ誘電体５２０は、上述したように、ＯＮＯ等の１つ又は複数の誘電層を含む。例えば、電荷トラップ誘電体５２０は、第１の誘電層５２０ａと、電荷トラップ層５２０ｂと、第２の誘電層５２０ｃとを含み得る。第１の誘電層５２０ａ及び第２の誘電層５２０ｃはそれぞれ、酸化物等の適する誘電体を含み得る。電荷トラップ誘電体５２０の特定の組成に関係なく、電荷トラップ誘電体５２０は、好ましくは、少なくとも１つの電荷トラップ層５２０ｂを含むが、幾つかの電荷トラップ層５２０ｂも同様に含み得る。電荷トラップ層５２０ｂは、シリコンリッチな窒化物膜又は様々な当量でシリコン、酸素、及び窒素を含むが、これらに限定されない任意の膜により形成してもよく、様々な実施形態により、異なる材料の複数の層を含んでもよい。
図５Ｄは、第２のゲート導電体、例えば、電荷トラップ層５２０上に形成されるゲート導電層５２２も示す。第２のゲート導電体５２２は、例えば、ポリ等の任意の適する導電体で形成し得る。幾つかの実施形態によれば、第２のゲート導電層５２２は、デバイス５００上に形成される他の構造体と略共形であり得るが、これが全ての実施形態において当てはまる必要はない。分かるように、第２のゲート導電層５２２を使用して、スプリットゲートメモリセルのメモリゲートを形成し得る。
ゲート導電層５２２の堆積後、第２のゲート導電層５２２は、幾つかの周知の方法に従って、ソース側の選択ゲート５１８の側壁（例えば、領域１０６）を除き、デバイス５００の全ての部分から除去し得る。さらに、電荷トラップ層５２０は、メモリゲートの側壁とゲート導電層５２２との間に配置される部分と、ゲート導電層５２２と基板５０２の一部との間に配置される部分を除き、デバイス５００全体から除去することができる。ゲート導電層５２２及び電荷トラップ誘電体５２０のこれらの部分を除去した後のデバイスを図５Ｅに示す。
図５Ｅは、様々な実施形態によるメモリセル５２６の形成後のデバイス５００を示す。見て分かるように、ゲート導電層５２２の非除去部分は、選択ゲート５２４を形成する。さらに、第１の領域５０４全体をマスク５２８でマスキングし得る。
図５Ｆは、様々な実施形態により、マスク５３０を第２の領域５０６に形成し、マスク５３２を第３の領域５０８に形成した後のデバイス５００の断面を示す。マスク５３０及び５３２は、幾つかの実施形態によれば、マスク５１４をパターニングすることによって形成してもよく、又は第２の領域５０６及び第３の領域５０８に配置されたゲート導電領域５１２の残りの部分上に別個に形成してもよい。幾つかの実施形態によれば、マスク５３０及び５３２を使用して、第２の領域５０６及び第３の領域５０８にそれぞれ論理ゲートを画定する。異なる技術ノードを使用して２つの領域５０６及び５０８における望ましいフォームゲートであることがあるため、様々な実施形態により、互いに異なる寸法を有するマスク５３０及び５３２を使用することが望ましいことがある。
図５Ｇは、ゲート導電体５１２のマスキングされていない部分を第２の領域５０６及び第３の領域５０８から除去して、論理ゲート５３４及び５３６を画定した後のデバイス５００の断面を示す。幾つかの実施形態によれば、これは、まず、第３の領域５０８をマスキングし、第２の領域５０６をエッチングして、論理ゲート５３４を画定することによって達成することができる。次に、マスクを第３の領域から除去し、マスクを第２の領域に追加し、第３の領域をエッチングして、論理ゲート５３６を画定することができる。
領域５０４、５０６、及び５０８に形成される各構造体を様々な技術及び／又はプロセスに従って形成することができることを理解されたい。例えば、幾つかの実施形態によれば、第１の領域５０４でのスプリットゲートメモリセル５２６の形成は、第２及び第３の領域での論理ゲート５３４又は５３６の製造に利用されるプロセスのゲート長よりもはるかに長いゲート長（例えば、９０ｎｍ）を有するプロセスを利用し得る。
様々な実施形態によれば、領域５０４、５０６、及び５０８での構造体は、異なるプロセス及び／又は技術ノードを使用して形成し得る。「技術ノード」という用語は、半導体デバイス内の要素（例えば、ゲート長）のサイズを広く指す。例えば、３３０ｎｍ技術ノードを使用して製造される半導体デバイス構成要素は全て、概ね３３０ｎｍに対応するサイズを有し得る。しかし、そのように分類されるために、厳密にノードの寸法である必要はない。例えば、場合によっては、サイズが約２２５ｎｍのデバイス要素を製造する製造プロセスはなお、３３０ｎｍ技術ノードを利用するプロセスであると見なされ得る。各「ノード」は、様々な寸法を含むものとして理解されるため、技術ノードは多くの場合、最小桁に言及せずに参照される−すなわち、３３０ｎｍ技術ノードは「３３Ｘｎｍノード」と見なされ得る。様々な実施形態によれば、第１の領域５０４、第２の領域５０６、及び第３の領域５０８に各要素を製造するために使用される技術ノードは、３３Ｘｎｍ、２５Ｘｎｍ、２３Ｘｎｍ、１７Ｘｎｍ、１３Ｘｎｍ、１１Ｘｎｍ、９Ｘｎｍ、６Ｘｎｍ、５Ｘｎｍ、４Ｘｎｍ、３Ｘｎｍ、２Ｘｎｍ、及び１Ｘｎｍのうちの１つから選び得る。
図５Ａ〜図５Ｇが、説明を容易にするために、単一のメモリセル５２６並びに第２の領域５０６及び第３の領域５０８のそれぞれに一対の論理ゲート５３４及び５３６のみを有するデバイス５００の簡化版を示すことを理解されたい。しかし、デバイス５００が多数のメモリセル、論理セル、及び他の構成要素を第１の領域５０４、第２の領域５０６、及び第３の領域５０８のそれぞれに含み得ることを当業者は理解しよう。
簡潔にするために、図５Ａ〜図５Ｇは、デバイス５００にソース領域及びドレイン領域を明示的に示していない。しかし、製造プロセス中、例えば、イオン注入等の任意の適切な方法により、適切なソース領域及びドレイン領域（例えば、領域１０４及び１０６）がデバイス５００に形成されることを理解されたい。
図６は、様々な実施形態による、半導体デバイス（例えば、デバイス５００）を製造する方法６００を示す。図６の考察は、明確にするのを助けるために図５Ａ〜図５Ｇを参照するが、方法６００が図５Ａ〜図５Ｇに示される特定の実施形態に限定されず、より一般的に適用可能であることを理解されたい。
図６に示されるように、方法６００は、ゲート誘電体を基板５０２上に形成することにより、ステップ６０２において開始し得る。ステップ６０２で形成されるゲート誘電体は、第１の領域５０４、第２の領域５０６、及び第３の領域５０８のそれぞれ上に１つの連続した層として形成し得る。しかし、別個の誘電層を領域５０４、５０６、及び５０８のそれぞれに形成することも可能である。例えば、第１のゲート誘電層５１０ａを第１の領域５０４に形成し得、第２のゲート誘電層５１０ｂを第２の領域に形成し得、第３のゲート誘電層５１０ｃを第３の領域５０８に形成し得る。幾つかの実施形態によれば、誘電体５１０ａ、５１０ｂ、及び５１０ｃの厚さは、その領域のゲート誘電体の所望の厚さに基づいて選ぶことができる。ゲート誘電体５１０ａ、５１０ｂ、及び５１０ｃは、任意の周知の方法を通して形成し得る。例えば、誘電体を基板５０２上に成長させ得、誘電体は基板材料の誘電体（例えば、酸化ケイ素）を含み得る。しかし、ゲート誘電体５１０ａ、５１０ｂ、及び５１０ｃを基板上に配置し、基板とは異なる材料の酸化物を含むことも可能である。さらに、誘電体５１０ａ、５１０ｂ、及び５１０ｃは、同じ又は異なる材料を含み得、様々な実施形態により、同時又は異なる時間に形成し得る。ゲート誘電体５１０ｃは、幾つかの実施形態によれば、ゲート誘電体５１０ａ及び５１０ｂのいずれかよりも厚くてよく、ゲート誘電体５１０ａは、幾つかの実施形態によれば、ゲート誘電体５１０ｃよりも薄くてもよい。
ステップ６０４において、ゲート導電体、例えば、ゲート導電層５１２が、誘電層５１０ａ、５１０ｂ、及び５１０ｃ上に配置される。ゲート導電層５１２は、堆積等の任意の適切な周知の方法に従って形成又は配置し得る。堆積は、材料を基板に成長させ、コーティングし、又は転写する任意のプロセスを含むことができる。幾つかの周知の技術としては、特に、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）、電子化学堆積（ＥＣＤ）、分子ビームエピタキシー（ＭＢＥ）、原子層堆積（ＡＬＤ）、及びプラズマンハンストＣＶＤ（ＰＥＣＶＤ）が挙げられる。
ステップ６０６において、周辺領域（すなわち、領域５０６及び５０８）はマスキング層５１４でマスキングされる。幾つかの実施形態によれば、マスキング層５１４は、３つの領域５０４、５０６、及び５０８のそれぞれ上に形成され、次に、第１の領域にパターニングされて、選択ゲートマスク５１６を形成する。マスク層５１４は、ゲート導電層５１２のマスキングされていない部分の選択的除去（例えば、エッチング）を可能にする任意の適する材料を含み得る。幾つかの実施形態によれば、マスキング構造体は、ポリ（メタクリル酸メチル）（ＰＭＭＡ）、ポリ（メチルグルタルイミド）（ＰＭＧＩ）、フェノールホルムアルデヒド樹脂、適するエポキシ等のフォトレジストを含み得る。さらに、幾つかの実施形態によれば、マスク層５１４はハードマスクを含み得る。
ステップ６０８において、ゲート導電層５１２の部分を除去することにより、１つ又は複数のスプリットゲート５１８を第１の領域５０４に形成することができる。例えば、幾つかの実施形態によれば、選択ゲートマスク５１６を使用して、選択ゲート５１８を画定し得、ゲート導電層５１２をエッチングで除去し得る。
ステップ６１０において、任意選択的に、周辺マスク５１４の幾らか又は全てを除去することができる。例えば、幾つかの実施形態によれば、周辺マスクをパターニングして、第２の領域５０６及び第３の領域５０８にマスク５３０及び５３２を形成することができる。代替的には、周辺マスク５１４の全体を除去することができる。ステップ６１２において、マスク５２８を使用して第１の領域５０４をマスキングして、周辺に構造体（例えば、論理ゲート）を生成するために使用されるプロセスフローから保護することができる。ステップ６１４において、論理ゲート（例えば、５３４又は５３６）を周辺領域５０６又は５０８のうちの一方に画定することができる。さらに、幾つかの論理ゲートを周辺領域５０６及び５０８のそれぞれに同時に画定し得る。様々な実施形態によれば、論理ゲート５３４又は５３６は、周辺マスクをステップ６１０においてパターニングして、論理ゲートマスク（例えば、マスク５３０及び５３２）を形成し、次に、例えばエッチングにより、ゲート導電体５１２を周辺領域５０６及び５０８から除去することによって画定することができる。幾つかの実施形態によれば、ステップ６１０において、周辺マスクは全体的に除去される。したがって、論理ゲートは、マスク５３０及び５３２を第２の領域５０６及び第３の領域５０８に形成し、次に、例えばエッチングを通して、ゲート導電体５１２のマスキングされていない部分を除去することによって画定することができる。
図７は、実施形態により、デバイス５００の第１の領域５０４にスプリットゲートメモリセル５２６を形成する方法７００を示す。図７の考察は、明確にするのを助けるために図５Ａ〜図５Ｇを参照するが、方法７００が図５Ａ〜図５Ｇに示される特定の実施形態に限定されず、より一般的に適用可能であることを理解されたい。
図７に示されるように、方法７００は、第１のゲート導電層５１２の部分を除去して、デバイス５００の第１の領域５０４に選択ゲート５１８を画定することにより、ステップ７０２において開始される。ステップ７０４において、電荷トラップ誘電体５２０を形成することができる。幾つかの実施形態によれば、電荷トラップ誘電体５２０は、デバイス５００の３つ全ての領域５０４、５０６、及び５０８に形成し得る。さらに、電荷トラップ層５２０は、デバイス５００上に共形的に配置し得るが、これが当てはまる必要はない。様々な実施形態によれば、電荷トラップ誘電体５２０は、上述したように、ＯＮＯ等の１つ又は複数の誘電層を含む。例えば、電荷トラップ誘電体５２０は、第１の誘電層５２０ａと、電荷トラップ層５２０ｂと、第２の誘電層５２０ｃとを含み得る。電荷トラップ誘電体５２０の特定の組成に関係なく、電荷トラップ誘電体５２０は、好ましくは、少なくとも１つの電荷トラップ層５２０ｂを含むが、幾つかの電荷トラップ層５２０ｂも同様に含み得る。電荷トラップ層５２０ｂは、シリコンリッチ窒化物膜又は様々な当量でシリコン、酸素、及び窒素を含むが、これらに限定されない任意の膜を形成してもよく、幾つかの実施形態により、異なる材料の複数の層を含んでもよい。
ステップ７０６において、第２のゲート導電体、例えば、ゲート導電層５２２を形成することができる。ゲート導電層５２２は、堆積等の任意の適切な周知の方法に従って配置又は堆積し得る。堆積は、材料を基板に成長させ、コーティングし、又は転写する任意のプロセスを含むことができる。幾つかの周知の技術としては、特に、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）、電子化学堆積（ＥＣＤ）、分子ビームエピタキシー（ＭＢＥ）、原子層堆積（ＡＬＤ）、及びプラズマンハンストＣＶＤ（ＰＥＣＶＤ）が挙げられる。
ステップ７０８において、第２のゲート導電層５２２の部分が除去されて、メモリゲート５２４を形成する。様々な実施形態によれば、第２のゲート導電層５２２は、幾つかの周知の方法に従って、ソース側の選択ゲート５１８の側壁（例えば、領域１０６）を除き、デバイス５００の全ての部分から除去し得る。さらに、電荷トラップ層５２０は、メモリゲートの側壁とゲート導電層５２２との間に配置される部分と、ゲート導電層５２２と基板５０２の一部との間に配置される部分を除き、デバイス５００全体から除去することができる。
図８は、様々な実施形態による、半導体デバイス（例えば、デバイス５００）を製造する方法８００を示す。図８の考察は、明確にするのを助けるために図５Ａ〜図５Ｇを参照するが、方法８００が図５Ａ〜図５Ｇに示される特定の実施形態に限定されず、より一般的に適用可能であることを理解されたい。
図８に示されるように、方法８００は、ゲート誘電体を基板５０２上に形成することにより、ステップ８０２において開始し得る。ステップ８０２において形成されるゲート誘電体は、第１の領域５０４、第２の領域５０６、及び第３の領域５０８のそれぞれ上に１つの連続した層として形成し得る。しかし、別個の誘電層を領域５０４、５０６、及び５０８のそれぞれに形成することも可能である。例えば、第１のゲート誘電層５１０ａを第１の領域５０４に形成し得、第２のゲート誘電層５１０ｂを第２の領域に形成し得、第３のゲート誘電層５１０ｃを第３の領域５０８に形成し得る。幾つかの実施形態によれば、誘電体５１０ａ、５１０ｂ、及び５１０ｃの厚さは、その領域のゲート誘電体の所望の厚さに基づいて選ぶことができる。ゲート誘電体５１０ａ、５１０ｂ、及び５１０ｃは、任意の周知の方法を通して形成し得る。例えば、誘電体を基板５０２上に成長させ得、誘電体は基板材料の誘電体（例えば、酸化ケイ素）を含み得る。しかし、ゲート誘電体５１０ａ、５１０ｂ、及び５１０ｃを基板上に配置し、基板とは異なる材料の酸化物を含むことも可能である。さらに、誘電体５１０ａ、５１０ｂ、及び５１０ｃは、同じ又は異なる材料を含み得、様々な実施形態により、同時又は異なる時間に形成し得る。ゲート誘電体５１０ｃは、ゲート誘電体５１０ａ及び５１０ｂのいずれかよりも薄くてよく、ゲート誘電体５１０ａは、幾つかの実施形態によれば、ゲート誘電体５１０ｂよりも薄くてもよい。
ステップ８０４において、第１のゲート導電体、例えば、ゲート導電層５１２が、誘電層５１０ａ、５１０ｂ、及び５１０ｃ上に配置される。ゲート導電層５１２は、堆積等の任意の適切な周知の方法に従って形成又は配置し得る。堆積は、材料を基板に成長させ、コーティングし、又は転写する任意のプロセスを含むことができる。幾つかの周知の技術としては、特に、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）、電子化学堆積（ＥＣＤ）、分子ビームエピタキシー（ＭＢＥ）、原子層堆積（ＡＬＤ）、及びプラズマンハンストＣＶＤ（ＰＥＣＶＤ）が挙げられる。
ステップ８０６において、周辺領域（すなわち、領域５０６及び５０８）はマスキング層５１４でマスキングされる。幾つかの実施形態によれば、マスキング層５１４は、３つの領域５０４、５０６、及び５０８のそれぞれ上に形成され、次に、第１の領域にパターニングされて、選択ゲートマスク５１６を形成する。マスク層５１４は、ゲート導電層５１２のマスキングされていない部分の選択的除去（例えば、エッチング）を可能にする任意の適する材料を含み得る。幾つかの実施形態によれば、マスキング構造体は、ポリ（メタクリル酸メチル）（ＰＭＭＡ）、ポリ（メチルグルタルイミド）（ＰＭＧＩ）、フェノールホルムアルデヒド樹脂、適するエポキシ等のフォトレジストを含み得る。さらに、幾つかの実施形態によれば、マスク層５１４はハードマスクを含み得る。
ステップ８０８において、ゲート導電層５１２の部分を除去することにより、１つ又は複数のスプリットゲート５１８を第１の領域５０４に形成することができる。例えば、幾つかの実施形態によれば、選択ゲートマスク５１６を使用して、選択ゲート５１８を画定し得、ゲート導電層５１２をエッチングで除去し得る。
ステップ８１０において、周辺マスク５１４の幾らか又は全てを除去することができる。例えば、幾つかの実施形態によれば、周辺マスクをパターニングして、第２の領域５０６及び第３の領域５０８にマスク５３０及び５３２を形成することができる。代替的には、周辺マスク５１４の全体を除去することができる。
ステップ８１２において、第１の領域をマスキングして、周辺領域５０６及び５０８に構造体（例えば、論理ゲート５３４及び５３６）を製造するために必要なプロセスステップから保護することができる。幾つかの実施形態によれば、この時点で、第３の領域５０８をマスキングすることも可能である。
ステップ８１４において、論理ゲート５３４を第２の領域５０６に画定することができる。さらに、幾つかの論理ゲート５３４を第２の領域５０６に画定し得る。様々な実施形態によれば、論理ゲート５３４は、ステップ８１０において周辺マスクをパターニングして、論理ゲートマスク（例えば、マスク５３０）を形成し、次に、例えばエッチングにより、ゲート導電体５１２を第２の領域５０６から除去することによって画定することができる。幾つかの実施形態によれば、ステップ８１０において、周辺マスクは全体的に除去される。したがって、論理ゲートは、マスク５３０を第２の領域５０６に形成し、次に、例えばエッチングを通して、ゲート導電体５１２のマスキングされていない部分を除去することによって画定することができる。
ステップ８１６において、第２の領域５０６を第１の領域５０４と共にマスキングすることができ、第１の領域５０４は、様々な実施形態によれば、この時点で既にマスキングされていることがある。第１の領域５０４及び第２の領域５０６をマスキングすることにより、それらの領域に形成される構造体（例えば、スプリットゲートメモリセル５２６及びゲート５３４）は、第３の領域に構造体（例えば、ゲート５３６）を製造するプロセスから保護される。
ステップ８１８において、論理ゲート５３６を第３の領域５０８に画定することができる。さらに、幾つかの論理ゲート５３６を第３の領域５０８に画定し得る。様々な実施形態によれば、論理ゲート５３６は、ステップ８１０において周辺マスクをパターニングして、論理ゲートマスク（例えば、マスク５３２）を形成し、次に、例えばエッチングにより、ゲート導電体５１２を第３の領域５０８から除去することによって画定することができる。幾つかの実施形態によれば、周辺マスク５１４は、ステップ８１０において全体的に除去される。したがって、論理ゲート５３６は、マスク５３２を第３の領域上に形成し、次に、例えばエッチングを通して、ゲート導電体５１２のマスキングされていない部分を除去することによって画定することができる。
概要セクション及び要約書セクションではなく、詳細な説明セクションが、特許請求の範囲の解釈に使用されることが意図されることを理解されたい。概要セクション及び要約書セクションは、本発明者（ら）によって意図される本発明の例示的な実施形態の１つ又は複数を記載するが、全ては記載していないことがあり、したがって、本発明及び添付の特許請求の範囲の限定を決して意図しない。
本発明の実施形態について、指定された機能の実施及びその関係を示す機能構築ブロックを使用して上述した。これらの機能構築ブロックの境界は、説明の便宜のために、本明細書では任意に定義されている。指定された機能及びその関係が適宜実行される限り、代替の境界を定義することが可能である。
したがって、特定の実施形態の上記説明は、当分野内の知識を適用することにより、本発明の一般概念から逸脱せずに、過度の実験なしで、そのような特定の実施形態を様々な用途に向けて容易に変更し、且つ／又は適合することができる本発明の一般的な性質を完全に明らかにするであろう。したがって、そのような適合形態及び変更形態は、本明細書に提示される教示及び指針に基づいて、開示される実施形態の均等物の意味及び範囲内にあることが意図される。本明細書での語句及び用語が、本明細書の用語又は語句が教示及び指針に鑑みて当業者によって解釈されるように、限定ではなく説明を目的とすることを理解されたい。さらに、本明細書に含まれるいずれの例又は説明も、説明される実施形態が実際に実行に移されたことを伝えることを意味しないことを理解されたい。
本開示の実施形態の広さ及び範囲は、上述された例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲及びその均等物に従ってのみ規定されるべきである。

Claims (12)

  1. 半導体デバイスを製作する方法であって、
    半導体基板の第１の領域、第２の領域、及び第３の領域に誘電層を形成することと、
    前記誘電層上に、ゲート導電層を配置することと、
    前記第２の領域及び第３の領域をマスキングすることと、
    前記第１の領域に、スプリットゲートメモリセルを形成することであって、前記スプリットゲートメモリセルは第１のゲート長を有する、スプリットゲートメモリセルを形成することと、
    前記第１の領域をマスキングすることと、
    前記第２の領域をエッチングすることであって、それにより、第２のゲート長を有する第１の論理ゲートを画定する、前記第２の領域をエッチングすることと、
    前記第３の領域をエッチングすることであって、それにより、第３のゲート長を有する第２の論理ゲートを画定する、前記第３の領域をエッチングすることと、
    を含み、
    前記誘電層を形成することは、前記スプリットゲートメモリセルの第１の誘電層を前記第１の領域に形成し、前記第１の論理ゲートの第２の誘電層を前記第２の領域に形成し、前記第２の論理ゲートの第３の誘電層を前記第３の領域に形成することを含み、
    前記第１の誘電層、前記第２の誘電層、及び前記第３の誘電層は、それぞれ互いに異なる厚さを有し、
    前記第１のゲート長は、前記第２のゲート長及び前記第３のゲート長よりも長い、
    方法。
  2. 前記第２の誘電層は、前記第１の誘電層よりも厚く、かつ、前記第３の誘電層は、前記第１の誘電層よりも薄い、請求項１に記載の方法。
  3. 前記第２の領域及び前記第３の領域をマスキングすることは、ハードマスク層を前記第２の領域及び前記第３の領域上に配置することを含む、請求項１に記載の方法。
  4. 前記スプリットゲートメモリセルを形成することは、
    前記ゲート導電層をエッチングすることであって、それにより、選択ゲートを画定する、前記ゲート導電層をエッチングすることと、
    電荷トラップ誘電体を前記選択ゲート上に配置することと、
    第２のゲート導電層を前記電荷トラップ誘電体上に配置することと、
    前記第２のゲート導電層をエッチングすることであって、それにより、前記選択ゲートに隣接してメモリゲートを画定する、前記第２のゲート導電層をエッチングすることと、
    を含む、請求項１に記載の方法。
  5. 前記電荷トラップ誘電体を配置することは、
    誘電層を配置することと、
    窒化物層を配置することと、
    を含む、請求項４に記載の方法。
  6. 半導体デバイスであって、
    第１のゲート長及び第１の誘電層を有し、半導体基板の第１の領域に形成されるスプリットゲートメモリセルと、
    第２のゲート長及び第２の誘電層を有し、前記半導体基板の第２の領域に形成される第１の論理ゲートと、
    第３のゲート長及び第３の誘電層を有し、前記半導体基板の第３の領域に形成される第２の論理ゲートと、
    を含み、
    前記第１のゲート長は、前記第２のゲート長及び前記第３のゲート長とは異なり、
    前記第１の誘電層、前記第２の誘電層、及び前記第３の誘電層は、それぞれ互いに異なる厚さを有し、
    前記第１のゲート長は、前記第２のゲート長及び前記第３のゲート長よりも長い、
    半導体デバイス。
  7. 前記第２の誘電層は前記第１の誘電層よりも厚く、かつ、前記第３の誘電層は、前記第１の誘電層よりも薄い、請求項６に記載のデバイス。
  8. 前記スプリットゲートメモリセルは、
    選択ゲートと、
    前記選択ゲートの側壁上に配置される電荷トラップ誘電体と、
    前記電荷トラップ誘電体上に、前記選択ゲートに隣接して配置されるメモリゲートと、
    を含む、請求項６に記載のデバイス。
  9. 前記選択ゲートは、第１のゲート導電層から形成され、前記メモリゲートは、第２のゲート導電層から形成される、請求項８に記載のデバイス。
  10. 前記電荷トラップ誘電体は、窒化物層及び誘電層を含む、請求項８に記載のデバイス。
  11. 前記窒化物層はシリコンが豊富な窒化物を含む、請求項１０に記載のデバイス。
  12. 前記第１のゲート長、前記第２のゲート長、及び前記第３のゲート長はそれぞれ、３３Ｘｎｍ、２５Ｘｎｍ、２３Ｘｎｍ、１７Ｘｎｍ、１３Ｘｎｍ、１１Ｘｎｍ、９Ｘｎｍ、６Ｘｎｍ、５Ｘｎｍ、４Ｘｎｍ、３Ｘｎｍ、２Ｘｎｍ、及び１Ｘｎｍのうちの１つから選ばれる技術ノードに対応する、請求項６に記載のデバイス。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150200279A1 (en) * 2014-01-12 2015-07-16 United Microelectronics Corp. Method of manufacturing memory cell
US9735245B2 (en) 2014-08-25 2017-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Recessed salicide structure to integrate a flash memory device with a high κ, metal gate logic device
US9431413B2 (en) * 2014-11-19 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. STI recess method to embed NVM memory in HKMG replacement gate technology
US9589976B2 (en) 2015-04-16 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method to reduce polysilicon loss from flash memory devices during replacement gate (RPG) process in integrated circuits
US9905428B2 (en) 2015-11-02 2018-02-27 Texas Instruments Incorporated Split-gate lateral extended drain MOS transistor structure and process
US10068912B1 (en) 2017-06-05 2018-09-04 Cypress Semiconductor Corporation Method of reducing charge loss in non-volatile memories

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5969383A (en) 1997-06-16 1999-10-19 Motorola, Inc. Split-gate memory device and method for accessing the same
US5824584A (en) 1997-06-16 1998-10-20 Motorola, Inc. Method of making and accessing split gate memory device
US6436759B1 (en) * 2001-01-19 2002-08-20 Microelectronics Corp. Method for fabricating a MOS transistor of an embedded memory
TW546840B (en) 2001-07-27 2003-08-11 Hitachi Ltd Non-volatile semiconductor memory device
JP2004095889A (ja) 2002-08-30 2004-03-25 Fasl Japan Ltd 半導体記憶装置及びその製造方法
JP4601287B2 (ja) 2002-12-26 2010-12-22 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP2004303918A (ja) * 2003-03-31 2004-10-28 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP4746835B2 (ja) 2003-10-20 2011-08-10 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
KR100505714B1 (ko) * 2003-11-26 2005-08-03 삼성전자주식회사 스플릿 게이트형 플래쉬 메모리 장치의 제조 방법
US6979623B2 (en) 2003-12-17 2005-12-27 Texas Instruments Incorporated Method for fabricating split gate transistor device having high-k dielectrics
JP4546117B2 (ja) 2004-03-10 2010-09-15 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP5007017B2 (ja) * 2004-06-30 2012-08-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2006041354A (ja) 2004-07-29 2006-02-09 Renesas Technology Corp 半導体装置及びその製造方法
JP5116987B2 (ja) 2005-05-23 2013-01-09 ルネサスエレクトロニクス株式会社 集積半導体不揮発性記憶装置
JP4659527B2 (ja) 2005-06-20 2011-03-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2007194511A (ja) 2006-01-23 2007-08-02 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
JP5191633B2 (ja) * 2006-04-04 2013-05-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4928825B2 (ja) * 2006-05-10 2012-05-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5142494B2 (ja) * 2006-08-03 2013-02-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7795091B2 (en) * 2008-04-30 2010-09-14 Winstead Brian A Method of forming a split gate memory device and apparatus
US7902022B2 (en) * 2008-07-29 2011-03-08 Freescale Semiconductor, Inc. Self-aligned in-laid split gate memory and method of making
US7888729B2 (en) * 2008-08-26 2011-02-15 International Business Machines Corporation Flash memory gate structure for widened lithography window
US8173505B2 (en) * 2008-10-20 2012-05-08 Freescale Semiconductor, Inc. Method of making a split gate memory cell
JP2010183022A (ja) * 2009-02-09 2010-08-19 Renesas Electronics Corp 半導体装置およびその製造方法
JP2010258091A (ja) * 2009-04-22 2010-11-11 Renesas Electronics Corp 半導体装置およびその製造方法
KR20110075952A (ko) * 2009-12-29 2011-07-06 주식회사 동부하이텍 플래시 메모리 소자의 제조방법
JP2011181124A (ja) 2010-02-26 2011-09-15 Renesas Electronics Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置の動作方法
JP2011014920A (ja) * 2010-08-30 2011-01-20 Renesas Electronics Corp 不揮発性半導体記憶装置
JP2011040782A (ja) * 2010-10-18 2011-02-24 Renesas Electronics Corp 半導体装置の製造方法

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