KR20110075952A - 플래시 메모리 소자의 제조방법 - Google Patents

플래시 메모리 소자의 제조방법 Download PDF

Info

Publication number
KR20110075952A
KR20110075952A KR1020090132527A KR20090132527A KR20110075952A KR 20110075952 A KR20110075952 A KR 20110075952A KR 1020090132527 A KR1020090132527 A KR 1020090132527A KR 20090132527 A KR20090132527 A KR 20090132527A KR 20110075952 A KR20110075952 A KR 20110075952A
Authority
KR
South Korea
Prior art keywords
memory gate
polysilicon
pattern
gate
memory
Prior art date
Application number
KR1020090132527A
Other languages
English (en)
Inventor
정충경
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020090132527A priority Critical patent/KR20110075952A/ko
Publication of KR20110075952A publication Critical patent/KR20110075952A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

실시예에 따른 플래시 메모리 소자의 제조방법은, 반도체 기판 상에 메모리 게이트를 형성하는 단계; 상기 메모리 게이트를 포함하는 반도체 기판의 전면에 절연막 및 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막에 대한 1차 식각 공정을 진행하여 상기 메모리 게이트의 양쪽 측벽에 제1 폴리실리콘 패턴을 형성하는 단계; 상기 제1 폴리실리콘 패턴에 대한 습식-트리트먼트(wet treatment) 공정을 진행하여 상기 제1 폴리실리콘 패턴의 표면을 라운딩 처리하는 단계; 상기 메모리 게이트 주변을 제외한 상기 반도체 기판 상부에 해당하는 제1 폴리실리콘 패턴 및 절연막을 선택적으로 제거하고, 상기 메모리 게이트의 양측벽에 절연막 패턴 및 제2 폴리실리콘 패턴을 형성하는 단계; 및 상기 메모리 게이트의 일측에 해당하는 상기 제2 폴리실리콘 패턴을 선택적으로 제거하고, 상기 메모리 게이트의 타측에 셀렉트 게이트를 형성하는 단계를 포함한다.
플래시 메모리 소자, 게이트

Description

플래시 메모리 소자의 제조방법{METHOD FOR MANUFACTURING FLASH MEMORY DEVICE}
실시예는 플래시 메모리 소자의 제조방법에 관한 것이다.
반도체 장치의 집적도가 향상됨에 따라, 소비자의 다양한 요구에 부응하기 위해 메모리(memory) 제품과 로직(logic) 제품이 하나의 칩(chip)에 병합(merge)된 복합 칩(compound chip)이 개발되고 있다.
이러한 복합 칩에 사용되는 메모리는 디램(Dynamic Random Access Memory : DRAM), 에스램(Static RAM : SRAM) 등과 같은 휘발성 (volatile) 메모리 소자 및 플래시(flash) 메모리 등과 같은 비휘발성(non-volatile) 메모리 소자를 포함한다.
복합 칩은 개별적인 메모리 제품과 로직 제품을 하나의 칩 내에 구현하기 때문에, 소형화, 저전력화, 고속화 및 낮은 전자파 장애(ElectroMagnetic Interference : EMI) 노이즈(noise) 실현할 수 있다는 등의 장점을 지닌다.
이에 따라, 최근 많은 분야에서 임베디드 플래시 소자(embedded flash device)의 개발과 관련된 연구가 활발하게 진행되고 있다.
이러한 임베디드 플래시 소자(embedded flash device)의 대표적인 예로는, 디램 셀(cell)과 로직 소자가 병합되어 있는 디램-로직 병합(Merged DRAM & Logic : MDL) 소자나 플래시 메모리 셀과 로직 소자가 병합되어 있는 플래시-로직 병합(Merged Flash & Logic: MFL) 소자를 들 수 있다.
그러나 임베디드 플래시 소자(embedded flash device)를 형성하기 위해서는 메모리 소자를 형성하기 위한 공정과 로직 회로를 형성하기 위한 공정을 동시에 고려해야만 한다.
실시예는 메모리 소자의 신뢰성을 향상시킬 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.
실시예에 따른 플래시 메모리 소자의 제조방법은, 반도체 기판 상에 메모리 게이트를 형성하는 단계; 상기 메모리 게이트를 포함하는 반도체 기판의 전면에 절연막 및 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막에 대한 1차 식각 공정을 진행하여 상기 메모리 게이트의 양쪽 측벽에 제1 폴리실리콘 패턴을 형성하는 단계; 상기 제1 폴리실리콘 패턴에 대한 습식-트리트먼트(wet treatment) 공정을 진행하여 상기 제1 폴리실리콘 패턴의 표면을 라운딩 처리하는 단계; 상기 메모리 게이트 주변을 제외한 상기 반도체 기판 상부에 해당하는 제1 폴리실리콘 패턴 및 절연막을 선택적으로 제거하고, 상기 메모리 게이트의 양측벽에 절연막 패턴 및 제2 폴리실리콘 패턴을 형성하는 단계; 및 상기 메모리 게이트의 일측에 해당하는 상기 제2 폴리실리콘 패턴을 선택적으로 제거하고, 상기 메모리 게이트의 타측에 셀렉트 게이트를 형성하는 단계를 포함한다.
실시예에 따른 플래시 메모리 소자의 제조 방법은 메모리 게이트와 셀렉트 게이트의 표면 프로파일을 최적화 함으로써 소자의 전기적 특성을 향상시킬 수 있다.
특히, 상기 메모리 게이트와 셀렉트 게이트의 패터닝 시 발생하는 버즈 빅 현상을 제어함으로써 소자의 특성을 향상시킬 수 있다.
상기 셀렉트 게이트 형성을 위한 폴리실리콘막에 대한 습식 트리트먼트 공정을 진행함으로써 표면 격자 구조가 균일해지고, 메모리 소자의 신뢰성을 향상시킬 수 있다.
이하, 실시예에 따른 플래시 메모리 소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도 1 내지 도 7을 참조하여, 실시예에 따른 플래시 메모리 소자의 제조방법을 구체적으로 설명한다.
도 1을 참조하여, 반도체 기판(10) 상에 메모리 게이트가 형성된다.
도시하지는 않았지만, 상기 반도체 기판(10)에 웰(well)을 형성하는 공정과 문턱전압(threshold voltage) 조절을 위한 이온주입 공정을 더 진행할 수 있다.
상기 반도체 기판(10)은 소자분리막(20)을 포함하고 액티브 영역 및 필드 영역이 정의 될 수 있다.
상기 메모리 게이트는 제1 메모리 게이트(100) 및 제2 메모리 게이트(200)를 포함한다.
상기 제1 메모리 게이트(100) 및 제2 메모리 게이트(200)는 ONO 패턴(30) 및 전도성 패턴을 포함한다.
예를 들어, 상기 ONO 패턴(30)은 산화막(Oxide)(31)-질화막(Nitride)(32)-산화막(Oxide)(33)이 적층된 구조이다. 상기 전도성 패턴은 폴리실리콘으로 형성될 수 있다.
상기 ONO 패턴(30)이 상기 제1 메모리 게이트(100)와 상기 반도체 기판(10)의 사이에 형성되고, 상기 ONO 패턴(30)이 상기 제2 메모리 게이트(200)와 상기 반도체 기판(10) 사이에 형성되어 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조를 이룰 수 있다.
도시되지는 않았지만, 상기 제1 메모리 게이트(100) 및 제2 메모리 게이트(200)는 상기 반도체 기판(10) 상에 ONO막 및 폴리실리콘막을 순차적으로 적층한 후 선택적 패터닝 공정을 통해 각각 형성될 수 있다.
상기 제1 메모리 게이트(100) 및 제2 메모리 게이트(200)는 임배디드 플래시 메모리 소자(embedded flash memory device)에서 셀 영역(cell region)에 형성될 수 있다.
상기 제1 메모리 게이트(100) 및 제2 메모리 게이트(200)는 소정 간격으로 이격되고, 그 사이에 갭 영역(G)이 형성될 수 있다.
다시 도 1을 참조하여, 상기 제1 메모리 게이트(100) 및 제2 메모리 게이트(200)를 포함하는 반도체 기판(10)의 프로파일을 따라 절연막(40)이 형성된다.
상기 절연막(40)은 산화막일 수 있다.
상기 절연막(40)에 의하여 상기 제1 메모리 게이트(100) 및 제2 메모리 게이트(200)는 이후 형성되는 소자와 분리될 수 있다.
도 2를 참조하여, 상기 제1 메모리 게이트(100), 제2 메모리 게이트(200) 및 절연막을 포함하는 반도체 기판(10) 상에 폴리실리콘막(50)이 형성된다.
상기 폴리실리콘막(50)은 상기 절연막(40)이 형성된 상기 반도체 기판(10)의 표면 프로파일을 따라 일정 두께를 가지도록 형성될 수 있다.
상기 제1 메모리 게이트(100)와 상기 제2 메모리 게이트(200) 사이에 갭 영역(G)이 형성되어 있고, 상기 폴리실리콘막(50)은 상기 제1 메모리 게이트(100) 및 제2 메모리 게이트(200) 사이의 갭 영역(G)에 채워질 수 있다.
특히, 상기 폴리실리콘막(50)은 제1 메모리 게이트(100) 및 제2 메모리 게이트(200)의 측벽 보다 상부 표면에 더 두꺼운 두께로 증착될 수 있다.
상기 폴리실리콘막(50)에 의하여 셀렉트 게이트를 형성하기 위하여 상기 제1 메모리 게이트(100) 및 제2 메모리 게이트(200) 상부의 폴리실리콘막(50)을 제거해야만 한다.
도 3을 참조하여, 상기 제1 메모리 게이트(100) 및 제2 메모리 게이트(200) 상부의 폴리실리콘막(50)이 선택적으로 노출되도록 포토레지스트 패턴(70)이 형성된다.
상기 포토레지스트 패턴(70)은 상기 반도체 기판(10) 상에 포토레지스트막을 스핀코팅등에 의하여 도포하고, 포토 마스크에 의한 노광 및 현상 공정을 통해 선택적으로 형성될 수 있다.
상기 제1 메모리 게이트(100) 및 제2 메모리 게이트(200)에 셀렉트 게이트 형성을 위하여 상기 폴리실리콘막(50)의 단차를 조절해야 하므로, 상기 포토레지스트 패턴(70)에 의한 식각 공정이 진행된다.
도 4를 참조하여, 상기 포토레지스트 패턴(70)을 식각마스크로 사용하는 1차 식각 공정을 진행된다.
상기 1차 식각 공정은 상기 포토레지스트 패턴(70)을 식각 마스크로 사용하는 드라이 에치 백 공정(dry etch back process)을 통해 진행될 수 있다.
상기 1차 식각 공정에 의하여 상기 제1 메모리 게이트(100) 및 제2 메모리 게이트(200) 상부 표면의 폴리실리콘막(50)이 제거되고, 상기 제1 메모리 게이트(100) 및 제2 메모리 게이트(200)와 폴리실리콘막(50)의 단차를 조절할 수 있다.
상기 1차 식각 공정에 의하여 상기 제1 메모리 게이트(100)의 양 측벽에 제1 폴리실리콘 패턴(115)이 형성된다.
상기 1차 식각 공정에 의하여 상기 제2 메모리 게이트(200)의 양 측벽에 제1 폴리실리콘 패턴(215)이 형성된다.
상기 제1 폴리실리콘 패턴(115,215)은 드라이 에치 공정을 통해 형성되므로 그 표면에 러프네스(roughness)가 발생될 수 있다.
즉, 상기 제1 폴리실리콘 패턴(115,215)은 격자구조가 일정한 제1 방향(1,0,0)이어야 하는데, 러프네스에 의하여 격자구조가 불균일한 제2 방향(1,1,1)이 될 수 있다.
한편 상기 제1 메모리 게이트(100) 및 제2 메모리 게이트(200)를 제외한 상 기 반도체 기판(10)의 상부 표면에는 상기 폴리실리콘막(50)의 두께와 동일한 리메인 패턴(55)이 남아있게 된다.
상기 제1 폴리실리콘 패턴(115,215)과 상기 리메인 패턴(55)은 연결된 구조이다.
상기 1차 식각 공정시 상기 제1 폴리실리콘 패턴(115,215)의 표면에는 펜스 패턴(60)이 돌출될 수 있다.
이러한 펜스 패턴(60)은 상기 포토레지스트 패턴(70)의 형성시 오버레이 마진(overlay margin) 부족 및 포토 마스크가 정 타겟(target) 이 되지 않는 경우 발생될 수 있다.
이 때문에 상기 폴리실리콘막(50)에 대한 1차 식각 공정이 올바르게 진행되지 않고, 뾰족하게 튀어나오는 버즈 빅(bird's beak)과 같은 형태의 펜스 패턴(60)이 형성될 수 있게 된다.
상기 펜스 패턴(60)은 이후 공정에서 블로킹 파티클(blocking particle)로 작용하여 소자의 특성 저하 소스가 될 수 있다.
도 5를 참조하여, 상기 제1 폴리실리콘 패턴(115,215)에 대한 습식 트리트먼트(wet-treatment) 공정을 진행한다.
상기 습식 트리트먼트 공정에 의하여 상기 제1 메모리 게이트(100)의 제1 폴리실리콘 패턴(115)과, 제2 메모리 게이트(200)의 제1 폴리실리콘 패턴(215) 표면의 러프네스가 제거될 수 있다.
상기 습식 트리트먼트 공정에 의하여 상기 제1 폴리실리콘 패턴(115,215)의 표면에 형성된 러프네스 및 펜스 패턴(60)이 제거될 수 있다.
상기 제1 폴리실리콘 패턴(115,215)은 격자 구조가 일정한 제1 방향(1,0,0)을 가질 수 있다.
상기 습식 트리트먼트 공정에 의하여 상기 제1 폴리실리콘 패턴(115,215)의 표면은 라운딩 처리되고, 상기 리메인 패턴(55)의 두께는 작아질 수 있다.
상기 습식 트리트먼트 공정은 TMAH(Tetra Methyl Ammonium Hydroxide) 케미컬을 사용하여 진행될 수 있다.
예를 들어, 상기 습식 트리트먼트 공정은 TMAH 케미컬을 4~10%의 농도로 상온에서 1~10분 동안 진행될 수 있다.
상기 TMAH(Tetra Methyl Ammonium Hydroxide) 케미컬에 의하여 상기 제1 폴리실리콘 패턴(115,215)에서 돌출된 부분만을 얇게 제거할 수 있다.
즉, 상기 제1 폴리실리콘 패턴(115,215)의 돌출된 영역의 격자구조가 1,1,1 격자 구조에서 1,0,0 격자 구조가 되므로 이에 대하여 식각비의 차이를 이용하여 습식 트리트먼트 처리할 수 있다.
도 6을 참조하여, 상기 리메인 패턴(55) 및 상기 리메인 패턴(55) 하부의 절연막(40)이 제거된다.
따라서, 상기 반도체 기판(10)의 표면이 노출되고, 상기 제1 메모리 게이트(100)의 양 측벽에 제2 폴리실리콘 패턴(110) 및 제2 메모리 게이트(200)의 양측벽에 제2 폴리실리콘 패턴(210)이 형성된다.
상기 제2 폴리실리콘 패턴(110,210)은 상기 절연막 패턴(45)에 의하여 상기 제1 메모리 게이트(100)와 분리될 수 있다.
상기 제2 폴리실리콘 패턴(110,210)은 상기 절연막 패턴(45)에 의하여 상기 제2 메모리 게이트(200)와 분리될 수 있다.
상기 제2 폴리실리콘 패턴(110,210)은 상기 제1 메모리 게이트(100) 및 제2 메모리 게이트(200)의 양측벽에 스페이서 형태로 형성될 수 있다.
도 7을 참조하여, 상기 제1 메모리 게이트(100)와 제2 메모리 게이트(200) 사이에 해당하는 상기 제2 폴리실리콘 패턴(120,220)이 제거된다.
즉, 상기 갭 영역(G)에 해당하는 상기 제2 폴리실리콘 패턴(110,210)이 제거될 수 있다.
이에 따라, 상기 제1 메모리 게이트(100)의 일측벽에 제1 셀렉트 게이트(110)가 형성된다. 상기 제2 메모리 게이트(200)의 일측벽에 제2 셀렉트 게이트(210)가 형성된다.
도면에는 도시하지 않았지만, 상기 반도체 기판(10)에 소스 및 드레인 영역을 형성하고, 층간절연막을 형성한 후, 콘택을 형성하는 공정이 더 진행될 수 있다.
실시예에 따른 플래시 메모리 소자의 제조 방법은 메모리 게이트와 셀렉트 게이트의 표면 프로파일을 최적화 함으로써 소자의 전기적 특성을 향상시킬 수 있다.
특히, 상기 메모리 게이트와 셀렉트 게이트의 패터닝 시 발생하는 버즈 빅 현상을 제어함으로써 소자의 특성을 향상시킬 수 있다.
상기 셀렉트 게이트 형성을 위한 폴리실리콘막에 대한 습식 트리트먼트 공정을 진행함으로써 표면 격자 구조가 균일해지고, 메모리 소자의 신뢰성을 향상시킬 수 있다.
본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.
도 1 내지 도 7은 실시예에 따른 플래시 메모리 소자의 제조방법을 나타내는 단면도이다.

Claims (6)

  1. 반도체 기판 상에 메모리 게이트를 형성하는 단계;
    상기 메모리 게이트를 포함하는 반도체 기판의 전면에 절연막 및 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막에 대한 1차 식각 공정을 진행하여 상기 메모리 게이트의 양쪽 측벽에 제1 폴리실리콘 패턴을 형성하는 단계;
    상기 제1 폴리실리콘 패턴에 대한 습식-트리트먼트(wet treatment) 공정을 진행하여 상기 제1 폴리실리콘 패턴의 표면을 라운딩 처리하는 단계;
    상기 메모리 게이트 주변을 제외한 상기 반도체 기판 상부에 해당하는 제1 폴리실리콘 패턴 및 절연막을 선택적으로 제거하고, 상기 메모리 게이트의 양측벽에 절연막 패턴 및 제2 폴리실리콘 패턴을 형성하는 단계; 및
    상기 메모리 게이트의 일측에 해당하는 상기 제2 폴리실리콘 패턴을 선택적으로 제거하고, 상기 메모리 게이트의 타측에 셀렉트 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  2. 제1항에 있어서,
    상기 1차 식각 공정은,
    상기 메모리 게이트 상부에 해당하는 상기 폴리실리콘막을 선택적으로 노출시키는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각마스크로 사용하는 식각 공정을 통해 상기 메모리 게이트 상부의 폴리실리콘막을 선택적으로 제거하는 단계를 포함하고,
    상기 포토레지스트 패턴의 미스 얼라인(miss align) 시 상기 펜스 패턴이 형성되는 것을 포함하는 플래시 메모리 소자의 제조방법.
  3. 제2항에 있어서,
    상기 폴리실리콘 패턴에 대한 습식-트리트먼트(wet treatment) 공정을 통하여 상기 펜스 패턴이 제거되는 플래시 메모리 소자의 제조방법.
  4. 제1항에 있어서,
    상기 습식 트리트먼트 공정은 TMAH(Tetra Methyl Ammonium Hydroxide) 케미컬을 사용하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  5. 제4항에 있어서,
    상기 습식 트리트먼트 공정은 TMAH 케미컬을 4~10%의 농도로 상온에서 1~10분 동안 진행되는 것을 포함하는 플래시 메모리 소자의 제조방법.
  6. 제1항에 있어서,
    상기 습식 트리트먼트 공정에 의하여 상기 셀렉트 게이트의 표면은 단결정의 방향성을 가지는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
KR1020090132527A 2009-12-29 2009-12-29 플래시 메모리 소자의 제조방법 KR20110075952A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090132527A KR20110075952A (ko) 2009-12-29 2009-12-29 플래시 메모리 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090132527A KR20110075952A (ko) 2009-12-29 2009-12-29 플래시 메모리 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20110075952A true KR20110075952A (ko) 2011-07-06

Family

ID=44915900

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090132527A KR20110075952A (ko) 2009-12-29 2009-12-29 플래시 메모리 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20110075952A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014093490A1 (en) * 2012-12-14 2014-06-19 Spansion Llc Memory first process flow and device
WO2014093488A1 (en) * 2012-12-14 2014-06-19 Spansion Llc Charge trapping split gate embedded flash memory and associated methods
US10014380B2 (en) 2012-12-14 2018-07-03 Cypress Semiconductor Corporation Memory first process flow and device

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014093490A1 (en) * 2012-12-14 2014-06-19 Spansion Llc Memory first process flow and device
WO2014093488A1 (en) * 2012-12-14 2014-06-19 Spansion Llc Charge trapping split gate embedded flash memory and associated methods
US9368606B2 (en) 2012-12-14 2016-06-14 Cypress Semiconductor Corporation Memory first process flow and device
US9917166B2 (en) 2012-12-14 2018-03-13 Cypress Semiconductor Corporation Memory first process flow and device
US9922833B2 (en) 2012-12-14 2018-03-20 Cypress Semiconductor Corporation Charge trapping split gate embedded flash memory and associated methods
US10014380B2 (en) 2012-12-14 2018-07-03 Cypress Semiconductor Corporation Memory first process flow and device
US10403731B2 (en) 2012-12-14 2019-09-03 Cypress Semiconductor Corporation Memory first process flow and device
US10818761B2 (en) 2012-12-14 2020-10-27 Cypress Semiconductor Corporation Memory first process flow and device
US11342429B2 (en) 2012-12-14 2022-05-24 Cypress Semiconductor Corporation Memory first process flow and device

Similar Documents

Publication Publication Date Title
US7611941B1 (en) Method for manufacturing a memory cell arrangement
US20080050875A1 (en) Methods of fabricating embedded flash memory devices
KR100729911B1 (ko) 반도체 소자의 제조방법
US6939777B2 (en) Method for manufacturing semiconductor device
CN100552923C (zh) 制造eeprom器件的方法
KR19980053143A (ko) 반도체 메모리 소자 및 그 제조방법
JP2007180482A (ja) フラッシュメモリ素子の製造方法
KR100397176B1 (ko) 불휘발성 메모리 장치의 평탄화 방법
KR20070069358A (ko) 플래쉬 메모리 소자의 제조 방법
US20080048253A1 (en) Semiconductor device having a recess channel structure and method for manufacturing the same
KR20110075952A (ko) 플래시 메모리 소자의 제조방법
US8013388B2 (en) Semiconductor device and method of manufacturing the same
KR100549269B1 (ko) 스플릿 게이트형 플래쉬 메모리 소자의 제조방법
KR20120010004A (ko) 반도체 소자 및 그 형성방법
KR100654350B1 (ko) 실리사이드막을 구비하는 반도체 소자의 제조 방법 및이에 의해 제조된 반도체 소자
KR100526476B1 (ko) 스플릿 게이트형 플래쉬 메모리 소자의제조방법
KR100586553B1 (ko) 반도체 소자의 게이트 및 이의 형성 방법
KR100463184B1 (ko) 비휘발성 메모리 장치 제조 방법
US7374975B2 (en) Method of fabricating a transistor
KR100806143B1 (ko) 반도체 소자 제조방법
KR100787343B1 (ko) 반도체 소자 및 그 제조 방법
US10580789B2 (en) Semiconductor device having etching control layer in substrate and method of fabricating the same
KR100533167B1 (ko) 반도체 소자 및 그의 제조 방법
KR100751661B1 (ko) 플래쉬 메모리 셀의 제조 방법
KR100772706B1 (ko) 반도체 소자의 콘택홀 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid