KR20200132367A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20200132367A
KR20200132367A KR1020190057766A KR20190057766A KR20200132367A KR 20200132367 A KR20200132367 A KR 20200132367A KR 1020190057766 A KR1020190057766 A KR 1020190057766A KR 20190057766 A KR20190057766 A KR 20190057766A KR 20200132367 A KR20200132367 A KR 20200132367A
Authority
KR
South Korea
Prior art keywords
layer
manufacturing
semiconductor device
ozone
channel layer
Prior art date
Application number
KR1020190057766A
Other languages
English (en)
Inventor
김진하
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190057766A priority Critical patent/KR20200132367A/ko
Priority to US16/685,941 priority patent/US11004956B2/en
Priority to CN201911264080.0A priority patent/CN111952311A/zh
Publication of KR20200132367A publication Critical patent/KR20200132367A/ko
Priority to US17/229,617 priority patent/US11600714B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H01L27/11521—
    • H01L27/11551—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/40—ROM only having the source region and drain region on different levels, e.g. vertical channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

반도체 장치의 제조 방법은 적층물을 형성하는 단계; 상기 적층물을 관통하는 개구부를 형성하는 단계; 상기 개구부 내에 예비 채널막을 형성하는 단계; 상기 예비 채널막을 열처리하여 채널막을 형성하는 단계; 상기 채널막의 내면을 식각하는 단계; 및 상기 채널막의 식각된 내면을 오존 처리하는 단계를 포함할 수 있다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치의 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간 절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 개선된 특성을 갖는 반도체 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 적층물을 형성하는 단계; 상기 적층물을 관통하는 개구부를 형성하는 단계; 상기 개구부 내에 예비 채널막을 형성하는 단계; 상기 예비 채널막을 열처리하여 채널막을 형성하는 단계; 상기 채널막의 내면을 식각하는 단계; 및 상기 채널막의 식각된 내면을 오존 처리하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 유전막 상에 비정질 실리콘막을 증착하는 단계; 상기 비정질 실리콘막을 열처리하여 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막의 두께를 감소시키도록, 상기 폴리실리콘막을 식각하는 단계; 및 상기 폴리실리콘막의 식각면을 오존 처리하는 단계를 포함할 수 있다.
안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한, 반도체 장치를 제조함에 있어서, 공정의 난이도를 낮추고 절차를 간소화하고 비용을 절감할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 적층물(ST) 및 오존(ozone) 처리된 채널막(14)을 포함한다. 또한, 반도체 장치는 메모리막(13) 및 갭필 절연막(15)을 더 포함할 수 있다.
적층물(ST)은 교대로 적층된 도전막들(11) 및 절연막들(12)을 포함한다. 도전막들(11)은 선택 트랜지스터, 메모리 셀 등의 게이트 전극일 수 있고, 폴리실리콘, 텅스텐, 금속 등을 포함할 수 있다. 절연막들(12)은 적층된 게이트 전극들을 상호 절연시키기 위한 것으로, 산화물, 질화물 등의 절연 물질을 포함할 수 있다.
적층물(ST)은 적층물(ST)을 관통하고 일 방향으로 확장된 개구부(OP)를 포함한다. 개구부(OP)는 적층 방향으로 적층물(ST)을 관통할 수 있다. 적층 방향은 도전막들(11) 및 절연막들(12)이 적층된 방향일 수 있으며, 기판의 표면에 수직된 방향일 수 있다. 개구부(OP) 내에 메모리막(13), 채널막(14) 및 갭필 절연막(15)이 형성될 수 있다. 메모리막(13)이 채널막(14)의 측벽을 감싸고, 채널막(14) 내에 갭필 절연막(15)이 형성될 수 있다.
채널막(14)은 선택 트랜지스터, 메모리 셀 등의 채널이 형성되는 영역이다. 채널막(14)과 도전막들(11)이 교차되는 영역에 선택 트랜지스터, 메모리 셀 등이 위치될 수 있다. 채널막(14)은 실리콘(Si), 저마늄(Ge) 등의 반도체 물질을 포함할 수 있다.
채널막(14)은 적층물(ST)을 관통하며, 중심 영역이 오픈된 형태를 가질 수 있다. 예를 들어, 채널막(14)은 마카로니 형태를 가질 수 있다. 채널막(14)은 내면(IS) 및 외면(OS)을 포함한다. 내면(IS)은 제조 과정에서 식각 공정이 수행된 면, 즉, 식각면일 수 있으며, 오존 처리된 것일 수 있다. 오존 처리는 제조 과정에서 유발된 내면(IS)의 결함(defect)을 큐어링하기 위한 것이다. 식각 공정에 의해 유발된 식각면의 결함이 오존 처리에 의해 큐어링될 수 있다.
오존 처리된 채널막(14)의 내면(IS)은 오존 처리되지 않은 경우에 비해 결함이 적거나, 결함이 존재하지 않을 수 있다. 예를 들어, 오존 처리된 채널막(14)의 내면(IS)은 댕글링 본드(dangling bond)가 적거나, 댕글링 본드를 포함하지 않을 수 있다. 또한, 오존 처리된 채널막(14)의 내면(IS)은 오존 처리되지 않은 경우에 비해 거칠기(roughness)가 작을 수 있다.
채널막(14)의 외면(OS)은 유전막과 접할 수 있고, 유전막은 메모리막(13)일 수 있다. 메모리막(13)은 전하차단막(13A), 데이터 저장막(13B) 및 터널절연막(13C) 중 적어도 하나를 포함할 수 있다. 데이터 저장막(13B)은 플로팅 게이트, 전하 트랩 물질, 실리콘, 질화물, 나노 닷, 가변 저항 물질, 상변화 물질 등을 포함할 수 있다.
채널막(14)의 외면(OS)은 터널절연막(13C)과 접할 수 있다. 또한, 데이터 저장막(13B)은 터널절연막(13C)을 감싸도록 형성되고, 전하차단막(13A)은 데이터 저장막(13B)을 감싸도록 형성될 수 있다.
채널막(14)의 오존 처리된 내면(IS)은 갭필 절연막(15)과 접할 수 있다. 갭필 절연막(15)은 산화물 등의 절연 물질을 포함할 수 있고, 내부에 보이드가 존재할 수 있다. 본 도면에는 도시되지 않았으나, 채널막(14)은 소스막과 연결될 수 있고, 채널막(14)은 에피택셜 반도체층을 통해 소스막과 연결될 수 있다.
도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 산화물 박막(17)을 더 포함할 수 있다. 산화물 박막(17)은 채널막(14)의 내면(IS)을 오존 처리함에 따라 형성된 막일 수 있다. 이러한 경우, 채널막(14)의 오존 처리된 내면(IS)은 산화물 박막(17)과 접하게 된다. 또한, 산화물 박막(17) 내에 갭필 절연막(15)이 형성된다. 여기서, 산화물 박막(17)은 3 내지 10Å의 두께를 갖는 박막일 수 있다. 그 외의 구조는 앞서 도 1a를 참조하여 설명한 것과 유사하다.
전술한 바와 같은 구조에 따르면, 채널막(14)의 내면(IS)은 오존 처리된 식각면일 수 있다. 오존 처리된 식각면은 오존 처리되지 않은 식각면에 비해 결함이 적다. 따라서, 트랜지스터의 스윙(swing) 특성, 캐리어 이동도(carrier mobility) 등을 개선할 수 있다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 비정질 실리콘막(24)을 형성한다. 비정질 실리콘막(24)은 예비 채널막일 수 있다. 후속 공정에서 식각되는 양을 고려하여, 비정질 실리콘막(24)을 충분한 두께(t1)로 형성할 수 있다.
비정질 실리콘막(24)은 유전막(23) 상에 형성될 수 있다. 유전막(23)은 산화물, 질화물 등을 포함할 수 있다. 유전막(23)은 단일막이거나, 적층막일 수 있다. 또한, 유전막(23)은 선택 트랜지스터 등의 게이트 절연막이거나, 메모리 셀 등의 메모리막일 수 있다.
도 2b를 참조하면, 비정질 실리콘막(24)을 열처리하여 폴리실리콘막(24A)을 형성한다. 열처리에 의해 비정질 실리콘막(24)을 결정화하여 폴리실리콘막(24A)을 형성할 수 있다. 또한, 열처리에 의해 폴리실리콘막(24A)의 그레인 사이즈를 증가시킬 수 있다. 폴리실리콘막(24A)은 채널막일 수 있다.
도 2c를 참조하면, 폴리실리콘막(24A)의 표면을 식각한다. 식각면(ES)을 갖는 폴리실리콘막(24B)은 전체적으로 두께가 감소되며, 균일한 두께(t2)를 갖게 된다. 폴리실리콘막(24B)의 두께를 감소시킴으로써, 폴리실리콘막(24B)을 채널막으로 사용하는 선택 트랜지스터, 메모리 셀 등의 스윙 특성을 개선할 수 있다.
그런데, 폴리실리콘막(24B)을 식각하는 과정에서 폴리실리콘막(24B)의 식각면(ES)에 결함이 유발될 수 있다. 예를 들어, 식각면(ES)에서 실리콘들 간의 본딩이 깨지고, 댕글링 본드가 발생할 수 있다. 또한, 댕글링 본드로 인해 폴리실리콘막(24B) 내에 트랩 사이트가 증가할 수 있다. 따라서, 폴리실리콘막(24B)을 채널막으로 사용하는 경우, 트랩 사이트에 전하가 트랩될 수 있다. 또한, 결함으로 인해 스캐터링 효과(scattering effect)가 증가하고, 트랜지스터의 스윙 특성 및 캐리어 이동도가 저하될 수 있다. 뿐만 아니라, 폴리실리콘막(24B)의 식각면(ES)의 거칠기가 증가될 수 있다. 따라서, 본 발명의 일 실시예에서는 식각면(ES)의 결함을 개선하기 위한 큐어링 공정을 실시한다.
도 2d를 참조하면, 폴리실리콘막(24C)의 식각면(ES)을 오존(O3) 처리한다. 오존 처리(O3 treatment)에 의해, 폴리실리콘막(24C)의 식각면(ES)에 존재하는 댕글링 본드가 산소와 결합될 수 있다. 이를 통해, 댕글링 본드가 감소되거나 존재하지 않게 된다. 특히, 오존(O3)은 산소 가스(O2 gas)에 비해 산소 이온의 개수가 많으므로 효과적으로 댕글링 본드를 큐어링할 수 있다. 따라서, 오존(O3) 처리된 폴리실리콘막(24C)의 식각면(ES)은 댕글링 본드가 감소되고, 거칠기가 감소될 수 있다. 또한, 폴리실리콘막(24C)의 식각면(ES)에 존재하는 댕글링 본드가 산소와 결합됨에 따라, 식각면(ES)에 산화물 박막이 형성될 수 있다(도 1b 참조).
한편, 열 산화 공정을 이용하여 큐어링 공정을 수행하는 것도 가능하다. 그러나, 열 산화 공정은 고온의 공정이기 때문에, 주변 막들이 손상될 가능성이 있다. 예를 들어, 산소가 유전막(23)까지 침투할 수 있다. 앞서 설명한 도 1b를 참조하면, 산소가 데이터 저장막(13B)에 침투할 수 있고, 그로 인해 데이터 저장막(13B)의 전하 저장 능력이 감소될 수 있다. 결국, 열 산화 공정으로 채널막(14)은 큐어링되지만, 반도체 장치의 메모리 특성이 저하될 수 있다. 반면에, 오존(O3)을 이용하면, 고온의 공정에 의해 주변 막들이 손상되는 것을 방지할 수 있다. 예를 들어, 산소가 유전막(23)까지 침투되어 유전막(23)이 손상되는 것을 방지할 수 있다.
오존 처리(O3 treatment)는 오존 플라즈마(O3 plasma)를 이용할 수 있다. 플라즈마 챔버 내에 오존 가스(O3 gas)를 주입하고 플라즈마를 발생시킨 후, 플라즈마 챔버 내에서 일정 시간 동안 일정 온도에서 폴리실리콘막(24C)의 식각면(ES)을 처리한다. 이를 통해, 폴리실리콘막(24C)의 식각면(ES)의 결함을 큐어링할 수 있다.
오존 처리(O3 treatment)는 오존수(O3 water)를 이용할 수 있다. 오존수는 오존(O3)이 다량 포함된 용액일 수 있다. 오존수 내에 중간 결과물을 딥핑(dipping)한 후, 세정 공정을 수행한다. 이를 통해, 폴리실리콘막(24C)의 식각면(ES)의 결함을 큐어링할 수 있다.
오존 처리(O3 treatment)는 오존 가스(O3 gas)를 이용할 수 있다. 챔버 내에 오존 가스(O3 gas)만을 주입한 후, 상온에서 장시간 동안 중간 결과물을 보관한다. 이러한 경우, 폴리실리콘막(24C)의 식각면(ES)이 오존 가스 분위기에 노출됨으로써, 폴리실리콘막(24C)의 식각면(ES)의 결함을 큐어링할 수 있다.
도 2e를 참조하면, 오존(O3) 처리된 폴리실리콘막(24C)의 식각면(ES) 상에 절연막(25)을 형성한다. 절연막(25)은 산화물 등의 절연 물질을 포함할 수 있다.
전술한 바와 같은 공정에 따르면, 폴리실리콘막(24C)의 식각면(ES)을 오존 처리(O3 treatment)함으로써, 얇은 두께를 갖고 식각면(ES)의 결함이 큐어링된 폴리실리콘막(24C)을 형성할 수 있다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a를 참조하면, 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(31) 및 제2 물질막들(32)을 포함한다. 제1 물질막들(31)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(32)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다. 여기서, 제1 물질막들(31)은 제2 물질막들(32)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(31)은 질화물 등을 포함하는 희생막이고, 제2 물질막들(32)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제1 물질막들(31)은 폴리실리콘, 텅스텐 등을 포함하는 도전막이고, 제2 물질막들(32)은 산화물 등을 포함하는 절연막일 수 있다.
이어서, 적층물(ST)을 관통하는 개구부(OP)를 형성한 후, 개구부(OP) 내에 메모리막(33)을 형성한다. 개구부(OP) 내에 전하차단막(33A), 데이터 저장막(33B) 및 터널절연막(33C)을 차례로 형성하거나, 이들 중 중 적어도 하나를 형성할 수 있다. 데이터 저장막(33B)은 플로팅 게이트, 전하 트랩 물질, 실리콘, 질화물, 나노 닷, 가변 저항 물질, 상변화 물질 등을 포함할 수 있다.
이어서, 개구부(OP) 내에 예비 채널막(34)을 형성한다. 예비 채널막(34)은 메모리막(33) 내에 형성될 수 있고, 비정질 실리콘막을 포함할 수 있다. 후속 공정에서 식각되는 양을 고려하여, 예비 채널막(34)을 충분한 두께(t1)로 형성할 수 있다. 단, 예비 채널막(34)은 개구부(OP)를 완전히 채우지 않는 두께로 형성되며, 중심 영역이 오픈된 형태를 가질 수 있다. 예를 들어, 예비 채널막(34)은 마카로니 형태를 갖는다.
도 3b를 참조하면, 예비 채널막(34)을 열처리하여 채널막(34A)을 형성한다. 예비 채널막(34)은 비정질 실리콘막을 포함하고 채널막(34A)은 폴리실리콘막을 포함할 수 있다. 열처리에 의해 비정질 실리콘막을 결정화하여 폴리실리콘막을 형성하고, 열처리에 의해 폴리실리콘막의 그레인 사이즈를 증가시킬 수 있다.
도 3c를 참조하면, 채널막(34A)의 내면(IS)을 식각한다. 식각된 채널막(34B)은 전체적으로 두께가 감소되며, 균일한 두께(t2)를 갖게 된다. 식각 공정은 등방성 식각 공정을 이용할 수 있으며, 습식 식각 공정일 수 있다. 개구부(OP)를 통해 유입된 식각액에 의해 채널막(34B)의 내면(IS)이 식각된다. 이를 통해, 채널막(34B)의 두께를 감소시킬 수 있으며, 선택 트랜지스터, 메모리 셀 등의 스윙 특성을 개선할 수 있다.
그런데, 채널막(34B)을 식각하는 과정에서 채널막(34B)의 내면(IS)에 결함이 유발될 수 있다. 식각면, 즉, 내면(IS)에서 실리콘들 간의 본딩이 깨지고, 댕글링 본드가 발생할 수 있다. 또한, 댕글링 본드로 인해 채널막(34B) 내에 트랩 사이트가 증가할 수 있다. 따라서, 반도체 장치의 프로그램, 리드 등의 동작 시에 트랩 사이트에 전하가 트랩될 수 있다. 또한, 결함으로 인해 스캐터링 효과가 증가하고, 트랜지스터의 스윙 특성 및 캐리어 이동도가 저하될 수 있다. 뿐만 아니라, 채널막(34B)의 내면(IS)의 거칠기가 증가될 수 있다. 따라서, 본 발명의 일 실시예에서는 이러한 손상을 개선하기 위한 큐어링 공정을 실시한다.
도 3d를 참조하면, 채널막(34B)의 식각면, 즉, 내면(IS)을 오존(O3) 처리한다. 오존 처리(O3 treatment)에 의해, 채널막(34C)의 내면(IS)에 존재하는 댕글링 본드가 산소와 결합될 수 있다. 이를 통해, 댕글링 본드가 감소되거나 존재하지 않게 된다. 특히, 오존(O3)은 O2 가스에 비해 산소 이온의 개수가 많으므로 효과적으로 댕글링 본드를 큐어링할 수 있다. 따라서, 오존(O3) 처리된 채널막(34C)은 내면(IS)의 댕글링 본드가 감소되고, 내면(IS)의 거칠기가 감소될 수 있다. 또한, 채널막(34C)의 내면(IS)에 존재하는 댕글링 본드가 산소와 결합됨에 따라, 내면(IS)에 산화물 박막이 형성될 수 있다(도 1b 참조).
오존(O3)을 이용하여 큐어링 공정을 수행하면, 고온의 공정으로 인해 주변 막들이 손상되는 것을 방지할 수 있다. 예를 들어, 산소가 메모리막(33) 또는 데이터 저장막(33B)까지 침투되고, 메모리막(33) 또는 데이터 저장막(33B)이 손상되는 것을 방지할 수 있다. 따라서, 침투된 산소에 의해 메모리막(33) 또는 데이터 저장막(33B)의 전하 저장 능력이 감소되는 것을 방지할 수 있다.
오존 처리(O3 treatment)는 오존 플라즈마(O3 plasma)를 이용하거나, 오존수(O3 water)를 이용하거나, 오존 가스(O3 gas)를 이용할 수 있다. 이러한 오존 처리(O3 treatment)를 통해, 채널막(34C)의 손상된 내면(IS)을 큐어링할 수 있다.
도 3e를 참조하면, 오존(O3) 처리된 채널막(34C) 내에 갭필 절연막(35)을 형성한다. 오존(O3) 처리된 내면(IS)에 갭필 절연막(35)을 증착할 수 있다. 갭필 절연막(35)은 개구부(OP)를 채우도록 형성될 수 있으며, 내부에 보이드를 포함할 수 있다. 갭필 절연막(35)은 산화물 등의 절연 물질을 포함할 수 있다.
이어서, 제1 물질막들(31) 또는 제2 물질막들(32)을 제3 물질막들(36)로 대체한다. 일 예로, 제1 물질막들(31)이 희생막이고 제2 물질막들(32)이 절연막인 경우, 제1 물질막들(31)을 도전막들로 대체할 수 있다. 다른 예로, 제1 물질막들(31)이 도전막이고 제2 물질막들(32)이 절연막인 경우, 제1 물질막들(31)을 실리사이드화할 수 있다.
전술한 바와 같은 공정에 따르면, 채널막(34C)의 식각된 내면(IS)을 오존 처리(O3 treatment)함으로써, 얇은 두께를 갖고 내면(IS)의 결함이 큐어링된 채널막(34C)을 형성할 수 있다. 특히, 수직 구조를 갖는 채널막(34C)의 식각면, 즉, 내면(IS)의 결함을 큐어링할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 내지 도 3e를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 3e를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 내지 도 3e를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 3e를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 내지 도 3e를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 3e를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 5를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 내지 도 3e를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 3e를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 도전막 12: 절연막
13A: 전하차단막 13B: 데이터 저장막
13C: 터널절연막 13: 메모리막
14: 채널막 15: 갭필 절연막
23: 유전막 24: 비정질 실리콘막
24A: 폴리실리콘막 25: 절연막
31: 제1 물질막 32: 제2 물질막
33A: 전하차단막 33B: 데이터 저장막
33C: 터널절연막 33: 메모리막
34: 예비 채널막 34A: 채널막
35: 갭필 절연막 36: 제3 물질막
ST: 적층물 OP: 개구부

Claims (19)

  1. 적층물을 형성하는 단계;
    상기 적층물을 관통하는 개구부를 형성하는 단계;
    상기 개구부 내에 예비 채널막을 형성하는 단계;
    상기 예비 채널막을 열처리하여 채널막을 형성하는 단계;
    상기 채널막의 내면을 식각하는 단계; 및
    상기 채널막의 식각된 내면을 오존 처리하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 예비 채널막은 비정질 실리콘막을 포함하고, 상기 채널막은 폴리실리콘막을 포함하는
    반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 열처리에 의해, 상기 비정질 실리콘막을 결정화하여 폴리실리콘막을 형성하고, 상기 폴리실리콘막의 그레인 사이즈를 증가시키는
    반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 식각된 내면이 결함을 포함하고, 상기 오존 처리에 의해 상기 결함을 큐어링하는
    반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    습식 식각 공정을 이용하여 상기 채널막의 내면을 식각하는
    반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    등방성 식각 공정을 이용하여 상기 채널막의 내면을 식각하는
    반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 오존 처리는 오존 플라즈마를 이용하는
    반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 오존 처리는 오존수를 이용하는
    반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 오존 처리는 상기 채널막을 오존 가스에 노출시키는
    반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 예비 채널막을 형성하기 전에, 상기 개구부 내에 메모리막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 오존 처리된 상기 채널막 내에 갭필 절연막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  12. 제1항에 있어서,
    상기 적층물은 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는
    반도체 장치의 제조 방법.
  13. 유전막 상에 비정질 실리콘막을 증착하는 단계;
    상기 비정질 실리콘막을 열처리하여 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막의 두께를 감소시키도록, 상기 폴리실리콘막을 식각하는 단계; 및
    상기 폴리실리콘막의 식각면을 오존 처리하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 열처리에 의해, 상기 비정질 실리콘막을 결정화하여 상기 폴리실리콘막을 형성하고, 상기 폴리실리콘막의 그레인 사이즈를 증가시키는
    반도체 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 식각면이 결함을 포함하고, 상기 오존 처리에 의해 상기 결함을 큐어링하는
    반도체 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 오존 처리는 오존 플라즈마를 이용하는
    반도체 장치의 제조 방법.
  17. 제13항에 있어서,
    상기 오존 처리는 오존수를 이용하는
    반도체 장치의 제조 방법.
  18. 제13항에 있어서,
    상기 오존 처리는 상기 식각면을 오존 가스에 노출시키는
    반도체 장치의 제조 방법.
  19. 제13항에 있어서,
    상기 오존 처리된 상기 폴리실리콘막의 식각면 상에 절연막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
KR1020190057766A 2019-05-17 2019-05-17 반도체 장치의 제조 방법 KR20200132367A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190057766A KR20200132367A (ko) 2019-05-17 2019-05-17 반도체 장치의 제조 방법
US16/685,941 US11004956B2 (en) 2019-05-17 2019-11-15 Manufacturing method of semiconductor device
CN201911264080.0A CN111952311A (zh) 2019-05-17 2019-12-11 半导体装置的制造方法
US17/229,617 US11600714B2 (en) 2019-05-17 2021-04-13 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190057766A KR20200132367A (ko) 2019-05-17 2019-05-17 반도체 장치의 제조 방법

Publications (1)

Publication Number Publication Date
KR20200132367A true KR20200132367A (ko) 2020-11-25

Family

ID=73231335

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190057766A KR20200132367A (ko) 2019-05-17 2019-05-17 반도체 장치의 제조 방법

Country Status (3)

Country Link
US (2) US11004956B2 (ko)
KR (1) KR20200132367A (ko)
CN (1) CN111952311A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11322545B2 (en) * 2018-04-27 2022-05-03 Hewlett Packard Enterprise Development Lp Vertical JFET device for memristor array interface

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140011872A (ko) * 2012-07-20 2014-01-29 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
JP6434862B2 (ja) 2015-06-10 2018-12-05 東芝メモリ株式会社 半導体装置の製造方法
CN107331665B (zh) * 2016-04-27 2019-09-24 中芯国际集成电路制造(上海)有限公司 一种半导体结构的制作方法
KR20170127785A (ko) * 2016-05-12 2017-11-22 에스케이하이닉스 주식회사 메모리 장치의 제조 방법
KR102620596B1 (ko) * 2016-08-22 2024-01-04 삼성전자주식회사 반도체 장치
US10679851B2 (en) * 2018-07-25 2020-06-09 Wuhan China Star Optoelectronics Technology Co., Ltd. Poly-silicon thin film and preparation method of thin film transistor
CN109192731B (zh) * 2018-08-27 2021-04-13 长江存储科技有限责任公司 三维存储器的制造方法及三维存储器
TWI679757B (zh) * 2019-02-15 2019-12-11 力晶積成電子製造股份有限公司 電阻式隨機存取記憶體及其製造方法

Also Published As

Publication number Publication date
US20200365713A1 (en) 2020-11-19
US20210249525A1 (en) 2021-08-12
CN111952311A (zh) 2020-11-17
US11004956B2 (en) 2021-05-11
US11600714B2 (en) 2023-03-07

Similar Documents

Publication Publication Date Title
US11342342B2 (en) Semiconductor device
KR102629466B1 (ko) 반도체 장치의 제조 방법
KR102594494B1 (ko) 반도체 장치 및 그 제조 방법
KR102461082B1 (ko) 반도체 장치 및 그 제조 방법
KR102559237B1 (ko) 반도체 장치 및 그 제조 방법
US9859428B1 (en) Semiconductor device and method of manufacturing the same
US9524975B2 (en) Semiconductor device and method of manufacturing the same
US20230207529A1 (en) Manufacturing method of semiconductor device
US11037955B2 (en) Semiconductor device and manufacturing method thereof
KR20200131050A (ko) 반도체 장치 및 그 제조 방법
US11600714B2 (en) Manufacturing method of semiconductor device
KR20210064870A (ko) 반도체 장치 및 그 제조 방법
KR102668085B1 (ko) 반도체 장치의 제조 방법
US11522052B2 (en) Semiconductor device and method of manufacturing semiconductor device
KR20230105274A (ko) 반도체 장치 및 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal