TWI679757B - 電阻式隨機存取記憶體及其製造方法 - Google Patents

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Abstract

一種電阻式隨機存取記憶體，包括堆疊結構、至少一垂直電極、選擇元件以及多個可變電阻結構。堆疊結構是由交替堆疊的多個水平電極與多個第一介電層所組成，其中堆疊結構具有至少一孔道貫穿水平電極與第一介電層。垂直電極形成於至少一孔道內。選擇元件形成於垂直電極與堆疊結構之間的孔道內。可變電阻結構設置於每個水平電極的表面並與孔道內的選擇元件接觸。

Description

電阻式隨機存取記憶體及其製造方法
本發明是有關於一種隨機存取記憶體及其製造方法，且特別是有關於一種電阻式隨機存取記憶體及其製造方法。
由於電阻式隨機存取記憶體（resistive random access memory，RRAM）具備優越的可擴縮性（scalability）、易操作性、低耗能以及較簡單的製程，所以已成為目前最具前景的非揮發性記憶體技術之一。
如圖1所示，現今電阻式隨機存取記憶體100的構成多具有垂直電極102、可變電阻層104、水平電極106、位元線108以及由MOS構成之字元線110等。可變電阻層104形成於垂直電極102與水平電極106之間，且每個垂直電極102連接位元線108，以進行電荷的判讀，並藉由字元線110控制電阻式隨機存取記憶體100的開或關。
由於電阻式隨機存取記憶體需要設置如MOS的選擇元件，來控制電流的流路，以避免電阻式隨機存取記憶體由於潛洩電流（sneak current）所造成的讀取錯誤，因此其體積由於元件設計的關係無法進一步縮減，而對於電阻式隨機存取記憶體的積集度造成限制。
本發明提供一種電阻式隨機存取記憶體，其可有效提升電阻式隨機存取記憶體的積集度，進而提升元件的性能。
本發明另提供一種電阻式隨機存取記憶體的製造方法，能整合於現有製程並製作出高積集度的電阻式隨機存取記憶體。
本發明的電阻式隨機存取記憶體包括堆疊結構、至少一垂直電極、選擇元件以及多個可變電阻結構。堆疊結構是由交替堆疊的多個水平電極與多個第一介電層所組成，其中堆疊結構具有至少一孔道貫穿水平電極與第一介電層。垂直電極形成於至少一孔道內。選擇元件（selector element）形成於垂直電極與堆疊結構之間的孔道內。可變電阻結構設置於每個水平電極的表面並與孔道內的選擇元件接觸。
在本發明的一實施例中，上述可變電阻結構包括儲存層、介於儲存層與選擇元件之間的氧化層以及介於儲存層與水平電極的表面之間的阻障層。
在本發明的一實施例中，上述選擇元件包括：過渡金屬氧化物（Transition Metal Oxide，TMO）選擇元件、雙向閾值開關（Ovonic Threshold Switching，OTS）選擇元件、金屬/矽/金屬（metal/silicon/metal，MSM）選擇元件或混合離子與電子導體（Mixed Ionic Electronic Conduction，MIEC）二極體。
在本發明的一實施例中，上述選擇元件包括與垂直電極接觸的閘極層、與氧化層接觸的通道層以及介於通道層與閘極層之間的閘極絕緣層。
在本發明的一實施例中，上述選擇元件還可包括第一導電態摻雜區以及第一導電態磊晶層。第一導電態摻雜區形成於孔道的第一端的通道層內，其中通道層為第二導電態。第一導電態磊晶層形成於孔道的第二端，第一導電態磊晶層與通道層接觸並與閘極層藉閘極絕緣層隔絕，其中閘極層為第二導電態。
在本發明的一實施例中，上述第一導電態為N型，第二導電態為P型。
在本發明的一實施例中，上述第一導電態為P型，第二導電態為N型。
本發明的電阻式隨機存取記憶體的製造方法，包括以下步驟。形成堆疊結構，其由交替堆疊的多個第一介電層與多個第二介電層所組成，其中第一介電層與第二介電層具有不同的蝕刻速率。於堆疊結構中形成至少一孔道，孔道貫穿多個第一介電層與多個第二介電層。於孔道的內面共形地形成選擇元件。於孔道內形成垂直電極。移除堆疊結構內的所有第二介電層，並露出部分選擇元件。於堆疊結構內的多個第一介電層的表面和選擇元件的暴露表面共形地形成多個可變電阻結構，其與孔道內的選擇元件接觸。於多個第一介電層之間形成多個水平電極。
在本發明的另一實施例中，形成上述可變電阻結構的步驟包括在第一介電層的表面和選擇元件的暴露表面依序形成氧化層、儲存層以及阻障層。
在本發明的另一實施例中，上述選擇元件包括：過渡金屬氧化物（TMO）選擇元件、雙向閾值開關（OTS）選擇元件、金屬/矽/金屬（MSM）選擇元件或混合離子與電子導體（MIEC）二極體。
在本發明的另一實施例中，形成上述選擇元件的步驟包括：於至少一孔道的內面依序形成通道層、閘極絕緣層以及閘極層。
在本發明的另一實施例中，上述形成選擇元件的步驟還可包括在形成通道層之前，於孔道的第一端形成第一導電態磊晶層，並在形成通道層之後，對孔道的第二端的通道層進行摻雜，以形成第一導電態摻雜區，其中通道層為第二導電態。
在本發明的另一實施例中，上述第一導電態為N型，第二導電態為P型。
在本發明的另一實施例中，上述第一導電態為P型，第二導電態為N型。
在本發明的另一實施例中，上述孔道若為多個孔道，則在形成垂直電極之後，更包括移除兩兩孔道之間的堆疊結構，並保留孔道周圍預定形成多個水平電極的部位的堆疊結構。
基於上述，本發明在電阻式隨機存取記憶體的垂直電極與堆疊結構之間的孔道內形成選擇元件，並使可變電阻結構形成於每個水平電極的表面。如此一來，相較於已知的電阻式隨機存取記憶體，藉由本發明的設計與製程可有效降低電阻式隨機存取記憶體所需的體積，進而提升記憶體元件的積集度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文列舉一些實施例並配合所附圖式來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為了方便理解，下述說明中相同的元件將以相同之符號標示來說明。另外，關於文中所使用「包含」、「包括」、「具有」等等用語，均為開放性的用語；也就是指包含但不限於。而且，文中所提到的方向性用語，例如：「上」、「下」等，僅是用以參考圖式的方向。因此，使用的方向性用語是用來說明，而並非用來限制本發明。
圖2是依照本發明的第一實施例的一種電阻式隨機存取記憶體的剖面示意圖。圖3是圖2的P部份之放大示意圖。
請參照圖2，第一實施例的電阻式隨機存取記憶體200包括堆疊結構202、至少一垂直電極204、選擇元件206以及多個可變電阻結構208。需說明的是，雖圖2僅繪示出一個垂直電極204，然而可依據製程設計需求調整垂直電極204的數量，本發明不以此為限。
在本實施例中，堆疊結構202是由交替堆疊的多個水平電極210與多個第一介電層212所組成。需注意的是，圖2所繪示的水平電極210與第一介電層212的數量分別為7層與8層，且水平電極210與第一介電層212沿著垂直於垂直電極204的表面204a的方向相互堆疊，然而在其他實施例中，水平電極210與第一介電層212可依據製程設計需求而變更其所需的層數及堆疊方式，而不限於圖2所示。
在本實施例中，堆疊結構202具有貫穿多個水平電極210與多個第一介電層212的孔道214，且垂直電極204形成於孔道214內。垂直電極204的材料例如W、TiN、Poly-Si、Pt等但本發明不以此為限。水平電極210的材料例如W、TiN、Poly-Si等但本發明不以此為限。另外，選擇元件206形成於垂直電極204與堆疊結構202之間的孔道214內，且多個可變電阻結構208設置於每個水平電極210的表面210a並與孔道214內的選擇元件206接觸。藉此，可以在有限的空間（孔道214內）內形成選擇元件206，並於孔道214外另形成可變電阻結構208，以有效降低電阻式隨機存取記憶體所需的空間，而可有效提升記憶體元件的積集度。
在本實施例中，選擇元件206例如過渡金屬氧化物（TMO）選擇元件、雙向閾值開關（OTS）選擇元件、金屬/矽/金屬（MSM）選擇元件或混合離子與電子導體（MIEC）二極體。前述選擇元件可能為單層結構、雙層結構、三層結構等。過渡金屬氧化物（TMO）如TaOx、TiOx、HfOx或HfOx/TaOx之搭配，但本發明不以此為限。只要所述選擇元件206可形成於垂直電極204與堆疊結構202之間的孔道214內，用以控制流經電阻式隨機存取記憶體200的電流流路，以避免潛洩電流的產生，則本發明不以此為限。
請參照圖3，可變電阻結構208的詳細構造例如氧化層300、儲存層302以及阻障層304。氧化層300介於儲存層302與選擇元件206之間。阻障層304介於儲存層302與水平電極210的表面210a之間。舉例來說，氧化層300例如氧化矽層，儲存層302例如氮氧化鈦層，阻障層304例如氮化鈦層，但本發明不以此為限。在其他實施例中，可依據製程設計需求調整可變電阻結構208堆疊的材料層層數及其材料。
圖4是依照本發明的第二實施例的一種電阻式隨機存取記憶體的剖面示意圖。圖5A、圖5B與圖5C分別是圖4的P1部份、P2部份與P3部份之放大示意圖。
請參照圖4，電阻式隨機存取記憶體400與電阻式隨機存取記憶體200的差別在於：選擇元件406的結構與選擇元件206的結構不同。舉例來說，選擇元件406例如是包括閘極層410、閘極絕緣層412以及通道層414的MOS元件。閘極層410與垂直電極204接觸，通道層414與氧化層300（如圖5B）接觸，且閘極絕緣層412介於通道層414與閘極層410之間。由於第二實施例的MOS元件是存在於孔道214內，所以與圖1將MOS另外製作在其他位置相比，能大幅降低電阻式隨機存取記憶體所需的體積，進而提升記憶體元件的積集度。
請參照圖5A~5C，在本實施例中，選擇元件406還可包括第一導電態摻雜區416以及第一導電態磊晶層418。第一導電態摻雜區416形成於孔道214的遠離基底401側的第一端420（如圖4）的通道層414內，其中通道層414為第二導電態。第一導電態磊晶層418形成於孔道214的靠近基底401側的第二端422（如圖4），第一導電態磊晶層418與通道層414接觸並與閘極層410藉閘極絕緣層412隔絕，其中閘極層410為第二導電態。
在一實施例中，第一導電態例如為N型，第二導電態例如為P型。在另一實施例中，第一導電態例如為P型，第二導電態例如為N型，可依據製程設計需求而調整第一導電態與第二導電態，然而本發明不以此為限。
本發明的電阻式隨機存取記憶體包括將選擇元件形成於垂直電極與堆疊結構之間的孔道內，並將多個可變電阻結構設置於每個水平電極的表面，以與孔道內的選擇元件接觸。據此，除了可避免由於潛洩電流所造成的讀取錯誤，亦可有效降低記憶體元件之間所需的距離及空間，而可有效提升記憶體元件的積集度。
圖6A至圖6F是依照本發明的第二實施例的一種電阻式隨機存取記憶體的製造流程剖面示意圖。
請先參照圖6A，先在基底600上形成堆疊結構602，其由交替堆疊的多個第一介電層604與多個第二介電層606所組成，其中第一介電層604與第二介電層606具有不同的蝕刻速率。舉例來說，第一介電層604的材料例如為氧化矽，第二介電層606的材料例如為W、TiN等。需注意的是，雖然圖6A所繪示的第一介電層604與第二介電層606的數量均為7層，且第一介電層604與第二介電層606彼此交替堆疊。但是在其他實施例中，第一介電層604與第二介電層606可依據製程設計需求而變更其所需的層數及堆疊方式，不以此為限。
接著，於堆疊結構602中形成至少一孔道608，其方法例如乾式蝕刻，使孔道608貫穿多個第一介電層604與多個第二介電層606。在本實施例中，形成的孔道608會暴露出基底600的表面600a。
然後，請參照圖6B，為了於孔道608的內面608a共形地形成選擇元件，可先在於孔道608的第一端610形成第一導電態磊晶層612，其形成方式例如是在基底600的表面600a利用磊晶製程形成具有摻質的磊晶結構；或者，在基底600與堆疊結構602之間先形成有多晶矽層（未繪示），然後在形成孔道608時使孔道608貫穿所述多晶矽層直到表面600a，再進行磊晶製程。接著，於孔道608的內面608a形成通道層614。然後，對孔道608的第二端616的通道層614進行摻雜，以形成第一導電態摻雜區618，其中通道層614為第二導電態。在一實施例中，第一導電態例如為N型，第二導電態例如為P型。在另一實施例中，第一導電態例如為P型，第二導電態例如為N型，可依據製程設計需求而調整第一導電態與第二導電態，然而本發明不以此為限。
接著，請參照圖6C，於孔道608內依序形成閘極絕緣層620以及閘極層622。舉例來說，閘極絕緣層620是共形地形成於通道層614的表面614a與第一導電態磊晶層612的表面612a，閘極層622形成於孔道608的內面608a。
在經過圖6A至圖6C所示的製程之後，可於孔道608的內面608a形成如同MOS的選擇元件624，其中第一端610的第一導電態磊晶層612和第二端616的第一導電態摻雜區618是作為源極與汲極，但本發明並不限於此。
在其他實施例中，也可在圖6A的孔道608形成後，於孔道608的內面608a共形地沉積其它選擇元件（未繪示），例如過渡金屬氧化物（TMO）選擇元件、雙向閾值開關（OTS）選擇元件、金屬/矽/金屬（MSM）選擇元件或混合離子與電子導體（MIEC）二極體，這些選擇元件可能為單層結構、雙層結構、三層結構等，而不需要圖6C中作為源極與汲極的構件。只要所形成的選擇元件可以控制流經電阻式隨機存取記憶體的電流流路，以避免潛洩電流的產生，則本發明不以此為限。
隨後，請參照圖6D，於孔道608內形成垂直電極626。舉例來說，垂直電極626填滿孔道608，且與選擇元件624接觸。
然後，請參照圖6E，移除堆疊結構602內的多個第二介電層606，並露出部分選擇元件624。移除第二介電層606的方式例如濕式蝕刻或其它能藉由第一與第二介電層604與606的蝕刻選擇比來執行選擇性移除第二介電層606的方法。隨後，於堆疊結構602內的第一介電層604的表面604a和選擇元件624的暴露表面624a共形地形成多個可變電阻結構628，其與孔道608內的選擇元件624接觸。在本實施例中，形成可變電阻結構628的方法例如在第一介電層604的表面604a和選擇元件624的暴露表面624a依序形成氧化層630、儲存層632以及阻障層634，但本發明不以此為限。至於前述各層的材料可依據製程設計需求調整；舉例來說，氧化層630例如氧化矽層，儲存層632例如氮氧化鈦層，阻障層634例如氮化鈦層，但本發明不以此為限。在其他實施例中，尚可依據製程設計需求調整可變電阻結構628堆疊的材料層層數及其材料。
接著，請參照圖6F，於多個第一介電層604之間形成多個水平電極636，其形成方式例如原子層沉積（Atomic Layer Deposition，ALD）填入鎢（Tungsten），並以回蝕刻（etch back）去除多餘之鎢，使其與可變電阻結構628及第一介電層604的邊緣齊平。至此，已大致上完成電阻式隨機存取記憶體的製作。
圖7是依照本發明的第二實施例的一種電阻式隨機存取記憶體的立體示意圖，其中使用與圖6A至圖6F相同的元件符號來代表相同或相似的構件，且所省略的部分技術說明，如各層或區域的尺寸、材料、功能等均可參照圖6A至圖6F的相關內容，因此於下文不再贅述。
請參照圖7，若是孔道608為多個孔道，則在形成垂直電極626之後（如圖6D），可先移除兩兩孔道608之間的堆疊結構602，並保留多個孔道608周圍預定形成水平電極636的部位的堆疊結構602，而後進行圖6E~6F的製程，以形成圖中的電阻式隨機存取記憶體700，其中同一排的記憶體有電性上的連結，不同排的記憶體則是電性隔絕。舉例來說，堆疊結構602被移除的部分可另填入絕緣材料702，作為隔離結構。
綜上所述，本發明在電阻式隨機存取記憶體的垂直電極與堆疊結構之間的孔道內形成選擇元件，並使多個可變電阻結構設置於每個水平電極的表面。如此一來，藉由本發明可有效降低電阻式隨機存取記憶體所需的體積，進而提升記憶體元件的積集度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、200、400、700‧‧‧電阻式隨機存取記憶體
102、204、626‧‧‧垂直電極
104、208、628‧‧‧可變電阻結構
106、210、636‧‧‧水平電極
108‧‧‧位元線
110‧‧‧字元線
202、602‧‧‧堆疊結構
204a、210a、600a、604a、612a、614a、624a‧‧‧表面
206、406、624‧‧‧選擇元件
212、604‧‧‧第一介電層
214、608‧‧‧孔道
300、630‧‧‧氧化層
302、632‧‧‧儲存層
304、634‧‧‧阻障層
401、600‧‧‧基底
410、622‧‧‧閘極層
412、620‧‧‧閘極絕緣層
414、614‧‧‧通道層
416、618‧‧‧第一導電態摻雜區
418、612‧‧‧第一導電態磊晶層
420、610‧‧‧第一端
422、616‧‧‧第二端
606‧‧‧第二介電層
608a‧‧‧內面
702‧‧‧絕緣材料
P、P1、P2、P3‧‧‧部份
圖1是習知的一種電阻式隨機存取記憶體的示意圖。
圖2是依照本發明的第一實施例的一種電阻式隨機存取記憶體的剖面示意圖。
圖3是圖2的P部份之放大示意圖。
圖4是依照本發明的第二實施例的一種電阻式隨機存取記憶體的剖面示意圖。
圖5A、圖5B與圖5C分別是圖4的P1部份、P2部份與P3部份之放大示意圖。
圖6A至圖6F是依照本發明的第二實施例的一種電阻式隨機存取記憶體的製造流程剖面示意圖。
圖7是依照本發明的第二實施例的一種電阻式隨機存取記憶體的立體示意圖。

Claims (15)

  1. 一種電阻式隨機存取記憶體，包括：一堆疊結構，由交替堆疊的多數個水平電極與多數個第一介電層所組成，其中所述堆疊結構具有至少一孔道貫穿所述多數個水平電極與所述多數個第一介電層，每個所述水平電極具有相對的兩個水平面；至少一垂直電極，形成於所述至少一孔道內；一選擇元件(selector element)，形成於所述垂直電極與所述堆疊結構之間的所述孔道內；以及多數個可變電阻結構，設置於每個所述水平電極與所述選擇元件之間並包覆每個所述水平電極的所述兩個水平面，且與所述孔道內的所述選擇元件接觸。
  2. 如申請專利範圍第1項所述的電阻式隨機存取記憶體，其中所述可變電阻結構包括：一儲存層；一氧化層，介於所述儲存層與所述選擇元件之間；以及一阻障層，介於所述儲存層與所述水平電極的所述表面之間。
  3. 如申請專利範圍第1項所述的電阻式隨機存取記憶體，其中所述選擇元件包括：過渡金屬氧化物(TMO)選擇元件、雙向閾值開關(Ovonic Threshold Switching，OTS)選擇元件、金屬/矽/金屬(metal/silicon/metal，MSM)選擇元件或混合離子與電子導體(Mixed Ionic Electronic Conduction，MIEC)二極體。
  4. 如申請專利範圍第2項所述的電阻式隨機存取記憶體，其中所述選擇元件包括：一閘極層，與所述至少一垂直電極接觸；一通道層，與所述氧化層接觸；以及一閘極絕緣層，介於所述通道層與所述閘極層之間。
  5. 如申請專利範圍第4項所述的電阻式隨機存取記憶體，其中所述選擇元件更包括：一第一導電態摻雜區，形成於所述孔道的第一端的所述通道層內，其中所述通道層為第二導電態；以及一第一導電態磊晶層，形成於所述孔道的第二端，所述第一導電態磊晶層與所述通道層接觸並與所述閘極層藉所述閘極絕緣層隔絕，其中所述閘極層為第二導電態。
  6. 如申請專利範圍第5項所述的電阻式隨機存取記憶體，其中所述第一導電態為N型，所述第二導電態為P型。
  7. 如申請專利範圍第5項所述的電阻式隨機存取記憶體，其中所述第一導電態為P型，所述第二導電態為N型。
  8. 一種電阻式隨機存取記憶體的製造方法，包括：形成一堆疊結構，其由交替堆疊的多數個第一介電層與多數個第二介電層所組成，其中所述第一介電層與所述第二介電層具有不同的蝕刻速率，且每個所述第一介電層具有相對的兩個水平面；於所述堆疊結構中形成至少一孔道，所述孔道貫穿所述多數個第一介電層與所述多數個第二介電層；於所述至少一孔道的內面共形地形成一選擇元件；於所述至少一孔道內形成一垂直電極；移除所述堆疊結構內的所述多數個第二介電層，並露出部分所述選擇元件；於所述堆疊結構內的所述多數個第一介電層的所述兩個水平面和所述選擇元件的暴露表面共形地形成多數個可變電阻結構，其與所述孔道內的所述選擇元件接觸；以及於所述多數個第一介電層之間形成多數個水平電極。
  9. 如申請專利範圍第8項所述的電阻式隨機存取記憶體的製造方法，其中形成所述可變電阻結構的步驟包括：在所述多數個第一介電層的所述表面和所述選擇元件的所述暴露表面依序形成一氧化層、一儲存層以及一阻障層。
  10. 如申請專利範圍第8項所述的電阻式隨機存取記憶體的製造方法，其中所述選擇元件包括：過渡金屬氧化物(TMO)選擇元件、雙向閾值開關(OTS)選擇元件、金屬/矽/金屬(MSM)選擇元件或混合離子與電子導體(MIEC)二極體。
  11. 如申請專利範圍第8項所述的電阻式隨機存取記憶體的製造方法，其中形成所述選擇元件的步驟包括：於所述至少一孔道的所述內面依序形成一通道層、一閘極絕緣層以及一閘極層。
  12. 如申請專利範圍第11項所述的電阻式隨機存取記憶體的製造方法，其中形成所述選擇元件的步驟更包括：在形成所述通道層之前，於所述孔道的第一端形成一第一導電態磊晶層；以及在形成所述通道層之後，對所述孔道的第二端的所述通道層進行摻雜，以形成一第一導電態摻雜區，其中所述通道層為第二導電態。
  13. 如申請專利範圍第12項所述的電阻式隨機存取記憶體的製造方法，其中所述第一導電態為N型，所述第二導電態為P型。
  14. 如申請專利範圍第12項所述的電阻式隨機存取記憶體的製造方法，其中所述第一導電態為P型，所述第二導電態為N型。
  15. 如申請專利範圍第8項所述的電阻式隨機存取記憶體的製造方法，其中所述至少一孔道為多數個孔道，則在形成所述垂直電極之後，更包括移除兩兩所述孔道之間的所述堆疊結構，並保留所述多數個孔道周圍預定形成所述多數個水平電極的部位的所述堆疊結構。
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