TW202213644A - 半導體裝置及其製造方法 - Google Patents

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一種半導體裝置，包括一基板、一堆疊、一導電柱、一記憶層以及一金屬矽化物層。堆疊設置於基板上，其中堆疊包括沿著一第一方向交替堆疊的多個絕緣層及多個導電層。導電柱沿著第一方向穿過堆疊。記憶層環繞導電柱。金屬矽化物層環繞導電柱，其中記憶層設置於導電柱與金屬矽化物層之間。

Description

半導體裝置及其製造方法
本發明是有關於一種半導體裝置，且特別是有關於一種三維半導體裝置。
近來，由於對於更優異之記憶體元件的需求已逐漸增加，已提供各種三維(3D)記憶體裝置。一般而言，三維記憶體裝置包括由複數個記憶胞所組成的一記憶體陣列區，然而，目前的記憶體陣列區之中仍存在有漏電流的問題，使得三維記憶體元件無法執行其正常的功能，因此，有需要提出一種改善的三維記憶體裝置及其製作方法以解決習知技術所面臨的問題。
本發明係有關於一種半導體裝置。由於本案的半導體裝置包括金屬矽化物層，金屬矽化物層可與導電層形成蕭特基二極體，且蕭特基二極體可作為一選擇器，使得選擇器電性連接於導電層與記憶層，故可在記憶體陣列中提供整流的特性，蕭特基二極體(選擇器)可對於記憶體進行單極性操作(unipolar operation)，避免逆向電流的情形，故可消除記憶體陣列中的漏電流路徑，進而解決習知技術所面臨的漏電流的問題。
根據本發明之一實施例，提出一種半導體裝置。半導體裝置包括一基板、一堆疊、一導電柱、一記憶層以及一金屬矽化物層。堆疊設置於基板上，其中堆疊包括沿著一第一方向交替堆疊的多個絕緣層及多個導電層。導電柱沿著第一方向穿過堆疊。記憶層環繞導電柱。金屬矽化物層環繞導電柱，其中記憶層設置於導電柱與金屬矽化物層之間。
根據本發明之另一實施例，提出一種半導體裝置的製造方法。方法包括下列步驟。首先，提供一基板。然後，形成一堆疊於基板上，其中堆疊包括沿著一第一方向交替堆疊的多個絕緣層及多個導電層。形成一導電柱，其中導電柱沿著第一方向穿過堆疊。形成一記憶層，其中記憶層環繞導電柱。此後，形成一金屬矽化物層，其中金屬矽化物層環繞導電柱，其中記憶層設置於導電柱與金屬矽化物層之間。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
第1A圖繪示依照本發明一實施例的半導體裝置10的局部上視圖。第1B圖繪示沿著第1A圖之A-A’連線的剖面圖。第1A圖繪示對應於第1B圖之B-B’連線的剖面。
請參照第1A及1B圖，半導體裝置10包括一基板110、一堆疊S1、多個導電柱120、多個記憶層122以及多個金屬矽化物層124。堆疊S1設置於基板110的一上表面110a上，其中堆疊S1包括沿著一第一方向(例如是Z方向)交替堆疊的多個絕緣層112及多個導電層114。在本實施例中，最底層的絕緣層112的厚度是大於其他層絕緣層112的厚度，然本發明並不限於此。本實施例僅示例性繪示5層絕緣層112與4層導電層114，然絕緣層112與導電層114的數量並不限於此。
導電柱120沿著第一方向穿過堆疊S1。導電柱120的底部與基板100的上表面110a之間可具有一間隔。記憶層122分別環繞導電柱120。金屬矽化物層124環繞導電柱120，其中記憶層122設置於導電柱120與金屬矽化物層124之間。溝槽p3穿過堆疊S1並沿著第二方向(例如是X方向)延伸，將堆疊S1分為多個次堆疊SS1、SS2…。在一些實施例中，多條位元線BL可分別沿著第三方向(例如是Y方向)延伸，導電柱120可分別電性連接於對應的位元線BL。
在一實施例中，基板110及絕緣層112可由氧化物所形成，例如是二氧化矽。
在一實施例中，導電層114可由半導體材質所形成，例如是摻雜或未摻雜的多晶矽；特別是可為p型或n型摻雜的多晶矽。在一實施例中，導電層114可作為字元線。
在一實施例中，導電柱120的材料例如是多晶矽、非晶矽、鎢(W)、鈷(Co)、鋁(Al)、矽化鎢(WSi X)、矽化鈷(CoSi X)或其他合適的材料。導電柱120與每個記憶層122之間的交叉點可形成一記憶胞；多個沿著導電柱120排列的記憶胞可形成一記憶體串列；多個記憶體串列可形成記憶體陣列。
在一實施例中，記憶層122包括一電阻式記憶體材料，電阻式記憶體材料例如是可變電阻式隨機存取記憶體材料或相變化記憶體材料。當記憶層122包括可變電阻式隨機存取記憶體材料時，記憶層122的材料例如是鈦矽氧化物(TiSi XO Y)或其他合適的可變電阻式隨機存取記憶體材料，以在導電柱120與每個記憶層122的交叉點形成一可變電阻式隨機存取記憶胞。當記憶層122包括相變化記憶體材料時，記憶層122的材料例如是鍺銻碲(Ge2Sb2Te5(GST))或其他合適的相變化記憶體材料，以在導電柱120與每個記憶層122之間的交叉點形成一相變化記憶體。在本實施例中，多個記憶層122是藉由絕緣層112彼此分開，例如是在第一方向上不連續地環繞導電柱120，然本發明並不以此為限。
在一實施例中，金屬矽化物層124的材料例如是矽化鈦(TiSi X)、矽化鈷(CoSi X)或其他合適的金屬矽化物。在一實施例中，金屬矽化物層124與每個所對應的一導電層114形成一蕭特基二極體，且蕭特基二極體可作為一選擇器。由於本案的金屬矽化物層124可與導電層114形成蕭特基二極體，且蕭特基二極體可作為一選擇器，使得選擇器電性連接於導電層114與記憶層122，故可在記憶體陣列中提供整流的特性，蕭特基二極體(選擇器)可對於記憶體進行單極性操作(unipolar operation)，避免逆向電流的情形，故可減少或消除記憶體陣列中的漏電流路徑，進而解決習知技術所面臨的漏電流的問題。此外，蕭特基二極體對於記憶體操作具有相當快速的切換速度(switching speed)。
第2A~2H圖繪示依照本發明一實施例的半導體裝置10的製造流程圖，例如是對應於第1A圖之A-A’連線的剖面位置。
請參照第2A圖，提供一基板110，並在基板110上(例如是基板110的上表面110a上)形成一堆疊S1。堆疊S1包括沿著一第一方向(例如是Z方向)交替堆疊的多個絕緣層112及多個導電層114。在本實施例中，最底層的絕緣層112的厚度是大於其他層絕緣層112的厚度，然本發明並不限於此。在一實施例中，基板110及絕緣層112可由氧化物所形成，例如是二氧化矽。導電層114可由半導體材質所形成，例如是摻雜或未摻雜的多晶矽；特別是可為p型或n型摻雜的多晶矽。
請參照第2B圖，形成垂直開口p1，其中垂直開口p1穿過堆疊S1，且垂直開口p1的底部可停留於最底層的絕緣層112之中，並沒有暴露出基板110的上表面110a，換言之，垂直開口p1的底部可與基板110之間具有一間隙。
請參照第2C圖，透過垂直開口p1，移除部分的導電層114以形成多個第一側向開口p2，其中第一側向開口p2連通於垂直開口p1。
請參照第2D圖，沿著垂直開口p1與第一側向開口p2的側壁沉積(例如是藉由一化學氣相沉積(Chemical Vapor Deposition, CVD))一金屬層116。金屬層116的材料例如是鈦(Ti)、鈷(Co)或其他合適的金屬。
此後，請參照第2E圖，進行一快速熱退火 (Rapid Thermal Annealing, RTA)製程，以在金屬層116與各個導電層114之間的接觸表面上形成金屬矽化物層124。金屬矽化物層124的材料例如是矽化鈦(TiSix)、矽化鈷(CoSix)或其他合適的金屬矽化物。在一些實施例中，可進行2次的快速熱退火製程，然本發明並不限於此。
請參照第2F圖，在金屬矽化物層124形成之後，藉由一選擇性蝕刻製程移除金屬層116，選擇性蝕刻製程例如是一濕蝕刻製程。
請參照第2G圖，在移除金屬層116之後，進行一氧化製程，以在垂直開口p1與金屬矽化物層124之間形成記憶層122；或者，可進行一沉積製程(例如是化學氣相沉積製程)，將記憶體材料沉積於垂直開口p1與金屬矽化物層124之間的空間中，以在垂直開口p1與金屬矽化物層124之間形成記憶層122。在一實施例中，當記憶層122是經由氧化製程所形成時，記憶層122包括可變電阻式隨機存取記憶體材料，其中記憶層122可為金屬矽化物層124的氧化物。例如，當金屬矽化物層124包括矽化鈦(TiSi X)時，記憶層122可包括鈦矽氧化物(TiSi XO Y)。在另一實施例中，當記憶層122是經由沉積製程所形成時，記憶層122包括相變化記憶體材料，記憶層122的材料例如是鍺銻碲(Ge2Sb2Te5(GST))或其他合適的相變化記憶體材料。在一些實施例中，可在形成記憶層122之後進行一蝕刻製程，以移除多餘的記憶體材料。
請參照第2H圖，在形成記憶層122之後，填充一導電材料於垂直開口p1中，以形成該導電柱120。導電柱120的材料例如是鉑(Pt)、鎢(W)、鈷(Co)、鋁(Al)、矽化鎢(WSi X)、矽化鈷(CoSi X)或其他合適的材料。
在形成導電柱120之後，形成穿過堆疊S1且沿著一第二方向(例如是X方向)延伸的一溝槽p3，其中第二方向與第一方向彼此交錯，溝槽p3將堆疊S1區分為2個次堆疊SS1與SS2，形成如第1A及1B圖所示的半導體裝置10。第1A~1B圖僅示例性繪示1個溝槽p3及2個次堆疊，然本發明並不以此為限，溝槽p3的數量可大於1，次堆疊的數量可大於2。
在一些實施例中，可將絕緣材料填入於溝槽p3之中。
選擇性地，可在形成溝槽p3的步驟之後，進一步對導電層114進行一摻雜製程(例如是電漿摻雜製程)，使得各個導電層114摻雜有一摻雜質(例如是p型或n型摻雜質)，摻雜質鄰近於金屬矽化物層124的區域具有一第一濃度C1，在遠離於金屬矽化物層124的區域具有一第二濃度C2，第二濃度C2大於第一濃度C1，換言之，摻雜質在導電層114中鄰近於溝槽p3的區域的第二濃度C2係大於摻雜質在導電層114中遠離於溝槽p3的區域的第一濃度C1，如第1B圖所示，然本發明並不以此為限。
第2I圖繪示第2F圖之步驟的另一實施例。
在一些實施例中，在藉由選擇性蝕刻製程移除金屬層116的步驟之後，一部分的金屬層116是殘留於第一側向開口p2中，如第2I圖所示。第2I圖的後續步驟是相同或類似於第2G~2H圖的步驟。
第3A圖繪示依照本發明一實施例的半導體裝置20的局部上視圖。第3B圖繪示沿著第3A圖之A-A’連線的剖面圖。第3A圖繪示對應於第3B圖之B-B’連線的剖面。
請參照第3A圖，半導體裝置20是類似於半導體裝置10，差異在於半導體裝置20更包括鄰接於導電層114的側壁導體層226，其他相同或類似的元件是使用相同或類似的元件符號，此處將不再詳細描述。側壁導體層226的電導率是大於導電層114的電導率，側壁導體層226設置於溝槽p3的相對兩側，不同層之間的側壁導體層226是藉由絕緣層112彼此隔開(如第4C圖所示)。相較於半導體裝置10而言，由於半導體裝置20具有側壁導體層226，能夠降低導電層114的電阻值，故後續製程中在鄰近於溝槽p3的位置能夠形成較好的歐姆接觸。
在本實施例中，導電層114可摻雜有一摻雜質(可為p型或n型)，且導電層114中的摻雜質具有濃度梯度變化的分布。例如，摻雜質在鄰近於金屬矽化物層124的區域具有一第一濃度C1，在遠離於金屬矽化物層124的區域具有一第二濃度C2，第二濃度C2大於第一濃度C1。換言之，在導電層114中，摻雜質(可為p型或n型)在遠離於溝槽p3的區域具有第一濃度C1，在鄰近於溝槽p3的區域具有第二濃度C2，第二濃度C2大於第一濃度C1，然本發明並不以此為限。在其他實施例中，導電層114中的摻雜質可具有相同的濃度，並無上述濃度梯度分布的現象。
第4A~4B圖繪示依照本發明一實施例的半導體裝置20的製造流程圖。
半導體裝置20的部分的製造流程是類似於半導體裝置10的製造流程，在進行如第2A~2I圖所示的製程步驟之後，請參照第4A圖，可透過溝槽p3移除部分的導電層114以形成多個第二側向開口p4，其中第二側向開口p4連通於溝槽p3。此後，對導電層114進行一摻雜製程(例如是電漿摻雜製程)，使得各個導電層114摻雜有一摻雜質(例如是p型或n型摻雜質)，摻雜質鄰近於金屬矽化物層124的區域具有一第一濃度C1，在遠離於金屬矽化物層124的區域具有一第二濃度C2，第二濃度C2大於第一濃度C1，亦即，在導電層114中，摻雜質(可為p型或n型)在鄰近於溝槽p3的區域中的第二濃度C2可大於在遠離於溝槽p3的區域中的第一濃度C1。
由於導電層114中，摻雜質鄰近於金屬矽化物層124的區域的濃度較低，有利於形成蕭特基二極體；摻雜質鄰近於溝槽p3的區域的濃度較高，有利於後續製程中在鄰近於溝槽p3(如第3圖所示)的位置形成較好的歐姆接觸。
此後，請參照第4B圖，填充一導電材料於第二側向開口p4中，以形成多個側壁導體層226，其中側壁導體層226是鄰接於導電層114，且側壁導體層226的電導率是大於導電層114的電導率。側壁導體層226的材料例如是鎢(W)、鈷(Co)、鋁(Al)、矽化鎢(WSi X)或矽化鈷(CoSi X)。由於側壁導體層226是鄰接於導電層114，且側壁導體層226的電導率大於導電層114的電導率，更有利於後續製程中在鄰近於溝槽p3的位置形成較好的歐姆接觸。
此後，可藉由一回蝕製程，移除部分的側壁導體層226以形成多個第三側向開口p5，第三側向開口p5可連通於溝槽p3，形成如第3B圖所示的半導體裝置20。在一實施例中，絕緣層112的外側壁SW1相較於側壁導體層226的外側壁SW2而言，更遠離於導電柱120。
在一些實施例中，可將絕緣材料填入於溝槽p3及第三側向開口p5之中。
第5圖繪示依照本發明一實施例的半導體裝置30的剖面圖。半導體裝置30是類似於半導體裝置20，差異在於記憶層322的結構，相同的元件係使用相同的元件符號，此處將不再詳細描述。
請參照第5圖，記憶層322環繞導電柱120；記憶層322沿著第一方向延伸且對應於多個導電層114。例如，記憶層322是連續性地延伸於堆疊S1及導電柱120之間，與導電柱120在第一方向上具有相同的高度。記憶層322的材料例如是可變電阻式隨機存取記憶體材料(然本發明並不以此為限)，其中記憶層322可包括鈦矽氧化物(TiSi XO Y)、鈷矽化物(CoSi XO Y)或其他合適的材料。相較於記憶層沒有沿著第一方向延伸的比較例而言，本實施例的製程較為簡單。
第6圖繪示依照本發明一實施例的半導體裝置10~30的等效電路圖。
請參照第6圖，其示例性繪示其中2個記憶體串列，2個導電柱120分別電性連接於位元線BL1與BL2，4條導電層114可分別作為字元線WL1~WL4，導電層114與導電柱120之間的每個交叉點具有彼此連接的蕭特基二極體SD(例如是作為選擇器)及記憶體RM(例如是電阻式記憶體)。
根據本發明之一實施例，提供一種半導體裝置。半導體裝置包括一基板、一堆疊、一導電柱、一記憶層以及一金屬矽化物層。堆疊設置於基板上，其中堆疊包括沿著一第一方向交替堆疊的多個絕緣層及多個導電層。導電柱沿著第一方向穿過堆疊。記憶層環繞導電柱。金屬矽化物層環繞導電柱，其中記憶層設置於導電柱與金屬矽化物層之間。
由於本案的金屬矽化物層可與導電層形成蕭特基二極體，且蕭特基二極體可作為一選擇器，使得選擇器電性連接於導電層與記憶層，故可在記憶體陣列中提供整流的特性，蕭特基二極體(選擇器)可對於記憶體進行單極性操作，避免逆向電流的情形，故可減少或消除記憶體陣列中的漏電流路徑，進而解決習知所面臨的漏電流的問題。此外，蕭特基二極體對於記憶體操作具有相當快速的切換速度。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10,20,30:半導體裝置 110:基板 110a:上表面 112:絕緣層 114:導電層 116:金屬層 120:導電柱 122,322:記憶層 124:金屬矽化物層 226:側壁導體層 A,A’,B,B’:剖面線端點 BL,BL1,BL2:位元線 C1:第一濃度 C2:第二濃度 RM:記憶體 SD:蕭特基二極體 WL1-WL4:字元線 p1:垂直開口 p2:第一側向開口 p3:溝槽 p4:第二側向開口 p5:第三側向開口 S1:堆疊 SS1,SS2:次堆疊 SW1,SW2:外側壁
第1A圖繪示依照本發明一實施例的半導體裝置局部上視圖； 第1B圖繪示沿著第1A圖之A-A’連線的剖面圖； 第2A~2H圖繪示依照本發明一實施例的半導體裝置的製造流程圖； 第2I圖繪示第2F圖之步驟的另一實施例； 第3A圖繪示依照本發明一實施例的半導體裝置的局部上視圖； 第3B圖繪示沿著第3A圖之A-A’連線的剖面圖； 第4A~4B圖繪示依照本發明一實施例的半導體裝置的製造流程圖； 第5圖繪示依照本發明一實施例的半導體裝置的剖面圖；及 第6圖繪示依照本發明一實施例的半導體裝置的等效電路圖。
110:基板
110a:上表面
112:絕緣層
114:導電層
120:導電柱
122:記憶層
124:金屬矽化物層
A,A’,B,B’:剖面線端點
C1:第一濃度
C2:第二濃度
p3:溝槽
S1:堆疊

Claims (10)

  1. 一種半導體裝置，包括： 一基板； 一堆疊，設置於該基板上，其中該堆疊包括沿著一第一方向交替堆疊的複數個絕緣層及複數個導電層； 一導電柱，沿著該第一方向穿過該堆疊； 一記憶層，環繞該導電柱；以及 一金屬矽化物層，環繞該導電柱，其中該記憶層設置於該導電柱與該金屬矽化物層之間。
  2. 如請求項1所述之半導體裝置，其中該金屬矽化物層與該些導電層之中所對應的一導電層形成一蕭特基二極體。
  3. 如請求項1所述之半導體裝置，其中各該導電層是摻雜有一摻雜質，該摻雜質鄰近於該金屬矽化物層的區域具有一第一濃度，在遠離於該金屬矽化物層的區域具有一第二濃度，該第二濃度大於該第一濃度。
  4. 如請求項1所述之半導體裝置，更包括複數個側壁導體層，該些側壁導體層是鄰接於該些導電層，其中該些側壁導體層的電導率是大於該些導電層的電導率。
  5. 如請求項1所述之半導體裝置，更包括複數個該記憶層，該些記憶層是藉由該些絕緣層彼此分開。
  6. 如請求項1所述之半導體裝置，其中該記憶層沿著該第一方向延伸且對應於該些導電層。
  7. 一種半導體裝置的製造方法，包括： 提供一基板； 形成一堆疊於該基板上，其中該堆疊包括沿著一第一方向交替堆疊的複數個絕緣層及複數個導電層； 形成一導電柱，其中該導電柱沿著該第一方向穿過該堆疊； 形成一記憶層，其中該記憶層環繞該導電柱，以及 形成一金屬矽化物層，其中該金屬矽化物層環繞該導電柱，其中該記憶層設置於該導電柱與該金屬矽化物層之間。
  8. 如請求項7所述之半導體裝置的製造方法，其中形成該金屬矽化物層的步驟包括： 形成一垂直開口，其中該垂直開口穿過該堆疊； 移除部分的該些導電層以形成複數個第一側向開口，其中該些第一側向開口連通於該垂直開口； 沿著該垂直開口與該些第一側向開口的側壁沉積一金屬層；以及 進行一快速熱退火製程，以在該金屬層與各該導電層之間的一接觸表面上形成該金屬矽化物層。
  9. 如請求項8所述之半導體裝置的製造方法，更包括包括： 在該金屬矽化物層形成之後，移除該金屬層； 進行一氧化製程，以在該垂直開口與該金屬矽化物層之間形成該記憶層；以及 填充一導電材料於該垂直開口中，以形成該導電柱。
  10. 如請求項8所述之半導體裝置的製造方法，更包括包括： 在該金屬矽化物層形成之後，移除該金屬層； 進行一沉積製程，以在該垂直開口與該金屬矽化物層之間形成該記憶層；以及 填充一導電材料於該垂直開口中，以形成該導電柱。
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