KR20150033948A - 전자 장치 - Google Patents

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Abstract

전자 장치가 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판 상에 배치되고 제1 방향으로 연장하는 제1 워드라인, 상기 제1 워드라인 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 비트라인, 및 상기 제1 워드라인과 상기 제1 비트라인 사이에 개재되는 제1 가변 저항층을 포함하는 제1 적층 구조물; 상기 제1 적층 구조물 상에 배치되고 상기 제2 방향으로 연장하는 제2 비트라인, 상기 제2 비트라인 상에서 상기 제1 방향으로 연장하는 제2 워드라인, 및 상기 제2 워드라인과 상기 제2 비트라인 사이에 개재되는 제2 가변 저항층을 포함하는 제2 적층 구조물; 및 상기 제1 비트라인과 상기 제2 비트라인 사이에 개재되는 제1 선택 소자층을 포함한다.

Description

전자 장치{ELECTRONIC DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 공정 난이도 감소 및 공정 단순화가 가능하여 비용 효율적이고, 집적도를 증가시킬 수 있는 전자 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 기판 상에 배치되고 제1 방향으로 연장하는 제1 워드라인, 상기 제1 워드라인 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 비트라인, 및 상기 제1 워드라인과 상기 제1 비트라인 사이에 개재되는 제1 가변 저항층을 포함하는 제1 적층 구조물; 상기 제1 적층 구조물 상에 배치되고 상기 제2 방향으로 연장하는 제2 비트라인, 상기 제2 비트라인 상에서 상기 제1 방향으로 연장하는 제2 워드라인, 및 상기 제2 워드라인과 상기 제2 비트라인 사이에 개재되는 제2 가변 저항층을 포함하는 제2 적층 구조물; 및 상기 제1 비트라인과 상기 제2 비트라인 사이에 개재되는 제1 선택 소자층을 포함할 수 있다.
상기 제1 가변 저항층 및 상기 제1 선택 소자층은 제1 메모리 셀을 형성하고, 상기 제2 가변 저항층 및 상기 제1 선택 소자층은 제2 메모리 셀을 형성할 수 있다.
상기 제1 메모리 셀은 상기 제1 워드라인 및 상기 제2 비트라인에 의해 제어되고, 상기 제2 메모리 셀은 상기 제2 워드라인 및 상기 제1 비트라인에 의해 제어될 수 있다.
상기 제1 메모리 셀의 제어시 상기 제1 비트라인은 플로팅되고, 상기 제2 메모리 셀의 제어시 상기 제2 비트라인은 플로팅될 수 있다.
상기 제1 선택 소자층은, Nb02로 형성될 수 있다.
상기 제1 가변 저항층 및 상기 제2 가변 저항층 각각은, 산소 부족형 금속 산화물층 및 산소 리치형 금속 산화물층이 적층된 구조물을 포함하고, 상기 제1 가변 저항층과 상기 제2 가변 저항층은, 상기 제1 선택 소자층을 사이에 두고 서로 대칭할 수 있다.
상기 제1 가변 저항층은, 상기 제1 워드라인과 상기 제1 비트라인의 교차점에서 섬 형상을 가질 수 있다.
상기 제1 가변 저항층은, 상기 제1 워드라인 또는 상기 제1 비트라인과 동일한 라인 형상을 가질 수 있다.
상기 제2 가변 저항층은, 상기 제2 워드라인과 상기 제2 비트라인의 교차점에서 섬 형상을 가질 수 있다.
상기 제2 가변 저항층은, 상기 제2 워드라인 또는 상기 제2 비트라인과 동일한 라인 형상을 가질 수 있다.
상기 제1 선택 소자층은, 상기 제1 비트라인과 상기 제1 워드라인의 교차점 및 상기 제2 비트라인과 상기 제2 워드라인의 교차점과 중첩하면서 섬 형상을 가질 수 있다.
상기 제1 선택 소자층은, 상기 제1 비트라인 및 상기 제2 비트라인 중 적어도 하나와 동일한 라인 형상을 가질 수 있다.
상기 제1 가변 저항층, 상기 제2 가변 저항층 및 상기 제1 선택 소자층 중 적어도 하나는, 평판 형상을 가질 수 있다.
상기 제1 비트라인의 단부는, 상기 제2 비트라인의 단부보다 상기 제2 방향에서 더 돌출되고, 상기 반도체 메모리는, 상기 제1 비트라인의 상기 돌출된 부분 상에 배치되어 상기 제1 비트라인과 접속하는 제1 콘택; 및 상기 제2 비트라인의 상기 단부 상에 배치되어 상기 제2 비트라인과 접속하는 제2 콘택을 더 포함할 수 있다.
상기 반도체 메모리는, 상기 제2 적층 구조물 상에 배치되고, 상기 제2 워드라인, 상기 제2 워드라인 상에서 상기 제2 방향으로 연장하는 제3 비트라인, 및 상기 제2 워드라인과 상기 제3 비트라인 사이에 개재되는 제3 가변 저항층을 포함하는 제3 적층 구조물; 상기 제3 적층 구조물 상에 배치되고 상기 제2 방향으로 연장하는 제4 비트라인, 상기 제4 비트라인 상에서 상기 제1 방향으로 연장하는 제3 워드라인, 및 상기 제3 워드라인과 상기 제4 비트라인 사이에 개재되는 제4 가변 저항층을 포함하는 제4 적층 구조물; 및 상기 제3 적층 구조물과 상기 제4 적층 구조물 사이에 개재되는 제2 선택 소자층을 더 포함할 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 제1 방향으로 연장하는 제1 워드라인 및 제2 워드라인; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 비트라인 및 제2 비트라인; 상기 제1 워드라인과 상기 제1 비트라인에 양단이 연결되는 제1 가변 저항 소자; 상기 제2 워드라인과 상기 제2 비트라인에 양단이 연결되는 제2 가변 저항 소자; 및 상기 제1 비트라인과 상기 제2 비트라인 사이에 양단이 연결되면서, 상기 제1 가변 저항 소자 및 상기 제2 가변 저항 소자와 직렬 연결되는 선택 소자를 포함할 수 있다.
상기 제1 가변 저항 소자 및 상기 선택 소자는 제1 메모리 셀을 형성하고, 상기 제2 가변 저항 소자 및 상기 선택 소자는 제2 메모리 셀을 형성할 수 있다.
상기 제1 메모리 셀은 상기 제1 워드라인 및 상기 제2 비트라인에 의해 제어되고, 상기 제2 메모리 셀은 상기 제2 워드라인 및 상기 제1 비트라인에 의해 제어될 수 있다.
상기 제1 메모리 셀의 제어시 상기 제1 비트라인은 플로팅되고, 상기 제2 메모리 셀의 제어시 상기 제2 비트라인은 플로팅될 수 있다.
상술한 본 발명의 실시예들에 의한 전자 장치에 의하면, 공정 난이도 감소 및 공정 단순화가 가능하여 비용 효율적이고, 집적도를 증가시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 사시도이다.
도 2는 도 1과 대응하는 회로도이다.
도 3 및 도 4는 도 1의 장치에서의 동작 방법을 설명하기 위한 도면이다.
도 5는 도 1의 가변 저항 소자를 예시적으로 설명하기 위한 단면도이다.
도 6은 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타낸 사시도이다.
도 7은 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타낸 사시도이다.
도 8은 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타낸 사시도이다.
도 9는 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타낸 사시도이다.
도 10은 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타낸 단면도이다.
도 11은 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타낸 사시도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 사시도이다.
도 1을 참조하면, 메모리 장치는, 기판(미도시됨) 상에 배치되고 제1 방향으로 연장하는 제1 워드라인(110), 제1 워드라인(110) 상에서 제1 워드라인(110)과 교차하는 제2 방향으로 연장하는 제1 비트라인(130), 및 제1 워드라인(110)과 제1 비트라인(130)의 교차점에서 제1 워드라인(110)과 제1 비트라인(130) 사이에 개재되는 제1 가변 저항 소자(120)를 포함하는 제1 적층 구조물(ST1)과, 제1 적층 구조물 상에 배치되고 제2 방향으로 연장하는 제2 비트라인(150), 제2 비트라인(150) 상에서 제1 방향으로 연장하는 제2 워드라인(170), 및 제2 비트라인(150)과 제2 워드라인(170)의 교차점에서 제2 비트라인(150)과 제2 워드라인(170) 사이에 개재되는 제2 가변 저항 소자(160)를 포함하는 제2 적층 구조물(ST2)과, 제1 비트라인(130)과 제2 비트라인(150) 사이에 개재되고 제1 및 제2 가변 저항 소자(120, 160)와 평면상 중첩하도록 형성되는 제1 선택 소자(140)를 포함할 수 있다. 제1 비트라인(130)과 제2 비트라인(150)은 서로 중첩할 수 있고, 제1 워드라인(110)과 제2 워드라인(170)은 서로 중첩할 수 있다.
여기서, 제1 워드라인(110) 및 제2 비트라인(150)은 제1 가변 저항 소자(120)로 전류 또는 전압을 공급하는 역할을 수행할 수 있고, 제1 비트라인(130) 및 제2 워드라인(170)은 제2 가변 저항 소자(160)로 전류 또는 전압을 공급하는 역할을 수행할 수 있다. 제1 워드라인(110), 제1 비트라인(130), 제2 비트라인(150) 및 제2 워드라인(170)은 다양한 도전 물질, 예컨대, Pt, Ir, Ru, Al, Cu, W, Ti, Ta 등과 같은 금속 또는 TiN, TaN, WN, MoN 등과 같은 금속 질화물을 포함하는 단일막 또는 다중막으로 형성될 수 있다. 설명의 편의상 제1 방향으로 연장하는 라인을 워드라인이라 칭하고, 제2 방향으로 연장하는 라인을 비트라인으로 칭하였으나 이들 명칭은 서로 뒤바뀌어도 무방하다.
제1 및 제2 가변 저항 소자(120, 160)는 자신의 양단을 통하여 공급되는 전류 또는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 갖는 소자이다. 제1 및 제2 가변 저항 소자(120, 160)의 저항 상태에 따라 데이터 '0' 또는 '1'이 저장될 수 있다. 제1 및 제2 가변 저항 소자(120, 160)은 예컨대, RRAM, PRAM, MRAM, FRAM 등에 이용되는 물질, 즉, 페로브스카이트(perovskite)계 산화물, 전이금속 산화물 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 화합물 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 또는 다중막으로 형성될 수 있다.
일례로서 제1 및 제2 가변 저항 소자(120, 160) 각각은, 도 5에 도시된 바와 같이, 산소부족형 금속 산화물층(122, 162)과 산소리치형 금속 산화물층(124, 164)이 적층된 이중막을 포함할 수 있다. 여기서, 산소부족형 금속 산화물층(122, 162)은 TiOx(여기서, x < 2), TaOy(여기서, y < 2.5) 등과 같이 화학양론비보다 산소가 부족한 층이고, 산소리치형 금속 산화물층(124, 164)은 TiO2, Ta2O5 등과 같이 화학양론비를 만족하는 층일 수 있다. 제1 및 제2 가변 저항 소자(120, 160) 각각에서 산소부족형 금속 산화물층(122, 162)의 산소 공공이 산소리치형 금속 산화물층(124, 164)으로 공급되는지 여부 및 그에 따라 산소리치형 금속 산화물층(124, 164) 내에 산소 공공에 의한 필라멘트 전류 통로가 생성되는지 여부에 따라 제1 및 제2 가변 저항 소자(120, 160)의 저항이 고저항 상태와 저저항 상태 사이에서 변할 수 있다. 그러나, 앞서 설명하였듯이, 본 발명이 이에 한정되는 것은 아니며, 제1 및 제2 가변 저항 소자(120, 160)는 자신의 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성을 갖기만 하면 족하다. 또한, 제1 및 제2 가변 저항 소자(120, 160)는 자신의 사이에 위치하는 제1 선택 소자(140)를 사이에 두고 서로 대칭하도록 배치될 수 있다. 즉, 도 5에 도시된 바와 같이, 제1 가변 저항 소자(120)에서 산소 부족형 금속 산화물층(122)이 아래에 위치하고 산소 리치형 금속 산화물층(124)이 위에 위치한다면, 반대로 제2 가변 저항 소자(160)에서는 산소 부족형 금속 산화물층(162)이 위에 위치하고 산소 리치형 금속 산화물층(164)이 아래에 위치할 수 있다. 이와 반대로, 다른 실시예에서, 제1 가변 저항 소자(120)의 산소 부족형 금속 산화물층(122)이 위에 위치하고 산소 리치형 금속 산화물층(124)이 아래에 위치할 수 있고, 이러한 경우, 제2 가변 저항 소자(160)의 산소 부족형 금속 산화물층(162)이 아래에 위치하고 산소 리치형 금속 산화물층(164)이 위에 위치할 수 있다.
본 실시예에서, 제1 및 제2 가변 저항 소자(120, 160) 각각은 섬(island) 형상을 가질 수 있고, 제1 워드라인(110)과 제1 비트라인(130)의 교차점 및 제2 비트라인(150)과 제2 워드라인(170)의 교차점마다 배치될 수 있다. 그러나, 제1 및 제2 가변 저항 소자(120, 160)의 형상은 다양하게 변할 수 있으며, 이에 대해서는, 도 8 및 도 9를 참조하여 예시적으로 후술하기로 한다.
제1 선택 소자(140)는 제1 비트라인(130) 또는 제2 비트라인(150)에 인가되는 전압에 따라 제2 가변 저항 소자(160) 또는 제1 가변 저항 소자(120)로의 전류 공급을 제어할 수 있다. 이를 위하여 제1 선택 소자(140)는 소정 임계 전압 이하에서는 전류를 거의 흘리지 않으면서, 소정 임계 전압 이상에서는 제1 및 제2 가변 저항 소자(120, 160)의 스위칭에 요구되는 일정 수준의 전류를 흘릴 수 있다. 제1 선택 소자(140)는 예컨대, 다이오드, 트랜지스터, 터널 베리어(tunnel barrier), MIT(Metal-Insulator Trnasition) 소자 등일 수 있다. 본 실시예에서 제1 선택 소자(140)는 NbO2막으로 형성될 수 있다. 또한, 본 실시예에서, 제1 선택 소자(140)는 섬(island) 형상을 가질 수 있고, 제1 가변 저항 소자(120) 및 제2 가변 저항 소자(160)과 중첩하는 위치마다 배치될 수 있다. 그러나, 제1 선택 소자(140)의 형상은 다양하게 변할 수 있으며, 이에 대해서는, 도 6 및 도 7을 참조하여 예시적으로 후술하기로 한다.
이와 같은 제1 선택 소자(140)가 요구되는 이유는 다음과 같다. 제1 적층 구조물(ST1) 또는 제2 적층 구조물(ST2)과 같이 서로 교차하는 워드라인과 비트라인 사이에 가변 저항 소자가 배치되는 크로스 포인트 구조물에서는, 선택된 메모리 셀이 연결된 워드라인 및 비트라인에는 비선택된 메모리 셀들이 함께 연결될 수밖에 없다. 선택된 메모리 셀과 워드라인 또는 비트라인을 공유하는 비선택된 메모리 셀들이 존재하기 때문이다. 따라서, 제1 선택 소자(140)가 없다면, 선택된 메모리 셀과 워드라인 또는 비트라인을 공유하는 비선택된 메모리 셀들로의 누설 전류가 발생한다. 제1 선택 소자(140)는 제1 가변 저항 소자(120) 및 제2 가변 저항 소자(160) 각각과 직렬 접속하도록 배치됨으로써 이러한 누설 전류의 문제를 해결할 수 있다.
본 실시예에서, 제1 선택 소자(140)는 제1 비트라인(130)과 제2 비트라인(150) 사이에 개재됨으로써, 제1 비트라인(130)을 개재하여 제1 가변 저항 소자(120)와 직렬 접속하는 동시에 제2 비트라인(150)을 개재하여 제2 가변 저항 소자(160)와 직렬 접속할 수 있다. 다시 말하면, 하나의 제1 선택 소자(140)는 자신의 상하부에 배치된 제1 가변 저항 소자(120) 및 제2 가변 저항 소자(160)에 공유될 수 있다.
제1 가변 저항 소자(120) 및 이와 직렬 접속되는 제1 선택 소자(140)를 제1 메모리 셀(MC1)이라 하고, 제2 가변 저항 소자(160) 및 이와 직렬 접속되는 제1 선택 소자(140)를 제2 메모리 셀(MC2)이라 할 수 있다. 후술하겠지만, 제1 메모리 셀(MC1)은 제1 워드라인(110) 및 제2 비트라인(150)에 의해 제어될 수 있고, 제2 메모리 셀(MC2)은 제1 비트라인(130) 및 제2 워드라인(170)에 의해 제어될 수 있다. 제1 메모리 셀(MC1)을 제어하는 동안 제1 선택 소자(140)와 제1 가변 저항 소자(120) 사이에 개재된 제1 비트라인(130)은 플로팅되어 아무런 역할을 하지 않을 수 있고, 제2 메모리 셀(MC2)을 제어하는 동안 제1 선택 소자(140)와 제2 가변 저항 소자(160) 사이에 개재된 제2 비트라인(150)은 플로팅되어 아무런 역할을 하지 않을 수 있다.
도 1의 메모리 장치를 제조하는 방법은, 제1 워드라인(110), 제1 가변 저항 소자(120), 제1 비트라인(130), 제1 선택 소자(140), 제2 비트라인(150), 제2 가변 저항 소자(160) 및 제2 워드라인(170) 각각을 형성하기 위하여 필요한 물질층의 증착 및 패터닝을 반복 수행하는 방식에 의할 수 있으며, 이 방식은 도 1의 도면으로도 쉽게 도출될 수 있으므로 그 상세한 설명은 생략하기로 한다.
도 2는 도 1과 대응하는 회로도이다.
도 2를 참조하면, 제1 방향으로 연장하는 제1 워드라인(WL1) 및 제2 워드라인(WL2)과, 제2 방향으로 연장하는 제1 비트라인(BL1) 및 제2 비트라인(BL2)이 배열될 수 있다.
제1 워드라인(WL1)과 제1 비트라인(BL1)의 사이마다 제1 가변 저항 소자(R1)가 연결될 수 있고, 제2 워드라인(WL2)과 제2 비트라인(BL2)의 사이마다 제2 가변 저항 소자(R2)가 연결될 수 있다. 제1 비트라인(BL1)과 제2 비트라인(BL2)의 사이마다 선택 소자(SE)가 연결될 수 있고, 이 선택 소자(SE)는 제1 가변 저항 소자(R1)의 일단 및 제2 가변 저항 소자(R2)의 일단과 직렬 연결될 수 있다.
제1 가변 저항 소자(R1) 및 선택 소자(SE)가 제1 메모리 셀(MC1)을 형성할 수 있고, 제2 가변 저항 소자(R2) 및 선택 소자(SE)가 제2 메모리 셀(MC2)을 형성할 수 있다. 이에 따라, 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)은 선택 소자(SE)를 공유할 수 있다.
제1 메모리 셀(MC1)의 일단은 제1 워드라인(WL1)에 연결되고 타단은 제2 비트라인(BL2)에 연결되어 이들에 의해 제어될 수 있다. 제2 메모리 셀(MC2)의 일단은 제2 워드라인(WL2)에 연결되고 타단은 제1 비트라인(BL1)에 연결되어 이들에 의해 제어될 수 있다.
이하, 위에서 설명한 메모리 장치의 동작 방법을 도 3 및 도 4를 참조하여 설명하기로 한다.
도 3은 제1 메모리 셀(MC1) 중 선택된 제1 메모리 셀(sel1 참조)에 데이터를 저장하거나, 저장된 데이터를 읽어내는 동작을 설명하기 위한 것이다.
도 3을 참조하면, 선택된 제1 메모리 셀(sel1)에 대해 쓰기 동작 또는 읽기 동작을 수행하기 위하여, 선택된 제1 메모리 셀(sel1)이 연결된 제1 워드라인(110) 및 제2 비트라인(150) 각각에 요구되는 워드라인 전압(VWL) 및 비트라인 전압(VBL)을 인가할 수 있다. 선택된 제1 메모리 셀(sel1)에 연결되지 않은 제1 워드라인(110) 및 제2 비트라인(150)에는 0V가 인가될 수 있다.
여기서, 제1 가변 저항 소자(120)와 제1 선택 소자(140) 사이에 개재된 제1 비트라인(130)을 플로팅시킴으로써, 선택된 제1 메모리 셀(sel1)에 대한 동작시 제1 비트라인(130)이 방해가 되지 않게 할 수 있다.
본 동작에서, 전류의 흐름은 점선 화살표와 같이 나타내었다. 화살표의 방향은 반대일 수도 있다.
도 4는 제2 메모리 셀(MC2) 중 선택된 제2 메모리 셀(sel2 참조)에 데이터를 저장하거나, 저장된 데이터를 읽어내는 동작을 설명하기 위한 것이다.
도 4를 참조하면, 선택된 제2 메모리 셀(sel2)에 대해 쓰기 동작 또는 읽기 동작을 수행하기 위하여, 선택된 제2 메모리 셀(sel2)이 연결된 제2 워드라인(170) 및 제1 비트라인(130) 각각에 요구되는 워드라인 전압(VWL) 및 비트라인 전압(VBL)을 인가할 수 있다. 선택된 제2 메모리 셀(sel2)에 연결되지 않은 제2 워드라인(170) 및 제1 비트라인(150)에는 0V가 인가될 수 있다.
여기서, 제2 가변 저항 소자(160)와 제1 선택 소자(140) 사이에 개재된 제2 비트라인(150)을 플로팅시킴으로써, 선택된 제2 메모리 셀(sel2)에 대한 동작시 제2 비트라인(150)이 방해가 되지 않게 할 수 있다.
본 동작에서, 전류의 흐름은 점선 화살표와 같이 나타내었다. 화살표의 방향은 반대일 수도 있다.
이상으로 설명한 메모리 장치에 의하면 종래의 크로스 포인트 구조물을 2층 이상 적층하는 경우에 비하여 공정 난이도 감소 및 공정 단순화가 가능하고, 장치의 집적도가 증가할 수 있다.
구체적으로, 종래에는 서로 교차하는 워드라인과 비트라인 사이에 직렬 연결된 가변 저항 소자 및 선택 소자가 개재되었으며, 특히 가변 저항 소자와 선택 소자 사이의 불필요한 반응 등을 방지하기 위하여 가변 저항 소자와 선택 소자 사이에 중간 전극 등도 개재되었다. 따라서, 가변 저항 소자 및 선택 소자(중간 전극이 포함된 경우에는 가변 저항 소자, 중간 전극 및 선택 소자)의 두께가 커서 이들을 일괄 패터닝하는데에 어려움이 있었다. 그러나, 본 실시예에 의하는 경우 가변 저항 소자와 선택 소자를 분리 형성하기 때문에 패터닝이 용이할 수 있다. 또한, 종래에는 크로스 포인트 구조물마다 선택 소자가 형성되나, 본 실시예에 의하는 경우 두 개의 크로스 포인트 구조물이 하나의 선택 소자를 공유하므로, 하나의 선택 소자 형성 공정이 생략되어 공정 단순화가 가능하고 나아가 장치의 전체 높이가 감소하므로 집적도를 더 증가시킬 수 있는 장점이 있다. 게다가, 가변 저항 소자와 선택 소자 사이에 비트라인이 개재되어 있어 별도의 중간 전극을 형성할 필요가 없으므로 공정이 더욱 단순화될 수 있다. 결과적으로, 메모리 장치의 제조시 비용 측면에서 효율적이고, 메모리 장치의 집적도도 증가할 수 있다.
아울러, 두 개의 비트라인에 적절한 전압을 인가함으로써 두 개의 비트라인 사이에 개재된 선택 소자가 자신의 상하부 구조물에 공유되더라도, 메모리 장치의 동작 특성을 유지할 수 있다.
한편, 전술한 메모리 장치에서 제1 가변 저항 소자(120), 제1 선택 소자(140) 및 제2 가변 저항 소자(160)의 형상은 도 1에 도시된 것과 같이 섬 형상에 한정되는 것은 아니며 라인 형상, 평판 형상 등으로 다양하게 변형될 수 있다. 제1 가변 저항 소자(120), 제1 선택 소자(140) 및 제2 가변 저항 소자(160) 각각이 어떠한 형상을 갖더라도 제1 워드라인(110), 제1 비트라인(130), 제2 비트라인(150) 및 제2 워드라인(170)의 교차 영역에서 요구되는 역할을 수행할 수 있기 때문이다. 이하, 도 6 내지 도 9를 참조하여 예시적으로 설명하기로 한다.
도 6은 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타낸 사시도이다.
도 6을 참조하면, 본 실시예의 메모리 장치에서는, 도 1의 메모리 장치와 달리, 제1 비트라인(130)과 제2 비트라인(150) 사이에 제1 비트라인(130) 및/또는 제2 비트라인(150)가 동일하게 라인 형상을 갖는 제1 선택 소자층(240)이 개재될 수 있다. 제1 선택 소자층(240)은 전술한 제1 선택 소자(140)와 동일한 물질로 형성될 수 있다.
제1 선택 소자층(240)이 라인 형상을 갖더라도 제1 워드라인(110), 제1 비트라인(130), 제2 비트라인(150) 및 제2 워드라인(170)의 교차 영역에서 선택 소자로서 기능하므로 도 1의 메모리 장치와 동작 특성 등은 실질적으로 동일할 수 있다.
제1 선택 소자층(240)이 제1 비트라인(130)과 동일한 라인 형상을 갖는 경우, 제1 선택 소자층(240) 및 제1 비트라인(130)을 함께 패터닝할 수 있으므로 공정이 더욱 단순화될 수 있다. 제1 선택 소자층(240)이 제2 비트라인(150)과 동일한 라인 형상을 갖는 경우, 제1 선택 소자층(240) 및 제2 비트라인(150)을 함께 패터닝할 수 있으므로 공정이 더욱 단순화될 수 있다. 제1 선택 소자층(240)이 제1 및 제2 비트라인(130, 150)과 동일한 라인 형상을 갖는 경우, 제1 선택 소자층(240), 제1 비트라인(130) 및 제2 비트라인(150)이 함께 패터닝될 수 있으므로 공정이 더더욱 단순화될 수 있다.
도 7은 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타낸 사시도이다.
도 7을 참조하면, 본 실시예의 메모리 장치에서는, 도 1의 메모리 장치와 달리, 제1 비트라인(130)과 제2 비트라인(150) 사이에 평판 형상을 갖는 제1 선택 소자층(340)이 개재될 수 있다. 제1 선택 소자층(340)은 전술한 제1 선택 소자(140)와 동일한 물질로 형성될 수 있다.
제1 선택 소자층(340)이 평판 형상을 갖더라도 제1 워드라인(110), 제1 비트라인(130), 제2 비트라인(150) 및 제2 워드라인(170)의 교차 영역에서 선택 소자로서 기능하므로 도 1의 메모리 장치와 동작 특성 등은 실질적으로 동일할 수 있다.
제1 선택 소자층(340)이 평판 형상을 갖는 경우, 제1 선택 소자층(340)에 대한 패터닝이 수행되지 않거나 상대적으로 큰 마스크를 이용하여 패터닝을 수행할 수 있으므로 공정 단순화 및/또는 공정 난이도 감소가 가능하다.
도 8은 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타낸 사시도이다.
도 8을 참조하면, 본 실시예의 메모리 장치에서는, 도 1의 메모리 장치와 달리, 제1 워드라인(110)과 제1 비트라인(130) 사이에 평판 형상의 제1 가변 저항층(220)이 개재되고, 제2 비트라인(150)과 제2 워드라인(170) 사이에 평판 형상의 제2 가변 저항층(260)이 개재될 수 있다. 본 도면에서는 제1 및 제2 가변 저항층(220, 260) 전부가 평판 형상을 갖는 것으로 도시하였으나, 이와는 달리, 이 중 하나만 평판 형상을 갖고 나머지는 다른 형상(예컨대, 도 1의 섬 형상 또는 도 9의 라인 형상)을 가질 수도 있다. 제1 및 제2 가변 저항층(220, 260) 각각은 제1 및 제2 가변 저항 소자(120, 160) 각각과 동일한 물질로 형성될 수 있다.
제1 및 제2 가변 저항층(220, 260)이 평판 형상을 갖더라도 제1 워드라인(110), 제1 비트라인(130), 제2 비트라인(150) 및 제2 워드라인(170)의 교차 영역에서 가변 저항 소자로서 기능하므로 도 1의 메모리 장치와 동작 특성 등은 실질적으로 동일할 수 있다.
제1 및 제2 가변 저항층(220, 260)이 평판 형상을 갖는 경우, 제1 및 제2 가변 저항층(220, 260)에 대한 패터닝이 수행되지 않거나 상대적으로 큰 마스크를 이용하여 패터닝을 수행할 수 있으므로 공정 단순화 및/또는 공정 난이도 감소가 가능하다.
도 9는 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타낸 사시도이다.
도 9를 참조하면, 본 실시예의 메모리 장치에서는, 도 1의 메모리 장치와 달리, 제1 워드라인(110)과 제1 비트라인(130) 사이에 제1 워드라인(110) 및 제1 비트라인(130) 중 어느 하나와 동일하게 라인 형상을 갖는 제1 가변 저항층(320)이 개재될 수 있고, 제2 비트라인(150)과 제2 워드라인(170) 사이에 제2 비트라인(150) 및 제2 워드라인(170) 중 어느 하나와 동일하게 라인 형상을 갖는 제2 가변 저항층(360)이 개재될 수 있다. 본 도면에서는 제1 가변 저항층(320)은 제1 워드라인(110)과 동일한 라인 형상을 갖는 것으로 도시하였으나, 이와는 달리, 제1 비트라인(130)과 동일한 형상을 가질 수도 있다. 또한, 본 도면에서 제2 가변 저항층(360)은 제2 비트라인(150)과 동일한 형상을 갖는 것으로 도시하였으나, 이와는 달리, 제2 워드라인(170)과 동일한 형상을 가질 수도 있다.
제1 및 제2 가변 저항층(320, 360)이 라인 형상을 갖더라도 제1 워드라인(110), 제1 비트라인(130), 제2 비트라인(150) 및 제2 워드라인(170)의 교차 영역에서 가변 저항 소자로서 기능하므로 도 1의 메모리 장치와 동작 특성 등은 실질적으로 동일할 수 있다.
제1 가변 저항층(320)이 제1 워드라인(110) 및 제1 비트라인(130) 중 어느 하나의 라인과 동일한 형상을 갖는 경우, 이 라인과 함께 패터닝할 수 있으므로 공정이 더욱 단순화될 수 있다. 또한, 제2 가변 저항층(360)이 제2 워드라인(170) 및 제2 비트라인(150) 중 어느 하나의 라인과 동일한 형상을 갖는 경우, 이 라인과 함께 패터닝할 수 있으므로 공정이 더욱 단순화될 수 있다.
이상으로 설명한 도 1, 및 도 6 내지 도 9을 참조하면, 해당 도면들에 도시되지 않았더라도, 가변 저항층의 형상 및 제1 선택 소자층의 형상이 다양하게 조합된 메모리 장치가 존재할 수 있다. 즉, 제1 가변 저항층이 섬 형상인 경우, 워드라인과 동일한 형상인 경우, 비트라인과 동일한 형상인 경우, 평판 형상인 경우의 4가지 경우가 존재할 수 있고, 제2 가변 저항층이 섬 형상인 경우, 워드라인과 동일한 형상인 경우, 비트라인과 동일한 형상인 경우, 평판 형상인 경우의 4가지 경우가 존재할 수 있고, 및 제1 선택 소자층이 섬 형상인 경우, 비트라인과 동일한 형상인 경우, 평판 형상인 경우의 3가지 경우가 존재할 수 있다. 결과적으로 4*4*3의 총 48 가지 경우의 메모리 장치가 존재할 수 있다.
한편, 전술한 실시예들에서 제1 비트라인(130) 및 제2 비트라인(150)은 메모리 장치의 동작을 위하여 전기적으로 분리되고 따로 제어될 수 있다. 그런데, 제1 비트라인(130) 및 제2 비트라인(150)은 메모리 셀들이 배열되는 어레이 영역에서 서로 중첩하므로, 어레이 영역을 벗어난 영역(이하, 외곽 영역)에서는 제1 비트라인(130) 및 제2 비트라인(150) 각각과 연결될 콘택의 형성 영역을 확보하기 위하여 제1 및 제2 비트라인(130, 150)의 단부가 계단형 구조를 갖도록 할 수 있다. 이에 대해서는, 도 10에 예시적으로 도시하였다.
도 10은 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타낸 단면도로서, 특히, 제2 방향의 단면도이다.
도 10을 참조하면, 어레이 영역(A)에는 전술한 도 1과 동일한 구조물이 형성될 수 있다. 어레이 영역(A)의 제1 및 제2 가변 저항 소자(120, 160)의 형상과 제1 선택 소자(140)의 형상은 도시된 것에 한정되지 않으며, 위에서 설명한 것과 같이 다양하게 변형될 수 있다.
이때, 어레이 영역(A)의 제1 및 제2 비트라인(130, 150)은 제2 방향으로 연장하여 외곽 영역(B)까지 연장할 수 있다. 외곽 영역(B)에서 제1 및 제2 비트라인(130, 150)의 단부는 계단형 구조를 가질 수 있다. 다시 말하면, 하부에 위치하는 제1 비트라인(130)은 상부에 위치하는 제2 비트라인(150)에 비하여 제2 방향으로 더 돌출된 부분을 가질 수 있다.
제1 콘택(135)은 제1 비트라인(130) 상에 위치하는 층간 절연막(ILD2, ILD3)을 관통하여 제1 비트라인(130) 중 제2 비트라인(150)보다 돌출된 부분과 접속할 수 있고, 그에 따라 제1 비트라인(130)과 제1 배선(미도시됨)을 연결시킬 수 있다. 제2 콘택(155)은 제2 비트라인(150) 상에 위치하는 층간 절연막(ILD3)을 관통하여 제2 비트라인(150)의 단부와 접속할 수 있고, 그에 따라 제2 비트라인(150)과 제2 배선(미도시됨)을 연결시킬 수 있다.
한편, 전술한 실시예들에서 제1 적층 구조물(ST1), 제2 적층 구조물(ST2) 및 이들 사이의 제1 선택 소자(140)를 포함하는 구조물은 기판 상에 둘 이상 반복하여 적층될 수 있다. 여기서, 하부에 위치하는 구조물과 상부에 위치하는 구조물은 워드라인을 공유할 수 있다. 다시 말하면, 하부 구조물의 최상부의 워드라인이 상부 구조물의 최하부의 워드라인으로 기능할 수 있다. 이에 대해서는, 도 11에 예시적으로 도시하였다.
도 11은 본 발명의 다른 일 실시예에 따른 메모리 장치를 나타낸 사시도이다. 본 실시예는 제1 적층 구조물(ST1), 제2 적층 구조물(ST2) 및 이들 사이의 제1 선택 소자(140)를 포함하는 구조물이 2층으로 적층된 경우를 나타내고 있다.
도 11을 참조하면, 메모리 장치는, 도 1의 제1 적층 구조물(ST1), 제1 선택 소자(140) 및 제2 적층 구조물(ST2) 상에 배치된 제3 적층 구조물(ST3), 제2 선택 소자(440) 및 제4 적층 구조물(ST4)을 더 포함할 수 있다. 여기서, 제3 적층 구조물(ST3)은 제1 적층 구조물(ST1)과 유사한 구조를 가지면서 제2 적층 구조물(ST2)과 제2 워드라인(170)을 공유할 수 있다. 즉, 제3 적층 구조물(ST3)은 제2 워드라인(170), 제3 비트라인(430), 및 이들 사이에 개재되는 제3 가변 저항 소자(420)를 포함할 수 있다. 제4 적층 구조물(ST4)은 제2 적층 구조물(ST2)과 유사한 구조를 가질 수 있다. 즉, 제4 적층 구조물(ST4)은 제4 비트라인(450), 제3 워드라인(470), 및 이들 사이에 개재된 제4 가변 저항 소자(460)를 포함할 수 있다. 제3 비트라인(430)과 제4 비트라인(450) 사이에는 제2 선택 소자(440)가 개재될 수 있다.
도시하지는 않았지만, 도 10에서 설명한 것과 유사하게, 제1 내지 제4 비트라인(130, 150, 430, 450)의 단부는 위에서 아래로 갈수록 더 돌출되어 전체적으로 계단 형상을 가질 수 있다.
나아가, 도시하지는 않았지만, 제1 적층 구조물(ST1), 제2 적층 구조물(ST2) 및 이들 사이의 제1 선택 소자(140)를 포함하는 구조물이 3층 이상으로 적층되어 메모리 장치의 집적도가 더욱 증가할 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 12 내지 도 16은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 12를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 기판 상에 배치되고 제1 방향으로 연장하는 제1 워드라인, 상기 제1 워드라인 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 비트라인, 및 상기 제1 워드라인과 상기 제1 비트라인 사이에 개재되는 제1 가변 저항층을 포함하는 제1 적층 구조물; 상기 제1 적층 구조물 상에 배치되고 상기 제2 방향으로 연장하는 제2 비트라인, 상기 제2 비트라인 상에서 상기 제1 방향으로 연장하는 제2 워드라인, 및 상기 제2 워드라인과 상기 제2 비트라인 사이에 개재되는 제2 가변 저항층을 포함하는 제2 적층 구조물; 및 상기 제1 비트라인과 상기 제2 비트라인 사이에 개재되는 제1 선택 소자층을 포함할 수 있다. 이를 통해, 기억부(1010)의 제조 비용이 감소하고 집적도를 증가시킬 수 있다. 결과적으로, 마이크로프로세서(1000)의 제조 비용이 감소하고 크기를 감소시킬 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 13을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 기판 상에 배치되고 제1 방향으로 연장하는 제1 워드라인, 상기 제1 워드라인 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 비트라인, 및 상기 제1 워드라인과 상기 제1 비트라인 사이에 개재되는 제1 가변 저항층을 포함하는 제1 적층 구조물; 상기 제1 적층 구조물 상에 배치되고 상기 제2 방향으로 연장하는 제2 비트라인, 상기 제2 비트라인 상에서 상기 제1 방향으로 연장하는 제2 워드라인, 및 상기 제2 워드라인과 상기 제2 비트라인 사이에 개재되는 제2 가변 저항층을 포함하는 제2 적층 구조물; 및 상기 제1 비트라인과 상기 제2 비트라인 사이에 개재되는 제1 선택 소자층을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 제조 비용이 감소하고 집적도를 증가시킬 수 있다. 결과적으로, 프로세서(1100)의 제조 비용이 감소하고 크기를 감소시킬 수 있다.
도 9에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 14를 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 기판 상에 배치되고 제1 방향으로 연장하는 제1 워드라인, 상기 제1 워드라인 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 비트라인, 및 상기 제1 워드라인과 상기 제1 비트라인 사이에 개재되는 제1 가변 저항층을 포함하는 제1 적층 구조물; 상기 제1 적층 구조물 상에 배치되고 상기 제2 방향으로 연장하는 제2 비트라인, 상기 제2 비트라인 상에서 상기 제1 방향으로 연장하는 제2 워드라인, 및 상기 제2 워드라인과 상기 제2 비트라인 사이에 개재되는 제2 가변 저항층을 포함하는 제2 적층 구조물; 및 상기 제1 비트라인과 상기 제2 비트라인 사이에 개재되는 제1 선택 소자층을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 비용이 감소하고 집적도를 증가시킬 수 있다. 결과적으로, 시스템(1200)의 제조 비용이 감소하고 크기를 감소시킬 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 기판 상에 배치되고 제1 방향으로 연장하는 제1 워드라인, 상기 제1 워드라인 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 비트라인, 및 상기 제1 워드라인과 상기 제1 비트라인 사이에 개재되는 제1 가변 저항층을 포함하는 제1 적층 구조물; 상기 제1 적층 구조물 상에 배치되고 상기 제2 방향으로 연장하는 제2 비트라인, 상기 제2 비트라인 상에서 상기 제1 방향으로 연장하는 제2 워드라인, 및 상기 제2 워드라인과 상기 제2 비트라인 사이에 개재되는 제2 가변 저항층을 포함하는 제2 적층 구조물; 및 상기 제1 비트라인과 상기 제2 비트라인 사이에 개재되는 제1 선택 소자층을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 제조 비용이 감소하고 집적도를 증가시킬 수 있다. 결과적으로, 시스템(1200)의 제조 비용이 감소하고 크기를 감소시킬 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 15를 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 기판 상에 배치되고 제1 방향으로 연장하는 제1 워드라인, 상기 제1 워드라인 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 비트라인, 및 상기 제1 워드라인과 상기 제1 비트라인 사이에 개재되는 제1 가변 저항층을 포함하는 제1 적층 구조물; 상기 제1 적층 구조물 상에 배치되고 상기 제2 방향으로 연장하는 제2 비트라인, 상기 제2 비트라인 상에서 상기 제1 방향으로 연장하는 제2 워드라인, 및 상기 제2 워드라인과 상기 제2 비트라인 사이에 개재되는 제2 가변 저항층을 포함하는 제2 적층 구조물; 및 상기 제1 비트라인과 상기 제2 비트라인 사이에 개재되는 제1 선택 소자층을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 제조 비용이 감소하고 집적도를 증가시킬 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 제조 비용이 감소하고 크기를 감소시킬 수 있다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 16을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 기판 상에 배치되고 제1 방향으로 연장하는 제1 워드라인, 상기 제1 워드라인 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 비트라인, 및 상기 제1 워드라인과 상기 제1 비트라인 사이에 개재되는 제1 가변 저항층을 포함하는 제1 적층 구조물; 상기 제1 적층 구조물 상에 배치되고 상기 제2 방향으로 연장하는 제2 비트라인, 상기 제2 비트라인 상에서 상기 제1 방향으로 연장하는 제2 워드라인, 및 상기 제2 워드라인과 상기 제2 비트라인 사이에 개재되는 제2 가변 저항층을 포함하는 제2 적층 구조물; 및 상기 제1 비트라인과 상기 제2 비트라인 사이에 개재되는 제1 선택 소자층을 포함할 수 있다. 이를 통해, 메모리(1410)의 제조 비용이 감소하고 집적도를 증가시킬 수 있다. 결과적으로, 메모리 시스템(1400)의 제조 비용이 감소하고 크기를 감소시킬 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 기판 상에 배치되고 제1 방향으로 연장하는 제1 워드라인, 상기 제1 워드라인 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 비트라인, 및 상기 제1 워드라인과 상기 제1 비트라인 사이에 개재되는 제1 가변 저항층을 포함하는 제1 적층 구조물; 상기 제1 적층 구조물 상에 배치되고 상기 제2 방향으로 연장하는 제2 비트라인, 상기 제2 비트라인 상에서 상기 제1 방향으로 연장하는 제2 워드라인, 및 상기 제2 워드라인과 상기 제2 비트라인 사이에 개재되는 제2 가변 저항층을 포함하는 제2 적층 구조물; 및 상기 제1 비트라인과 상기 제2 비트라인 사이에 개재되는 제1 선택 소자층을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 제조 비용이 감소하고 집적도를 증가시킬 수 있다. 결과적으로, 메모리 시스템(1400)의 제조 비용이 감소하고 크기를 감소시킬 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
110: 제1 워드라인 120: 제1 가변 저항 소자
130: 제1 비트라인 140: 제1 선택 소자
150: 제2 비트라인 160: 제2 가변 저항 소자
170: 제2 워드라인

Claims (24)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    기판 상에 배치되고 제1 방향으로 연장하는 제1 워드라인, 상기 제1 워드라인 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 비트라인, 및 상기 제1 워드라인과 상기 제1 비트라인 사이에 개재되는 제1 가변 저항층을 포함하는 제1 적층 구조물;
    상기 제1 적층 구조물 상에 배치되고 상기 제2 방향으로 연장하는 제2 비트라인, 상기 제2 비트라인 상에서 상기 제1 방향으로 연장하는 제2 워드라인, 및 상기 제2 워드라인과 상기 제2 비트라인 사이에 개재되는 제2 가변 저항층을 포함하는 제2 적층 구조물; 및
    상기 제1 비트라인과 상기 제2 비트라인 사이에 개재되는 제1 선택 소자층을 포함하는
    전자 장치.
  2. 제1 항에 있어서,
    상기 제1 가변 저항층 및 상기 제1 선택 소자층은 제1 메모리 셀을 형성하고,
    상기 제2 가변 저항층 및 상기 제1 선택 소자층은 제2 메모리 셀을 형성하는,
    전자 장치.
  3. 제2 항에 있어서,
    상기 제1 메모리 셀은 상기 제1 워드라인 및 상기 제2 비트라인에 의해 제어되고,
    상기 제2 메모리 셀은 상기 제2 워드라인 및 상기 제1 비트라인에 의해 제어되는
    전자 장치.
  4. 제3 항에 있어서,
    상기 제1 메모리 셀의 제어시 상기 제1 비트라인은 플로팅되고,
    상기 제2 메모리 셀의 제어시 상기 제2 비트라인은 플로팅되는
    전자 장치.
  5. 제1 항에 있어서,
    상기 제1 선택 소자층은, Nb02로 형성되는
    전자 장치.
  6. 제1 항에 있어서,
    상기 제1 가변 저항층 및 상기 제2 가변 저항층 각각은, 산소 부족형 금속 산화물층 및 산소 리치형 금속 산화물층이 적층된 구조물을 포함하고,
    상기 제1 가변 저항층과 상기 제2 가변 저항층은, 상기 제1 선택 소자층을 사이에 두고 서로 대칭하는
    전자 장치.
  7. 제1 항에 있어서,
    상기 제1 가변 저항층은,
    상기 제1 워드라인과 상기 제1 비트라인의 교차점에서 섬 형상을 갖는
    전자 장치.
  8. 제1 항에 있어서,
    상기 제1 가변 저항층은,
    상기 제1 워드라인 또는 상기 제1 비트라인과 동일한 라인 형상을 갖는
    전자 장치.
  9. 제1 항에 있어서,
    상기 제2 가변 저항층은,
    상기 제2 워드라인과 상기 제2 비트라인의 교차점에서 섬 형상을 갖는
    전자 장치.
  10. 제1 항에 있어서,
    상기 제2 가변 저항층은,
    상기 제2 워드라인 또는 상기 제2 비트라인과 동일한 라인 형상을 갖는
    전자 장치.
  11. 제1 항에 있어서,
    상기 제1 선택 소자층은,
    상기 제1 비트라인과 상기 제1 워드라인의 교차점 및 상기 제2 비트라인과 상기 제2 워드라인의 교차점과 중첩하면서 섬 형상을 갖는
    전자 장치.
  12. 제1 항에 있어서,
    상기 제1 선택 소자층은,
    상기 제1 비트라인 및 상기 제2 비트라인 중 적어도 하나와 동일한 라인 형상을 갖는
    전자 장치.
  13. 제1 항에 있어서,
    상기 제1 가변 저항층, 상기 제2 가변 저항층 및 상기 제1 선택 소자층 중 적어도 하나는,
    평판 형상을 갖는
    전자 장치.
  14. 제1 항에 있어서,
    상기 제1 비트라인의 단부는, 상기 제2 비트라인의 단부보다 상기 제2 방향에서 더 돌출되고,
    상기 반도체 메모리는,
    상기 제1 비트라인의 상기 돌출된 부분 상에 배치되어 상기 제1 비트라인과 접속하는 제1 콘택; 및
    상기 제2 비트라인의 상기 단부 상에 배치되어 상기 제2 비트라인과 접속하는 제2 콘택을 더 포함하는
    전자 장치.
  15. 제1 항에 있어서,
    상기 반도체 메모리는,
    상기 제2 적층 구조물 상에 배치되고, 상기 제2 워드라인, 상기 제2 워드라인 상에서 상기 제2 방향으로 연장하는 제3 비트라인, 및 상기 제2 워드라인과 상기 제3 비트라인 사이에 개재되는 제3 가변 저항층을 포함하는 제3 적층 구조물;
    상기 제3 적층 구조물 상에 배치되고 상기 제2 방향으로 연장하는 제4 비트라인, 상기 제4 비트라인 상에서 상기 제1 방향으로 연장하는 제3 워드라인, 및 상기 제3 워드라인과 상기 제4 비트라인 사이에 개재되는 제4 가변 저항층을 포함하는 제4 적층 구조물; 및
    상기 제3 적층 구조물과 상기 제4 적층 구조물 사이에 개재되는 제2 선택 소자층을 더 포함하는
    전자 장치.
  16. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  17. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  18. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  19. 제1 항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  20. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  21. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    제1 방향으로 연장하는 제1 워드라인 및 제2 워드라인;
    상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 비트라인 및 제2 비트라인;
    상기 제1 워드라인과 상기 제1 비트라인에 양단이 연결되는 제1 가변 저항 소자;
    상기 제2 워드라인과 상기 제2 비트라인에 양단이 연결되는 제2 가변 저항 소자; 및
    상기 제1 비트라인과 상기 제2 비트라인 사이에 양단이 연결되면서, 상기 제1 가변 저항 소자 및 상기 제2 가변 저항 소자와 직렬 연결되는 선택 소자를 포함하는
    전자 장치.
  22. 제21 항에 있어서,
    상기 제1 가변 저항 소자 및 상기 선택 소자는 제1 메모리 셀을 형성하고,
    상기 제2 가변 저항 소자 및 상기 선택 소자는 제2 메모리 셀을 형성하는
    전자 장치.
  23. 제22 항에 있어서,
    상기 제1 메모리 셀은 상기 제1 워드라인 및 상기 제2 비트라인에 의해 제어되고,
    상기 제2 메모리 셀은 상기 제2 워드라인 및 상기 제1 비트라인에 의해 제어되는
    전자 장치.
  24. 제23 항에 있어서,
    상기 제1 메모리 셀의 제어시 상기 제1 비트라인은 플로팅되고,
    상기 제2 메모리 셀의 제어시 상기 제2 비트라인은 플로팅되는
    전자 장치.
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