JP2011123979A

JP2011123979A - 半導体記憶装置

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Publication number: JP2011123979A
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Inventors: Yoshihiro Kono; 良洋河野
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Filing date: 2009-12-14
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Abstract

【課題】正確な配線構造を得つつも、メモリセルに対し所望の電圧を供給することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ビット線ＢＬとワード線ＷＬとの各交差部に配置されたメモリセルＭＣを含むメモリセルアレイＭＡと、ワード線ＷＬと同一の配線層に形成され、ビット線ドライバ２５の上部の領域でビット線ＢＬと交差するように形成されたダミーワード線ＤｕｍｍｙＷＬとを備える。ビット線ドライバ２５は、選択ビット線ＢＬに電圧ＶＷＲを印加する。ワード線ドライバ２３は、選択ワード線ＷＬに電圧ＶＳＳを印加するとともに、ダミーワード線ＤｕｍｍｙＷＬに、選択駆動されたビット線ＢＬとダミーワード線ＤｕｍｍｙＷＬとの交差部に配置されるメモリセルＭＣにかかる電位差がダイオードＤｉのオン電圧Ｖｏｎより小さくなるような電圧値の電圧ＶＵＸ’を印加する。
【選択図】図５Ａ

Description

本発明は、半導体記憶装置に関する。

近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。

抵抗変化メモリ装置のメモリセルには、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。

高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるからである。さらに、このようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる。

抵抗変化メモリ装置において三次元メモリセルアレイを組む場合、ビット線を積層方向に複数層に亘って形成するとともに、ワード線をビット線と交差するように積層方向に複数層に亘って形成する。これらのビット線とワード線の交点にメモリセルが３次元状に形成されてメモリセルアレイが形成される。ビット線やワード線の電圧を制御する制御回路はメモリセルアレイの下部の半導体基板上に形成される（特許文献１）。このような構成の装置では、配線構造を正確に形成しつつ、メモリセルに所望の電圧を供給することが課題となっている。

特開２００９−９６５７号公報

本発明は、正確な配線構造を得つつも、メモリセルに対し所望の電圧を供給することができる半導体記憶装置を提供することを目的とする。

本発明の一態様に係る半導体記憶装置は、半導体基板と、この半導体基板上に積層され互いに平行な複数の第１の配線と、前記複数の第１の配線と交差するように形成され互いに平行な複数の第２の配線と、前記第１の配線と前記第２の配線との各交差部に配置されて可変抵抗素子及び前記可変抵抗素子に直列接続された選択素子を有するメモリセルを含むメモリセルアレイと、前記メモリセルアレイの直下に位置する第１領域と隣接する第２領域中の前記半導体基板上に設けられ、前記第１の配線の一端が接続されて前記第１の配線を選択駆動する第１の制御回路と、前記第１領域中の前記半導体基板上に設けられ、前記第２の配線の一端が接続されて前記第２の配線を選択駆動する第２の制御回路と、前記第２の配線と同一の配線層に形成され、前記第１の制御回路の上部の領域で前記第１の配線と交差するように形成されたダミー配線とを備え、前記第１の制御回路は、選択された前記第１の配線及び選択された前記第２の配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第１の配線に第１の電圧を印加し、前記第２の制御回路は、選択された前記第２の配線に前記第１の電圧よりも小さい電圧値の第２の電圧を印加するとともに、前記ダミー配線に、選択駆動された前記第１の配線と前記ダミー配線との交差部に配置される前記メモリセルにかかる電位差が前記選択素子のオン電圧より小さくなるような電圧値の第３の電圧を印加することを特徴とする。

本発明の別の態様に係る半導体記憶装置は、半導体基板と、この半導体基板上に積層され互いに平行な複数の第１の配線と、前記複数の第１の配線と交差するように形成され互いに平行な複数の第２の配線と、前記第１の配線と前記第２の配線との各交差部に配置されて可変抵抗素子及び前記可変抵抗素子に直列接続された選択素子を有するメモリセルを含むメモリセルアレイと、前記メモリセルアレイの直下に位置する第１領域と隣接する第２領域中の前記半導体基板上に設けられ、前記第１の配線の一端が接続されて前記第１の配線を選択駆動する第１の制御回路と、前記第１領域中の前記半導体基板上に設けられ、前記第２の配線の一端が接続されて前記第２の配線を選択駆動する第２の制御回路と、前記第２の配線と同一の配線層に形成され、前記第１の制御回路の上部の領域で前記第１の配線と平行に形成されたダミー配線とを備えることを特徴とする。

本発明によれば、正確な配線構造を得つつも、メモリセルに対し所望の電圧を供給することができる半導体記憶装置を提供することが可能となる。

第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す等価回路図である。第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す斜視図である。第１の実施の形態に係る半導体記憶装置のメモリブロック及び制御回路の斜視図である。第１の実施の形態に係る半導体記憶装置のメモリブロックの断面図である。第１の実施の形態に係る半導体記憶装置の配線層のレイアウト図である。第１の実施の形態に係る半導体記憶装置の配線層のレイアウト図である。第１の実施の形態に係る半導体記憶装置の配線層のレイアウト図である。第１の実施の形態に係る半導体記憶装置の動作波形図である。第２の実施の形態に係る半導体記憶装置の配線層のレイアウト図である。第２の実施の形態に係る半導体記憶装置の配線層のレイアウト図である。第２の実施の形態に係る半導体記憶装置の配線層のレイアウト図である。第２の実施の形態に係る半導体記憶装置の動作波形図である。

以下、図面を参照して本発明の実施の形態に係る半導体記憶装置を説明する。

（第１の実施の形態）
［第１の実施の形態に係る半導体記憶装置の構成］
図１及び図２は、本発明の実施の形態に係る半導体記憶装置のメモリセルアレイを示す等価回路図及び斜視図である。この半導体記憶装置は、互いに平行に配置された複数本のワード線ＷＬと、これらワード線ＷＬと交差し、且つ、互いに平行に配置された複数本のビット線ＢＬとを有する。ワード線ＷＬとビット線ＢＬとの各交差部には、一端がビット線ＢＬに他端がワード線ＷＬにそれぞれ接続されたメモリセルＭＣが配置されている。このビット線ＢＬ、ワード線ＷＬ、及びメモリセルＭＣによりメモリセルアレイＭＡが構成される。

図２は、図１に示したメモリセルアレイＭＡの一部を示す斜視図である。メモリセルアレイＭＡ内では、ワード線ＷＬと、このワード線ＷＬと交差するように配置されたビット線ＢＬとの各交差部に、メモリセルＭＣが配置されている。メモリセルＭＣは、低抵抗状態と高抵抗状態の少なくとも２つの抵抗状態の間を遷移する可変抵抗素子ＶＲと、非オーミック素子からなる選択素子、例えばダイオードＤｉとからなるユニポーラ型である。ただし、本発明はユニポーラ型のメモリセルＭＣに限定されるものではなく、バイポーラ型のメモリセルＭＣを有する半導体記憶装置にも適用可能である。なお、本実施の形態では、ダイオードＤｉは、ワード線ＷＬ側がカソードとなる極性で接続されるが、逆にダイオードＤｉのアノード側をワード線ＷＬとする態様も実施可能である。

図１及び図２に示す本実施の形態の半導体記憶装置は、いわゆるクロスポイント型の構成となっている。クロスポイント型の構成の場合、ワード線ＷＬ及びビット線ＢＬは単なるラインアンドスペースのパターンとなり、ワード線ＷＬとビット線ＢＬとは直交する位置関係で足りるため、ワード線ＷＬ方向及びビット線ＢＬ方向のずれを考慮する必要はない。従って、製造工程においてメモリセルアレイＭＡ内の位置合せ精度を緩くすることができ、容易に製造することができる。

可変抵抗素子ＶＲとしては、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。特に、ＲｅＲＡＭの場合、ＺｎＭｎ_２Ｏ_４、ＮｉＯ、ＴｉＯ_２、ＳｒＺｒＯ_３、Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３等を用いることができる。

ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込みは、可変抵抗素子ＶＲに所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルＭＣは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。メモリセルＭＣのリード動作は、可変抵抗素子ＶＲに所定の電圧を与え、可変抵抗素子ＶＲを介して流れる電流をセンスアンプにてモニターすることにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。

図３は、本実施の形態に係る半導体記憶装置の、メモリブロック１と、半導体基板２上に形成される読み出し／書き込みに供される制御回路の分解斜視図である。ここでは一つのメモリブロック１を示すが、実際にはこのようなメモリブロック１が更にマトリクス配列される。

メモリブロック１は、例えば４層のメモリセルアレイＭＡ０〜ＭＡ３を積層することにより、三次元的に構成される。上述のように、各層のメモリセルアレイＭＡｎ（ｎ＝０〜３）は、半導体基板に平行なｘ方向に伸びるビット線ＢＬと、ビット線ＢＬと交差するようにｙ方向に伸びるワード線ＷＬとの各交差部にメモリセルＭＣが配置されて構成される。図３のメモリブロック１では、積層方向（図中ｚ方向）に隣接する２層の間でビット線ＢＬ又はワード線ＷＬを共有している。即ち、第１層メモリセルアレイＭＡ０と第２層メモリセルアレイＭＡ１の間でワード線ＷＬを共有するとともに、第３層メモリセルアレイＭＡ２と第４層メモリセルアレイＭＡ３の間でワード線ＷＬを共有している。また、第２層メモリセルアレイＭＡ１と第３層メモリセルアレイＭＡ２の間でビット線ＢＬを共有している。第１層メモリセルアレイＭＡ０及び第４層メモリセルアレイＭＡ３のビット線ＢＬは、共有相手となるメモリセルアレイＭＡがないため、１つのメモリセルアレイＭＡのみに用いられる。

メモリブロック１の下部の半導体基板２上には、読み出し／書き込みに供される制御回路が形成される。半導体基板２上には、メモリブロック１のｘ軸方向を長手方向とする２辺に沿って配列された２列のワード線ドライバ２３ａ、２３ｂが形成される。ワード線ドライバ２３ａ、２３ｂは、メモリブロック１の直下の領域（第１領域）の半導体基板２上に形成される。メモリブロック１のワード線ＷＬは、その端部が垂直ビアコンタクト３２により引き出されて、ワード線ドライバ２３ａ、２３ｂに接続される。

また、半導体基板２上には、メモリブロック１のy軸方向を長手方向とする２辺に沿って配列された２列のビット線ドライバ２５ａ、２５ｂが形成される。メモリブロック１の直下の領域（第１領域）には、ワード線ドライバ２３ａ、２３ｂが形成されているため、ビット線ドライバ２５ａ、２５ｂは、メモリブロック１の直下の領域に隣接する領域（第２領域）の半導体基板２上に形成されている。ビット線ＢＬは、その端部が垂直ビアコンタクト３１により引き出されて、ビット線ドライバ２５ａ、２５ｂに接続される。

その他のデコーダや、センスアンプ等の半導体記憶装置の動作に必要な周辺回路２２ａ、２２ｂが、メモリブロック１の直下の領域に形成される。半導体基板２上に形成された制御回路は、データバス２１ａ、２１ｂを介して外部に接続され、動作が制御される。データバス２１ａ、２１ｂを介して、ビット線ドライバ２５ａ、２５ｂ、ワード線ドライバ２３ａ、２３ｂにそれぞれ選択ビット線アドレス、選択ワード線アドレスが与えられる。そして、読み出し、書き込み、消去の、それぞれの動作に対応した所定の電圧の組み合わせが、ビット線ドライバ２５ａ、２５ｂ、及びワード線ドライバ２３ａ、２３ｂを介して選択ビット線ＢＬ、及び選択ワード線ＷＬに印加される。

ここで、上述のようにビット線ＢＬ及びワード線ＷＬを上下のメモリセルアレイＭＡで共有する場合、ビット線ＢＬ及びワード線ＷＬのビアコンタクトの配列は以下のように形成する必要がある。図４は、メモリブロック１のワード線ＷＬに沿ったｙ−ｚ断面図及びビット線ＢＬに沿ったｘ−ｚ断面図である。図４には、ワード線ＷＬ及びビット線ＢＬのビアコンタクト配列例が示されている。ワード線ＷＬ及びビット線ＢＬが隣接メモリセルアレイＭＡ間で共有される場合には、積層方向（ｚ方向）に並ぶ各層のワード線ＷＬは、ビアコンタクト３２ａ、３２ｂにより、ワード線ドライバ２３ａ、２３ｂに接続される。また、積層方向（ｚ方向）に並ぶ各層のビット線ＢＬは、それぞれ個別のビアコンタクト３１を介して、ビット線ドライバ２５ａ、２５ｂに接続する必要がある。

このビアコンタクト配列例において、メモリセルアレイＭＡの層がさらに増えた場合、積層方向（ｚ方向）に並ぶワード線ＷＬは、ビアコンタクト３２ａ、３２ｂに交互に接続することができる。つまり、次に上層に形成されるワード線ＷＬは、ビアコンタクト３２ａを介してワード線ドライバ２３に接続し、さらに次に上層に形成されるワード線ＷＬは、ビアコンタクト３２ｂを介してワード線ドライバ２３に接続することができる。このように接続しても、選択ビット線ＢＬと選択ワード線ＷＬとに接続される選択メモリセルＭＣは一意に定まるからである。そのため、メモリセルアレイＭＡの層が増えても、ワード線ビアコンタクト３２の数は２つのままでよい。

しかし、ビアコンタクト３１は、ビット線ＢＬにそれぞれ別個に必要である。そのため、メモリセルアレイＭＡの層が増えるに従い、ビット線ＢＬのビアコンタクト３１の数は増加する。図３に示すメモリブロック１は、４層のメモリセルアレイＭＡ０〜ＭＡ３で構成されているが、積層されるメモリセルアレイＭＡが８層、１６層と増えると、ビット線ＢＬに必要なビアコンタクト３１の数は、５個、９個と増える。そのため、ビット線ＢＬのビアコンタクト３１の領域を含むビット線ドライバ２５ａ、２５ｂも面積が増大する。

このビット線ドライバ２５ａ、２５ｂの領域上には、メモリセルアレイＭＡは形成されないため、本来ならばワード線ＷＬを設ける必要がない。しかし、あるワード線層において、メモリブロック１上の領域ではワード線ＷＬを形成し、ビット線ドライバ２５ａ、２５ｂ上の領域ではワード線ＷＬを形成しないとすると、ワード線層の上に形成するビット線層の積層・研磨等の加工条件がメモリセルアレイ領域とビット線ドライバ領域とでばらつく。そのため、正確にビット線層を積層することができず、メモリブロック１の製造が困難となる問題がある。この問題を防ぐためには、ビット線ドライバ２５ａ、２５ｂ上の領域にダミーのワード線を設ける必要がある。メモリブロック１上の領域ではワード線ＷＬを形成し、ビット線ドライバ２５ａ、２５ｂ上の領域ではそのワード線ＷＬと同層にダミーワード線を形成すれば、ビット線層の加工条件がメモリセルアレイ領域とビット線ドライバ領域とでばらつくことがない。以下では、ビット線ドライバ２５ａ、２５ｂ上の領域にダミーワード線を設ける半導体記憶装置における配線レイアウトについて説明する。

図５Ａ〜図５Ｃは、本実施の形態に係る半導体記憶装置のビット線層及びワード線層の配線レイアウト図である。図５Ａは、ビット線層とワード線層の配線レイアウトを重ねて示している。また、図５Ｂ及び図５Ｃは、ビット線層とワード線層の配線レイアウトをそれぞれ分けて示している。図５Ａ〜図５Ｃは、ビット線層及びワード線層によりメモリセルアレイＭＡが形成される領域と、ビット線ドライバ２５上の領域とにおける配線レイアウトを上面から示している。

図５Ａは、メモリセルアレイ領域及びビット線ドライバ領域に形成されるビット線ＢＬ、ワード線ＷＬ、及びダミーワード線ＤｕｍｍｙＷＬの配線レイアウト図である。上述のように、本実施の形態の半導体記憶装置は、ビット線ＢＬ及びワード線ＷＬが交差したクロスポイント型のメモリセルアレイＭＡを有する。そのため、メモリセルアレイ領域においては、ビット線ＢＬ及びワード線ＷＬが交差するように配置される。

図５Ｂに示すように、メモリセルアレイ領域において、ビット線ＢＬは半導体基板２に平行な方向（図５Ａに示すｘ方向）に伸び、半導体基板２に平行であり且つｘ方向に直交するｙ方向に複数本が平行に配置される。ビット線ＢＬは、ビット線ドライバ領域の所定位置まで延長してビアコンタクト３１に接続される。ビット線ＢＬは、ビアコンタクト３１を介して下部の半導体基板２に設けられたビット線ドライバ２５に接続される。

図５Ｃに示すように、メモリセルアレイ領域において、ワード線ＷＬはｙ方向に伸び、ビット線ＢＬと交差するようにｘ方向に複数本が平行に配置される。また、ビット線ドライバ領域では、ダミーワード線ＤｕｍｍｙＷＬがｙ方向に伸びるように複数本が平行に配置される。ここで、ダミーワード線ＤｕｍｍｙＷＬの線幅は、ワード線ＷＬの線幅と同一の幅でも良いし、ワード線ＷＬの線幅より広くなるように形成してもよい。

図５Ａ〜図５Ｃは、１層のメモリセルアレイＭＡを形成するビット線ＢＬ、ワード線ＷＬ、及びダミーワード線ＤｕｍｍｙＷＬのレイアウトを示している。このビット線層及びワード線層が交互に積層されてメモリブロック１が構成される。

このとき、ビット線ドライバ領域ではビット線ＢＬとダミーワード線ＤｕｍｍｙＷＬが交差している。半導体記憶装置の製造工程では、ビット線層の上に可変抵抗素子となる抵抗変化膜や、ダイオードとなる半導体層を積層・加工した後、ワード線層を形成する。図５Ａ〜図５Ｃに示すように、ビット線ドライバ領域上でビット線ＢＬとダミーワード線ＤｕｍｍｙＷＬとが交差するレイアウトであると、各交差部に抵抗変化膜とダイオードとなる半導体層が残る。そのため、ビット線ＢＬとダミーワード線ＤｕｍｍｙＷＬとの各交差部にメモリセルＭＣと同等の構成が形成されてしまう。このビット線ＢＬ及びダミーワード線ＤｕｍｍｙＷＬの交差部に形成された不要なメモリセルＭＣの存在を考慮せずに動作を実行すると、半導体記憶装置が誤動作するおそれがある。そのため、本実施の形態に係る半導体記憶装置は、ビット線層及びワード線層のレイアウトを上述の配線レイアウトとするとともに、ダミーワード線ＤｕｍｍｙＷＬに対してもワード線ドライバ２３から電圧を印加して動作を実行する。以下、半導体記憶装置の動作について説明する。

［第１の実施の形態に係る半導体記憶装置の動作］
本実施の形態の半導体記憶装置の動作を、図６を参照して説明する。図６は、本実施の形態に係る半導体記憶装置の動作を説明するための波形図である。半導体記憶装置の動作では、メモリセルアレイＭＡ内に設けられた複数のメモリセルＭＣから、選択ビット線ＢＬ及び選択ワード線ＷＬに接続された一つのメモリセルＭＣを選択し、その選択メモリセルＭＣにのみセット動作又はリセット動作を実行する。以下では、選択メモリセルＭＣを高抵抗状態から低抵抗状態に遷移させるセット動作を例にして、半導体記憶装置の動作を説明する。

半導体記憶装置の動作において、ダミーワード線ＤｕｍｍｙＷＬへは電圧ＶＵＸ’を印加したまま保持する。この電圧ＶＵＸ’の電圧値の設定については、後述する。次に、時刻ｔ１において、全てのワード線ＷＬを“Ｈ”状態（電圧ＶＵＸ）にする。また、時刻ｔ１において非選択ビット線ＢＬに電圧ＶＵＢを印加する。

その後、時刻ｔ２までに選択ビット線ＢＬを“Ｈ”状態（書き込み電圧ＶＷＲ）にする。また、時刻ｔ２において、選択メモリセルＭＣに接続された選択ワード線ＷＬを“Ｌ”状態（電圧ＶＳＳ）にする。時刻ｔ２において、選択ワード線ＷＬが“Ｌ”状態、選択ビット線ＢＬが“Ｈ”状態になると、選択メモリセルＭＣに対して動作に必要な電圧が印加される。選択ビット線ＢＬから選択ワード線ＷＬへと、選択メモリセルＭＣのダイオードの順バイアス方向に書き込み電圧ＶＷＲが印加され、選択メモリセルＭＣの抵抗状態が遷移する。本実施の形態ではセット動作であるので、選択メモリセルＭＣは高抵抗状態から低抵抗状態に遷移する。

時刻ｔ３において、選択メモリセルＭＣの抵抗状態が遷移したことが検知されると、選択ビット線ＢＬへの書き込み電圧ＶＷＲの印加を停止する。時刻ｔ２から時刻ｔ３の間が選択メモリセルＭＣをセットするために必要な時間ｔ＿ＳＥＴである。そして、時刻ｔ４において、非選択ワード線ＷＬ、非選択ビット線ＢＬへの電圧印加を停止して、半導体記憶装置の動作を終了する。

なお、時間ｔ＿ＳＥＴにおける選択ビット線ＢＬの電圧ＶＷＲ及び選択ワード線ＷＬの電圧ＶＳＳは、電位差ＶＷＲ−ＶＳＳがメモリセルＭＣに対しセット動作を実行するのに十分な電位差となるような電圧に設定される。また、非選択ワード線ＷＬの電圧ＶＵＸは、電位差ＶＷＲ−ＶＵＸがメモリセルＭＣに対し誤ったセット動作を実行しないような電圧に設定される。電圧ＶＵＸは電圧ＶＷＲと同じ電圧でも良いし、電圧ＶＷＲより大きくても良い。また、電位差ＶＷＲ−ＶＵＸによりメモリセルＭＣが誤ってセット動作されない限りは、電圧ＶＷＲより小さくても良い。そして、非選択ビット線ＢＬの電圧ＶＵＢは、以下のように設定される。非選択ビット線ＢＬ及び非選択ワード線ＷＬに接続された非選択メモリセルＭＣには、ダイオードＤｉの逆バイアス方向に電圧が印加される。非選択ビット線ＢＬの電圧ＶＵＢは、非選択メモリセルＭＣの逆バイアス方向の電位差ＶＵＢ−ＶＵＸによるリーク電流が少なくなるように設定される。

ダミーワード線ＤｕｍｍｙＷＬの電圧ＶＵＸ’の電圧値は、以下のように設定される。まず、電圧ＶＵＸ’は非選択ワード線ＷＬに印加される電圧ＶＵＸと同じ電圧値に設定することができる。また、電圧ＶＵＸ’は、選択ビット線ＢＬに印加される電圧ＶＷＲからダイオードＤｉのオン電圧Ｖｏｎを引いた電圧値よりも大きく設定することができる。言い換えれば、ダミーワード線ＤｕｍｍｙＷＬの電圧ＶＵＸ’は、電位差ＶＷＲ−ＶＵＸ’がダイオードＤｉのオン電圧Ｖｏｎより小さくなるような電圧値に設定することができる。この場合、電圧ＶＵＸ’は電圧ＶＷＲと同じ電圧でも良いし、電圧ＶＷＲより大きくても良い。

［第１の実施の形態に係る半導体記憶装置の効果］
本実施の形態の半導体記憶装置は、ワード線層において、ビット線ドライバ領域にダミーワード線ＤｕｍｍｙＷＬを設けている。このため、メモリセルアレイ領域及びビット線ドライバ領域で、ワード線層の上に形成するビット線層の積層・研磨等の加工条件を揃えることができる。従って、ビット線ドライバ領域において正確にビット線層を積層することができる。また、積層・研磨等の加工条件が所定程度揃うならば、ビット線ドライバ領域のダミーワード線ＤｕｍｍｙＷＬの線幅をワード線ＷＬの線幅より広くして、ダミーワード線ＤｕｍｍｙＷＬの加工を容易にすることもできる。

ここで、ビット線ＢＬ及びダミーワード線ＤｕｍｍｙＷＬが交差するレイアウトであると、ビット線ＢＬ及びダミーワード線ＤｕｍｍｙＷＬの交差部に形成された不要なメモリセルＭＣが誤動作するおそれがある。しかし、本実施の形態の半導体記憶装置では、ダミーワード線ＤｕｍｍｙＷＬに電圧ＶＵＸ’を印加している。電圧ＶＵＸ’が非選択ワード線ＷＬへの印加電圧ＶＵＸと同じ電圧値であれば、選択ビット線ＢＬとダミーワード線ＤｕｍｍｙＷＬとの交差部の不要なメモリセルＭＣは非選択状態となり、セット電圧が印加されることはない。
また、電圧ＶＵＸ’は、選択ビット線ＢＬに印加される電圧ＶＷＲからダイオードＤｉのオン電圧Ｖｏｎを引いた値よりも大きな電圧に設定することもできる。電圧ＶＵＸ’の電圧値が、電圧ＶＷＲ−Ｖｏｎの電圧値より大きければ、ビット線ＢＬ及びダミーワード線ＤｕｍｍｙＷＬの交差部に形成されたメモリセルＭＣのダイオードＤｉはオンせず、誤動作が起きるおそれはない。
このように電圧ＶＵＸ’を設定することにより、ビット線ＢＬ及びダミーワード線ＤｕｍｍｙＷＬの交差部にメモリセルＭＣが形成されていたとしても、誤動作が発生することがない。

そして、本実施の形態の半導体記憶装置において、ダミーワード線ＤｕｍｍｙＷＬの電圧ＶＵＸ’を非選択ワード線ＷＬの電圧ＶＵＸと同じ電圧値に設定する場合、電圧ＶＵＸを印加する配線が増える。電圧ＶＵＸは非選択ワード線ＷＬに加えて、ダミーワード線ＤｕｍｍｙＷＬにも印加されるからである。従って、電圧ＶＵＸを印加するための電源を強化することができる。また、電圧ＶＵＸを印加する配線が増えるため、電圧ＶＵＸを印加する配線での抵抗を低減することが可能となる。この場合、電圧ＶＵＸを転送してくるＭ２配線の配線幅を広くして抵抗の低減を図る必要がなく、Ｍ２配線に必要な面積を削減することもできる。

（第２の実施の形態）
［第２の実施の形態に係る半導体記憶装置の構成］
次に、本発明の第２の実施の形態の半導体記憶装置について説明する。本実施の形態の半導体記憶装置において、メモリセルアレイＭＡ、メモリブロック１、半導体基板２上の制御回路等の構成は、上述の第１の実施の形態の半導体記憶装置と同様である。

図７Ａ〜図７Ｃは、本実施の形態に係る半導体記憶装置のビット線層及びワード線層の配線レイアウト図である。図７Ａは、ビット線層とワード線層の配線レイアウトを重ねて示している。また、図７Ｂ及び図７Ｃは、ビット線層とワード線層の配線レイアウトをそれぞれ分けて示している。図７Ａ〜図７Ｃは、ビット線層及びワード線層によりメモリセルアレイＭＡが形成される領域と、ビット線ドライバ２５上の領域とにおける配線レイアウトを上面から示している。

図７Ａは、メモリセルアレイ領域及びビット線ドライバ領域に形成されるビット線ＢＬ、ワード線ＷＬ、及びダミーワード線ＤｕｍｍｙＷＬの配線レイアウト図である。上述のように、本実施の形態の半導体記憶装置は、ビット線ＷＬ及びワード線ＷＬが交差したクロスポイント型のメモリセルアレイＭＡを有する。そのため、メモリセルアレイ領域においては、ビット線ＢＬ及びワード線ＷＬが交差するように配置される。

図７Ａ及び図７Ｃに示すように、本実施の形態の半導体記憶装置は、ダミーワード線ＤｕｍｍｙＷＬがビット線ＢＬと平行なｘ方向に伸びるよう設けられている点において、第１の実施の形態と異なる。ビット線ドライバ領域において、ダミーワード線ＤｕｍｍｙＷＬはｙ方向に複数本平行配置される。また、図７Ａに示すようにビット線ＢＬ及びダミーワード線は、ライン形成部分とスペース部分とが、互い違いになるように形成されている。すなわち、ビット線層でのビット線ＢＬのスペース部分に、ワード線層におけるダミーワード線ＤｕｍｍｙＷＬが形成される。また、ワード線層でのダミーワード線ＤｕｍｍｙＷＬのスペース部分に、ビット線層におけるビット線ＢＬが形成されている。

本実施の形態の半導体記憶装置は、図７Ａ〜図７Ｃに示すように、ビット線ドライバ領域上でビット線ＢＬとダミーワード線ＤｕｍｍｙＷＬと平行に設けられている。この場合、ビット線ＢＬとダミーワード線ＤｕｍｍｙＷＬとが交差せず、不要なメモリセルＭＣが形成されるおそれがない。

［第２の実施の形態に係る半導体記憶装置の動作］
次に、本実施の形態の半導体記憶装置の動作を、図８を参照して説明する。図８は、本実施の形態に係る半導体記憶装置の動作を説明するための波形図である。以下でも、選択メモリセルＭＣを高抵抗状態から低抵抗状態に遷移させるセット動作を例にして、半導体記憶装置の動作を説明する。

本実施の形態の半導体記憶装置の動作において、時刻ｔ１〜時刻ｔ４までの、ビット線ＢＬ及びワード線ＷＬの動作は第１の実施の形態と同様であるため、ここでは重複する説明を省略する。ここで、本実施の形態の半導体記憶装置は、動作時にダミーワード線ＤｕｍｍｙＷＬをフローティング状態にする点において、第１の実施の形態の動作と異なる。

［第２の実施の形態に係る半導体記憶装置の効果］
本実施の形態の半導体記憶装置は、ワード線層において、ビット線ドライバ領域にダミーワード線ＤｕｍｍｙＷＬを設けている。このため、メモリセルアレイ領域及びビット線ドライバ領域で、ワード線層の上に形成するビット線層の積層・研磨等の加工条件を揃えることができる。従って、ビット線ドライバ領域において正確にビット線層を積層することができる。

ここで、ビット線ＢＬ及びダミーワード線ＤｕｍｍｙＷＬが交差するレイアウトであると、ビット線ＢＬ及びダミーワード線ＤｕｍｍｙＷＬの交差部に形成された不要なメモリセルＭＣが誤動作するおそれがある。しかし、本実施の形態の半導体記憶装置では、ダミーワード線ＤｕｍｍｙＷＬは、ビット線ＢＬと平行に設けられている。そのため、ビット線ドライバ領域にはメモリセルＭＣが形成されることはなく、誤動作が発生するおそれもない。

そして、本実施の形態の半導体記憶装置において、ダミーワード線ＤｕｍｍｙＷＬは動作中にフローティング状態にされる。そのため、ダミーワード線ＤｕｍｍｙＷＬを駆動する回路を設ける必要がなく、半導体基板２上の回路構成を簡易にすることができる。

ここで、第２の実施の半導体記憶装置の動作の他の例として、第１の実施の形態の動作と同様の動作を実施することが可能である。すなわち、図６に示されるように、選択ビット線ＢＬ及び選択ワード線ＷＬにそれぞれ電圧ＶＷＲ及び電圧ＶＳＳを印加するとともに、ダミーワード線ＤｕｍｍｙＷＬに電圧ＶＵＸ’を印加することができる。また、この電圧ＶＵＸ’の電圧値を第１の実施の形態と同様に設定することもできる。

以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、上述の実施の形態ではセット動作を例にして説明をしたが、選択ビット線に印加する電圧を制御することにより、この半導体記憶装置はリセット動作やリード動作を実行できる。

また、ビット線ドライバ領域において、ビット線ＢＬとダミーワード線ＤｕｍｍｙＷＬとの交差部にある不要なメモリセルＭＣを高抵抗状態に設定しておくことが可能である。ビット線ＢＬとダミーワード線ＤｕｍｍｙＷＬとの交差部にある不要なメモリセルＭＣが高抵抗状態であれば、選択ビット線ＢＬからダミーワード線ＤｕｍｍｙＷＬへと電流が流れることがない。そのため、半導体記憶装置の誤動作を防ぐことができる。この場合、ビット線ＢＬとダミーワード線ＤｕｍｍｙＷＬとの交差部にある不要なメモリセルＭＣに対してはフォーミング動作を行わないことが可能である。可変抵抗素子ＶＲは抵抗変化膜を加工した初期状態のままでは、定常的に高抵抗状態である。この可変抵抗素子に対し所定のフォーミング電圧を印加することにより、抵抗状態の遷移が可能となる。ビット線ＢＬとダミーワード線ＤｕｍｍｙＷＬとの交差部にある不要なメモリセルＭＣに対してフォーミング動作を実行しなければ、この交差部にあるメモリセルＭＣは定常的に高抵抗状態となり、半導体記憶装置の動作に影響を与えることがない。

１・・・メモリブロック、２・・・半導体基板、２１・・・データバス、２２・・・周辺回路、２３・・・ワード線ドライバ、２５・・・ビット線ドライバ、３１、３２・・・ビアコンタクト、ＭＡ・・・メモリセルアレイ、ＢＬ・・・ビット線、ＷＬ・・・ワード線、ＭＣ・・・メモリセル、ＶＲ・・・可変抵抗素子、Ｄｉ・・・ダイオード。

Claims

半導体基板と、
この半導体基板上に積層され互いに平行な複数の第１の配線と、
前記複数の第１の配線と交差するように形成され互いに平行な複数の第２の配線と、
前記第１の配線と前記第２の配線との各交差部に配置されて可変抵抗素子及び前記可変抵抗素子に直列接続された選択素子を有するメモリセルを含むメモリセルアレイと、
前記メモリセルアレイの直下に位置する第１領域と隣接する第２領域中の前記半導体基板上に設けられ、前記第１の配線の一端が接続されて前記第１の配線を選択駆動する第１の制御回路と、
前記第１領域中の前記半導体基板上に設けられ、前記第２の配線の一端が接続されて前記第２の配線を選択駆動する第２の制御回路と、
前記第２の配線と同一の配線層に形成され、前記第１の制御回路の上部の領域で前記第１の配線と交差するように形成されたダミー配線と
を備え、
前記第１の制御回路は、選択された前記第１の配線及び選択された前記第２の配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第１の配線に第１の電圧を印加し、
前記第２の制御回路は、選択された前記第２の配線に前記第１の電圧よりも小さい電圧値の第２の電圧を印加するとともに、前記ダミー配線に、選択駆動された前記第１の配線と前記ダミー配線との交差部に配置される前記メモリセルにかかる電位差が前記選択素子のオン電圧より小さくなるような電圧値の第３の電圧を印加する
ことを特徴とする半導体記憶装置。
前記第３の電圧の電圧値は、前記第１の配線及び前記第２の配線が選択駆動される際に、選択されていない前記第２の配線に印加される電圧と同一の電圧値である
ことを特徴とする請求項１記載の半導体記憶装置。
前記第１の配線及び前記第２の配線は、積層方向に隣接する２層のメモリセルアレイで共有され、
積層方向に並ぶ複数の前記第１の配線は、それぞれ個別の配線コンタクトにより前記第１の制御回路に接続され、
積層方向に並ぶ複数の前記第２の配線は、２つの配線コンタクトに交互に接続されて前記第２の制御回路に接続される
ことを特徴とする請求項１又は２記載の半導体記憶装置。
前記可変抵抗素子は、高抵抗状態と低抵抗状態のいずれかの状態をとり得、
前記第１の配線と前記ダミー配線との各交差部に形成されるメモリセルの前記可変抵抗素子は、高抵抗状態に設定されている
ことを特徴とする請求項１乃至３のいずれか記載の半導体記憶装置。
前記可変抵抗素子は、高抵抗状態と低抵抗状態のいずれかの状態をとり得、
前記第１の配線と前記ダミー配線との各交差部に形成されるメモリセルの前記可変抵抗素子は、定常的に高抵抗状態に設定されている
ことを特徴とする請求項１乃至３のいずれか記載の半導体記憶装置。
半導体基板と、
この半導体基板上に積層され互いに平行な複数の第１の配線と、
前記複数の第１の配線と交差するように形成され互いに平行な複数の第２の配線と、
前記第１の配線と前記第２の配線との各交差部に配置されて可変抵抗素子及び前記可変抵抗素子に直列接続された選択素子を有するメモリセルを含むメモリセルアレイと、
前記メモリセルアレイの直下に位置する第１領域と隣接する第２領域中の前記半導体基板上に設けられ、前記第１の配線の一端が接続されて前記第１の配線を選択駆動する第１の制御回路と、
前記第１領域中の前記半導体基板上に設けられ、前記第２の配線の一端が接続されて前記第２の配線を選択駆動する第２の制御回路と、
前記第２の配線と同一の配線層に形成され、前記第１の制御回路の上部の領域で前記第１の配線と平行に形成されたダミー配線と
を備える
ことを特徴とする半導体記憶装置。
前記第１の制御回路及び前記第２の制御回路は、選択された前記第１の配線及び選択された前記第２の配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第１の配線に第１の電圧を印加するとともに、選択された前記第２の配線に前記第１の電圧よりも小さい電圧値の第２の電圧を印加し、
前記ダミー配線は、前記第１の配線及び前記第２の配線が選択駆動される際に、フローティング状態にされている
ことを特徴とする請求項６記載の半導体記憶装置。
前記第１の制御回路は、選択された前記第１の配線及び選択された前記第２の配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第１の配線に第１の電圧を印加し、
前記第２の制御回路は、選択された前記第２の配線に前記第１の電圧よりも小さい電圧値の第２の電圧を印加するとともに、前記ダミー配線に、選択されていない前記第２の配線に印加される電圧と同一の電圧値の第３の電圧を印加する
ことを特徴とする請求項６記載の半導体記憶装置。