JP4987927B2 - 半導体記憶装置 - Google Patents

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Description

この発明は、半導体記憶装置に関するものである。
近年、大容量かつ低価格な不揮発性半導体記憶装置であるフラッシュメモリに代わる、次世代の後継候補として、例えば、ＲｅＲＡＭ（Resistive RAM）、ＰＣＲＡＭ（Phase Change RAM）、ＭＲＡＭ（Magnetic RAM, Magneto-resistive RAM）、さらにはFuse/Anti-Fuse RAM等の抵抗性記憶素子を有する半導体記憶装置が注目を集めており、その開発が進められている（例えば、特許文献１参照）。
しかしながら、上記次世代の半導体記憶装置のクロスポイント型メモリセルアレイにおいては、記憶素子および抵抗素子を有するメモリセルの大きさが配線の太さによって左右されてしまう場合がある。ここで、特に配線は、メモリセルアレイの外周部では中央部と同様の大きさを形成することが困難で、粗密差の関係から太くなりやすいという傾向がある。
メモリセルの電気特性は、配線の太さに依存する傾向がある。そのため、同じ電圧をかけてもメモリセルアレイ中央部と外周部では異なる動作をしてしまう。このように、従来の半導体記憶装置では、データ書込み等を含む諸動作が不安定になってしまうという事情がある。
特開２００８−２７６９０４号公報
この発明は、動作の安定化に有利な半導体記憶装置を提供する。
この発明の一態様に係る半導体記憶装置は、複数の上層配線と、複数の下層配線と、前記上層配線より太い線幅を有するダミー上層配線と、前記上層配線と前記下層配線との交差位置に配置されるメモリセルと、前記ダミー上層配線と前記下層配線との交差位置に配置される第１ダミーセルと、選択の前記上層配線に第１電圧を印加し、非選択の前記上層配線に第２電圧を印加し、前記ダミー上層配線に第３電圧を印加し、前記第１乃至第３電圧が異なるように独立に制御する制御回路と、を具備し、前記制御回路は、非選択の前記メモリセルと前記第１ダミーセルに流れる電流比が一定となるように、前記第３電圧を、前記第１，第２電圧の間となるように制御する。
この発明の一態様に係る半導体記憶装置は、複数の上層配線と、複数の下層配線と、前記上層配線より太い線幅を有するダミー上層配線と、前記上層配線と前記下層配線との交差位置に配置されるメモリセルと、前記ダミー上層配線と前記下層配線との交差位置に配置される第１ダミーセルと、前記下層配線より太い線幅を有するダミー下層配線と、前記上層配線と前記ダミー下層配線との交差位置に配置される第２ダミーセルと、選択の前記上層配線に第１電圧を印加し、非選択の前記上層配線に第２電圧を印加し、前記ダミー上層配線に第３電圧を印加し、前記第１乃至第３電圧が異なるように独立に制御する制御回路と、を具備し、前記制御回路は、選択の前記下層配線に第４電圧を印加し、非選択の前記下層配線に第５電圧を印加し、前記ダミー下層配線に第６電圧を印加し、前記第４乃至第６電圧が異なるように独立に制御し、非選択の前記メモリセルと前記第２ダミーセルに流れる電流比が一定となるように、前記第６電圧を、前記第４，第５電圧の間となるように制御する。
この発明によれば、動作の安定化に有利な半導体記憶装置が得られる。
この発明の第１の実施形態に係る半導体記憶装置の全体構成例を示すブロック図。 第１の実施形態に係る半導体記憶装置のセルアレイを示す等価回路図。 第１の実施形態に係るメモリセルおよびダミーメモリセルを示す断面図。 第１の実施形態に係るメモリセルアレイの三次元構成例図。 第１の実施形態に係るワード線フックアップ領域を示す平面図。 第１の実施形態に係る半導体記憶装置の各配線とセルの名称との関係を示す図。 第１の実施形態に係る半導体記憶装置のセルサイズと印加電圧との関係を示す図。 第１の実施形態に係る半導体記憶装置のダイオードのＩＶ特性を示す図。 第１の実施形態に係るワード線フックアップ領域の電圧関係を示す平面図。 第１の実施形態に係る半導体記憶装置のワード線方向の電圧関係を示す図。 第１の実施形態に係る半導体記憶装置のビット線方向の電圧関係を示す図。 第１の実施形態に係る半導体記憶装置の諸動作の電圧関係を示す図。 第２の実施形態に係る半導体記憶装置のビット線フックアップ領域を示す平面図。 図１３中のＡ−Ａ線に沿った断面図。 第２の実施形態に係るビット線フックアップ領域の電圧関係を示す平面図。
以下、この発明の実施形態について図面を参照して説明する。この説明においては、半導体記憶装置として、ＲｅＲＡＭ（Resistive Random Access Memory）を一例に挙げて、説明するが、これに限られるものではない。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
［第１の実施形態］
図１乃至図９を用いて、この発明の第１の実施形態に係る半導体記憶装置を説明する。
＜１．構成例＞
１−１．全体構成例
まず、図１を用いて、第１の実施形態に係る半導体記憶装置の全体構成例について、説明する。
図示するように、本例に係る半導体記憶装置は、メモリセルアレイ１０、ロウデコーダ１１、カラムゲート１２、センスアンプ１３、アドレスバッファ１４−１、コマンドバッファ１４−２、ヒューズ用レジスタ１５、パワーオンリセット回路１６、制御回路１７、電圧生成回路１８、入出力バッファ１９、ワード線フックアップ領域ＷＬ＿ＨＵ、およびビット線フックアップ領域ＢＬ＿ＨＵを備える。
メモリセルアレイ１０は、複数のビット線およびビット線の交差位置にマトリクス状にそれぞれ配置されるクロスポイント型の複数のメモリセルをそれぞれ有するセルアレイ領域１０−１，１０−２、およびＲＯＭ Ｆｕｓｅアレイ領域１０−３を有する。また、メモリセルアレイ１０は、半導体基板の基板面垂直方向に、メモリセルアレイが複数積層される三次元構造である。
ロウデコーダ１１は、ロウ方向（ＷＬ線方向）のアドレスをデコードする。また、ロウデコーダ１１は、ワード線を駆動する駆動回路を備える。
カラムゲート１２は、カラム方向（ＢＬ線方向）のアドレスをデコードする。また、カラムゲート１２は、ビット線を駆動する駆動回路を備える。本例では、カラムゲート１２は、ここでは図示しないが、メモリセルアレイ１０の上側（Upper）および下側（Lower）にそれぞれ配置される形態でも良い。
センスアンプ１３は、カラムゲート１２およびビット線に電気的に接続され、メモリセルのデータを読み出す。同様に、本例では、センスアンプ１３は、ここでは図示しないが、メモリセルアレイ１０の上側（Upper）および下側（Lower）にそれぞれ配置される形態でも良い。
アドレスバッファ１４−１は、ロウデコーダ１１およびカラムゲート１２に電気的に接続され、ロウアドレスおよびカラムアドレスを一時的に保持する。
コマンドバッファ１４−２は、制御回路１７に電気的に接続され、制御コマンドを一時的に保持する。
ヒューズ（Ｆｕｓｅ）用レジスタ１５は、入出力バッファ１９にデータバス線を介して電気的に接続され、例えば、管理データ等の必要なデータを保持する。
パワーオンリセット回路１６は、この装置のパワーオンを検知してリセット信号を制御回路１７に出力する。
電圧生成回路１８は、ロウデコーダ１１、カラムゲート１２、センスアンプ１３に電気的に接続され、制御回路１９の制御に従ってこれらの回路に必要な電圧を供給する。
入出力バッファ１９は、センスアンプ１３およびヒューズ用レジスタ１５にデータバス線を介して電気的に接続され、ホスト装置等の外部からのデータ（Data）、アドレス（Address）、コマンド（Command）を一時的に保持する。
制御回路１７は、上記回路を制御する。例えば、制御回路１７は、上記回路を制御し、後述するようなデータ書込み、データ読み出し、データ消去を行う。
ワード線フックアップ領域（ワード線引き出し領域）ＷＬ＿ＨＵは、セルアレイ領域１０−１、２およびＲＯＭ Ｆｕｓｅアレイ領域１０−３とロウデコーダ１１との間に配置される領域である。詳細については、後述する。
ビット線フックアップ領域（ビット線引き出し領域）ＢＬ＿ＨＵは、セルアレイ領域１０−１およびＲＯＭ Ｆｕｓｅアレイ領域１０−３とカラムゲート１２との間に配置される領域である。詳細については、第２の実施形態にて、後述する。
１−２．セルアレイの回路構成
次に、図２を用い、本例に係るセルアレイ２２の回路構成について説明する。図示するように、本例に係るセルアレイ２２は、複数のビット線ＢＬとワード線ＷＬとの交差位置にマトリクス状に配置されるクロスポイント型の複数のメモリセルＭＣを備える。
メモリセルＭＣのそれぞれは、可変抵抗素子３３とダイオード３４とにより構成される。可変抵抗素子の電流経路の一端はビット線ＢＬに接続され、電流経路の他端はダイオード３４のカソードに接続される。ダイオード３４のアノードは、ワード線ＷＬに接続される。
ワード線ＷＬの一端は、選択スイッチとしてのＭＯＳトランジスタＲＳＷを経由してロウデコーダ１１に接続される。ビット線ＢＬの一端は、選択スイッチとしてのＭＯＳトランジスタＣＳＷを経由してカラムゲート１２に電気的に接続される。
ＭＯＳトランジスタＲＳＷのゲートには、１本のワード線（ロウ）を選択するための選択信号Ｒが入力される。ＭＯＳトランジスタＣＳＷのゲートには、１本のビット線（カラム）を選択するための選択信号が入力される。
１−３．メモリセルおよびダミーメモリセルの構成例
次に、図３を用い、本例に係るメモリセルＭＣおよびダミーメモリセルの構成例について説明する。図示するように、本例に係るメモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの間に、ダイオード３４および可変抵抗素子として働く記憶層（抵抗変化層）３３が積層された構造である。
後述するダミーメモリセル（ＤＭＣ）は、ダミービット線ＤＢＬとダミーワード線ＤＷＬとの間に配置されるが、メモリセルＭＣと同様に、ダイオード３４上に、可変抵抗素子として働く記憶層（抵抗変化層）３３が積層された構造である。
１−４．メモリセルアレイの三次元構成例
次に、図４を用い、本例に係るメモリセルアレイの三次元構成例について説明する。図示するように、本例に係るメモリセルアレイ１０は、半導体基板上に、メモリセルＭＣを含む複数層のレイヤーが、三次元的に配置されるものである。
メモリセルアレイ１０は、センスアンプ等を含む周辺回路（図示せず）の基板垂直方向の上層側に三次元的に配置される複数のメモリセルＭＣを備える。複数のメモリセルＭＣは、ワード線とビット線との交差位置にマトリクス状に配置され、本例では、４層のメモリセルＭＣを含むレイヤーが三次元的に積層されている。例えば、ワード線ＷＬ（１）とビット線ＢＬ（１）との交差位置にメモリセルＭＣ（ｄ）が配置され、ワード線ＷＬ（２）とビット線ＢＬ（１）との交差位置にメモリセルＭＣ（ｕ）が配置され、ワード線ＷＬ（２）とビット線ＢＬ（２）との交差位置にメモリセルＭＣ（ｖ）が配置され、ワード線ＷＬ（３）とビット線ＢＬ（２）との交差位置にメモリセルＭＣ（ｗ）が配置される。
各メモリセルＭＣは、上記のように、記録層（抵抗変化層）３３とダイオード３４との積層構造である。メモリセルＭＣ（ｄ）、ＭＣ（ｕ）は、共有するビット線ＢＬ（１）を挟んで上下に形成され、それぞれ記録層３３とダイオード３４とを有している。メモリセルＭＣ（ｖ）、ＭＣ（ｗ）についても、共有するビット線ＢＬ（２）を挟んで上下に形成され、それぞれ記録層３３とダイオード３４とを有している。
配線層５５−１〜５５−４は、層間絶縁膜５０中に配置され、メモリセルアレイ１０と周辺回路２５等とを電気的に接続する。この配線層５５−１〜５５−４が形成される領域をコンタクト接地領域ＣＴと称する。
尚、本例の４層のレイヤーを一例として挙げて説明したが、これに限られるものではない。例えば、８層、１６層等のその他の複数層のレイヤーであっても良い。
１−５．セルアレイ端及びフックアップ領域（引き出し領域）の構成例
次に、図５および図６用い、本例に係るセルアレイ端及びフックアップ領域の構成例について説明する。
ここで、図５にセルアレイ端としてセルアレイの端部の拡大図を示す。このセルアレイ端のビット線ＢＬの延びる方向にビット線フックアップＢＬ＿ＨＵが配置され、ワード線ＷＬが延びる方向にワード線フックアップＷＬ＿ＨＵが配置される。セルアレイの端部のワード線及びビット線は、最も外側からそれぞれ３本づつのダミーワード線（ＤＷＬ０〜ＤＷＬ２）およびダミービット線（ＤＢＬ０〜ＤＢＬ２）を備える場合を一例に挙げるが、これに限られない。
ワード線（上層配線）ＷＬは、ワード線方向に沿ってそれぞれ配置される。
最も外側のダミーワード線（ダミー第１上層配線）ＤＷＬ０は、ワード線方向に沿って配置され、その線幅はワード線ＷＬの線幅よりも太い（線幅：ｄＤＷＬ０＞ｄＷＬ）。
ダミーワード線ＤＷＬ０に隣接するダミーワード線（ダミー第２，第３上層配線）ＤＷＬ１，ＤＷＬ２の線幅は、少なくともワード線ＷＬの線幅以上である（線幅：ｄＤＷＬ１，ｄＤＷＬ２≧ｄＷＬ）。
ビット線（下層配線）ＢＬは、ビット線方向に沿ってそれぞれ配置される。
最も外側のダミービット線（ダミー第１下層配線）ＤＢＬ０は、ビット線方向に沿って配置され、その線幅はビット線ＢＬの線幅よりも太い（線幅：ｄＢＬ０＞ｄＢＬ）。
ダミービット線ＤＢＬ０に隣接するダミービット線（ダミー第２，第３下層配線）ＤＢＬ１，ＤＢＬ２の線幅は、少なくともビット線ＷＬの線幅以上である（線幅：ｄＤＢＬ１，ｄＤＢＬ２≧ｄＢＬ）。
このようなダミーワード線ＤＷＬ０〜ＤＷＬ２、ダミービット線ＤＢＬ０〜ＤＢＬ２が形成されるのは、セルアレイ境界ではレイアウトの粗密差が大きくなり、細い配線幅を有するワード線ＷＬ及びビット線ＢＬをセルアレイ端部に形成すると、パターン消失等の配線形状異常が発生する。そのため、ワード線ＷＬ及びビット線ＢＬより太い配線パターンをダミーパターンとして形成することにより、パターン消失等の配線形状異常の発生を防いでいる。また、ダミー配線をセルアレイ端から離れるに従い、その間隔及び配線幅を徐々に太くすることによりパターン消失等の配線形状異常の発生を効果的に防ぐことができる。
ワード線ＷＬとビット線ＢＬとの交差位置には、メモリセルＭＣが配置される。ここで、ビット線ＢＬとダミーワード線（ＤＷＬ０〜ＤＷＬ２）の交点にもメモリセルＭＣが形成され、ワード線ＷＬとダミービット線（ＤＢＬ０〜ＤＢＬ２）の交点にもメモリセルＭＣが形成され、ダミーワード線（ＤＷＬ０〜ＤＷＬ２）とダミービット線（ＤＢＬ０〜ＤＢＬ２）の交点にもメモリセルＭＣが形成される。
そこで、各配線とセルの名称を、図６に示すように、以下定義する。なお、参照符号の最後に付される数字は省略する場合があり、この場合の数字は１または２の任意の数字であるとする。
ダミーワード線ＤＷＬ０とビット線ＢＬとの交差位置には、ダミーメモリセルＤＭＣＷ１（第１ダミーメモリセル）が配置される。
ワード線ＷＬとダミービット線ＤＢＬ０との交差位置には、ダミーメモリセルＤＭＣＢ１（第２ダミーメモリセル）配置される。
ダミーワード線ＤＷＬ０とダミービット線ＤＢＬ０との交差位置には、ダミーメモリセルＤＭＣＢＷ１（第３ダミーメモリセル）が配置される。
ダミーワード線ＤＷＬ１，２とダミービット線ＤＢＬ０との交差位置には、ダミーメモリセルＤＭＣＢＷ２が配置される。
ダミーワード線ＤＷＬ１，２とビット線ＢＬとの交差位置には、ダミーメモリセルＤＭＣが配置される。
ダミーワード線ＤＷＬ０とダミービット線ＤＢＬ１，２との交差位置には、ダミーメモリセルＤＭＣＷ２が配置される。
ダミーワード線ＤＷＬ１，２とダミービット線ＤＢＬ１，２との交差位置には、ダミーメモリセルＤＭＣＢＷ２が配置される。
ワード線ＷＬとダミービット線ＤＢＬ１，２との交差位置には、ダミーメモリセルＤＭＣが配置される。
ここで、メモリセルＭＣ、ダミーメモリセルＤＭＣ、ＤＭＣＢ１，２、ＤＭＣＷ１，２、ＤＭＣＢＷ１，２はそれぞれの配線の交差位置に形成されるため、メモリセルＭＣ、ダミーメモリセルＤＭＣ、ＤＭＣＢ１，２、ＤＭＣＷ１，２、ＤＭＣＢＷ１，２の上から見た面積は、それぞれの配線の交差する部分の面積にほぼ等しくなる。上記構成のように、セルアレイ端には、線幅の太いダミーワード線（ＤＷＬ０〜ＤＷＬ２）およびダミービット線（ＤＢＬ０〜ＤＢＬ２）が配置される。そのため、交差位置に配置されるダミーメモリセル（ＤＭＣＷ１，２，ＤＭＣＢ１，２，ＤＭＣＢＷ１，２）の上から見た面積は、メモリセルＭＣの面積よりも大きいものとなる。なお。「上から見た面積」とは、メモリセルＭＣに電流が流れる方向から見た面積と言うこともできる。
１−６．セルサイズと印加電圧との関係、ダイオード特性
次に、図７および図８用い、本例に係る半導体記憶装置のセルサイズと印加電圧との関係、ダイオード特性について説明する。ここで、図７中のフォーミング電圧Ｖform［Ｖ］とは、半導体記憶装置の出荷前で、例えば、機能テスト等の際に、メモリセルＭＣおよびダミーメモリセルＤＭＣに最初に一様に印加される電圧である。
図７に示すように、フォーミング電圧Ｖformは、面積であるサイズ（SIZE）が大きいほど低くなる（反比例する）ことが分かる。
ここで、上記のように、セルアレイの最外端には、線幅の太いダミーワード線ＤＷＬおよびダミービット線ＤＢＬが配置される。そのため、交差位置に配置されるダミーメモリセル（ＤＭＣＷ，ＤＭＣＢ，ＤＭＣＢＷ）の面積は、メモリセルＭＣの面積よりも大きいものとなる。例えば、ダミーメモリセル（ＤＭＣＷ，ＤＭＣＢ，ＤＭＣＢＷ）の面積は、メモリセルＭＣの〜１５倍程度となる。
上記のような関係にあるメモリセルＭＣおよびダミーメモリセルＤＭＣに対して、一様に同じ電圧を印加すると、ダミーメモリセルＤＭＣにはformingで不要なほど高い電圧を与えてしまうことになり大電流が流れてしまう。例えば、ダミーワード線ＤＷＬ２に隣接するワード線ＷＬ０とビット線ＢＬｎの交点に形成されたメモリセルＭＣをメモリセルＭＣ０とし、ワード線ＷＬ０とビット線ＢＬｎに隣接するビット線ＢＬｎ＋１の交点に形成されたメモリセルＭＣをメモリセルＭＣ０−１とし、ダミービット線ＤＢＬ０とワード線ＷＬ０の交点に形成されたダミーメモリセルＤＭＣＢ１をダミーメモリセルＤＭＣＢ１−１とする。ここで、メモリセルＭＣ０をformingする際、ダミービット線ＷＢＬ０の電位を読み出し禁止であるビット線ＢＬｎ＋１（ビット線ＢＬｎに隣接）の電位と同じにする場合を考える。すると、メモリセルＭＣ０−１に加わる電位差と、ダミーメモリセルＤＭＣＢ１−１に加わる電圧差は同じになる。
しかし、上から見た面積は、ダミーメモリセルＤＭＣＢ１−１の方がメモリセルＭＣ０−１よりも大きい。その結果、ダミーメモリセルＤＭＣＢ１−１に流れる電流は、メモリセルＭＣ０−１に流れる電流よりも大きくなる。
その結果、本来ならメモリセルＭＣとして機能しないダミーメモリセルＤＭＣＢ１−１の特性が変化し導電体となってしまう場合もある。また、ダミーメモリセルＤＭＣＢ１−１を流れるリーク電流が増えることは、ワード線ＷＬ０からダミービット線ＤＢＬ０に流れる電流が大きくなることを意味する。その結果、ワード線ＷＬ０の電位が降下し、メモリセルＭＣ０のformingができなくなる可能性がある。
また、読み出し時の場合を考える。例えば、メモリセルＭＣ０のデータを読み出す際、ダミービット線ＤＢＬ０の電位を読み出し禁止であるビット線ＢＬｎ＋１の電位と同じにする場合を考える。すると、メモリセルＭＣ０−１に加わる電位差と、ダミーメモリセルＤＭＣＢ１−１に加わる電圧差は同じになる。
しかし、上から見た面積は、ダミーメモリセルＤＭＣＢ１−１の方がメモリセルＭＣ０−１よりも大きい。その結果、ダミーメモリセルＤＭＣＢ１−１に流れる電流は、メモリセルＭＣ０−１に流れる電流よりも大きくなる。
すなわち、ダミーメモリセルＤＭＣＢ１−１を流れる電流が大きくなることは、ワード線ＷＬ０からダミービット線ＷＢＬ０に流れるリーク電流が大きくなることを意味する。その結果、消費電力が大きくなってしまう。また、ワード線ＷＬ０の電位が降下し、メモリセルＭＣ０の読み出しが正確にできなくなってしまう可能性もある。
ここで、図８にメモリセルＭＣのダイオード３４の電流電圧特性を示す。例えば、図８から分かるように、読み出し時において、ダミーメモリセルＤＭＣＷ１またはＤＭＣＢ１に逆バイアスが加わる場合（図中の横軸が負の場合）を考える。この時、ダミーワード線ＤＷＬ０またはダミービット線ＤＢＬ０の線幅が、それぞれワード線ＷＬまたはビット線ＢＬの１０倍（面積１０倍）になると逆バイアス電流が約１０倍に増加する。その結果、消費電力（リーク電流）はセルアレイに存在するダミーメモリセルＤＭＣＷ１，ＤＭＣＢ１の数に比例して増大する。同時に無駄な電流が流れるので、不良ビットや故障の確率も上がると予想される。
また、配線の電位降下により、読み出すメモリセルＭＣの動作範囲が制限されてしまう。すなわち、選択されたメモリセルＭＣに加えられる電位は、例えば、図８の地点Ａまでしか上昇せず、読み出し電流はダイオードの順方向電流の立ち上がり付近の小さな電流しか得られなくなってしまう。その結果、メモリセルＭＣの読み出しマージンが低下し、読み出し不良が多くなってしまう。
このように、メモリセルＭＣおよびダミーメモリセルＤＭＣに対して、一様に同じ電圧を印加すると、動作が不安定になってしまう。
そこで、発明者らは、メモリセルＭＣおよびダミーメモリセルＤＭＣに対して、単位面積あたりの電流（電流比）を一定化することにより、動作の安定化に有利な半導体記憶装置を発明した。以下において、メモリセルＭＣおよびダミーメモリセルＤＭＣに対して、単位面積あたりの電流（電流比）を一定化するための制御について説明する。
＜２．ワード線、ビット線、ダミーワード線及びダミービット線の電圧関係＞
次に、図９乃至図１２を用い、本例に係るダミーワード線ＤＷＬ及びダミービット線ＤＢＬの電圧関係について説明する。尚、ダミーワード線（ＤＷＬ０〜ＤＷＬ２）およびダミービット線（ＤＢＬ０〜ＤＢＬ２）については、常に非選択状態である。
図９に示すように、制御回路１７は、非選択のメモリセルとダミーメモリセルに流れる電流比を一定とするために、選択／非選択のワード線，複数のダミーワード線（ＤＷＬ０、ＤＷＬ１），選択／非選択のビット線，ダミービット線（ＤＢＬ０、ＤＢＬ１）に印加する電圧を、それぞれ異なるように独立して制御する。ここで、メモリセルＭＣのダイオード３４のｎ型層がワード線ＷＬ側に形成され、ｐ型層がビット線ＢＬ側に形成されると仮定する。選択メモリセルＭＣ−ｓには、ビット線ＢＬ側の電圧がワード線ＷＬ側の電圧より高くなるように設定し、非選択メモリセルＭＣ−ｎｓには、ビット線ＢＬ側の電圧がワード線ＷＬ側の電圧より低く、または、ビット線ＢＬ側の電圧とワード線ＷＬ側が等しくなるように設定される。より具体的には、
図１０に示すように、制御回路１７は、ダミーワード線ＤＷＬ０に与える電圧を、選択，非選択のワード線ＷＬに与える電圧の間となるように制御する（ＶＷＬ−ｓ（第１電圧）＜ＶＤＷＬ０（第３電圧）＜ＶＷＬ−ｎｓ（第２電圧））。また、ダミーワード線ＤＷＬ１，ＤＷＬ２の幅がワード線ＷＬの幅以上の場合、制御回路１７は、ダミーワード線ＤＷＬ１，ＤＷＬ２に与える電圧を、非選択のワード線ＷＬに与える電圧以下となるように制御する（ＶＤＷＬ１，２（第７電圧）≦ＶＷＬ−ｎｓ（第２電圧））。なお、配線幅がダミーワード線ＤＷＬ１，ＤＷＬ２と非選択のワード線ＷＬと等しい場合は、ＶＤＷＬ１，２（第７電圧）＝ＶＷＬ−ｎｓ（第２電圧）となる。
図１１に示すように、制御回路１７は、ダミービット線ＤＢＬ０に与える電圧を、選択，非選択のビット線ＢＬに与える電圧の間となるように制御する（ＶＢＬ−ｓ（第４電圧）＞ＶＤＢＬ０（第６電圧）＞ＶＢＬ−ｎｓ（第５電圧））。また、ダミービット線ＤＢＬ１，ＤＷＬ２の幅がビット線ＢＬの幅以上の場合、制御回路１７は、ダミービット線ＤＢＬ１，ＤＷＬ２に与える電圧を、非選択のビット線ＢＬに与える電圧以上となるように制御する（ＶＢＬ−ｎｓ（第５電圧）≦ＶＤＢＬ１，２（第８電圧））。なお、配線幅がダミービット線ＤＢＬ１，ＤＷＬ２と非選択のビット線ＢＬと等しい場合は、ＶＤＢＬ１，２（第８電圧）＝ＶＢＬ−ｎｓ（第５電圧）となる。
このように、本例では、上記図７、図８に示したセルの電気特性の面積依存性の関係より、セル面積に反比例させ、メモリセルＭＣおよびダミーメモリセルに流れる電流比を一定化するように、制御回路１７が、各配線に与える電圧を制御する。すなわち、選択メモリセルＭＣ−ｓ及び非選択メモリセルＭＣ−ｎｓに加わる電圧よりもダミーメモリセルＤＭＣＷ１及びＤＭＣＢ１に加わる電圧を低くする。また、ダミーワード線ＤＷＬ１、２の幅がワード線ＷＬの幅より大きい場合、選択メモリセルＭＣ−ｓ及び非選択メモリセルＭＣ−ｎｓに加わる電圧よりもダミーメモリセルＤＭＣに加わる電圧を低くする。また、ダミービット線ＤＢＬ１、２の幅がビット線ＢＬの幅より大きい場合、選択メモリセルＭＣ−ｓ及び非選択メモリセルＭＣ−ｎｓに加わる電圧よりもダミーメモリセルＤＭＣに加わる電圧を低くする。
また、ダミーワード線ＤＷＬ０とダミービット線ＤＢＬ０の交点に形成されるダミーメモリセルＤＭＣＢが上から見た面積が最も大きくなる。しかし、このダミーメモリセルＤＭＣＢは１つのセルアレイの各層に４つしか形成されない。一方、ダミーメモリセルＤＭＣＷ１及びＤＭＣＢ１は１つのセルアレイに（ビット線ＷＬの本数＋ワード線ＷＬの本数）×２つ形成される。ここで、ダミーメモリセルＤＭＣＢＷとダミーメモリセルＤＭＣＷ１及びＤＭＣＢ１の総面積を比べるとダミーメモリセルＤＭＣＷ１及びＤＭＣＢ１の方が大きくなる。
よって、制御回路１７は、メモリセルＭＣとダミーメモリセルＤＭＣＷ１及びＤＭＣＢ１に流れる電流比を一定にするように制御することが好ましい。
さらに、制御回路１７は、ＶＤＷＬ０とＶＤＢＬ０を等しくすることができればダミーメモリセルＤＭＣＢＷ１に流れるリーク電流を最も小さくすることができ、半導体記憶装置の動作の安定化することができる。
その結果、より具体的に各動作に対して、以下の図１２に示すように制御することができる。
２−１．データ書込み動作（情報記録／セット動作）
まず、メモリセルＭＣおよびダミーメモリセル（ＤＭＣＷ１，２，ＤＭＣＢ１，２，ＤＭＣＢＷ１，２，ＤＭＣ）のデータ書込み動作について、説明する。ここで、選択のメモリセルをＭＣ−ｓとし非選択のメモリセルをＭＣ−ｎｓとする。
メモリセルＭＣの場合、データを書き込むためには、時間ｔsetの間、選択されたメモリセルＭＣの記憶層を構成する可変抵抗素子３３に電圧を印加し、その選択可変抵抗素子３３内に電位勾配Ｖsetを発生させて電流を流せばよい。例えば、選択のメモリセルをＭＣ−ｓを書き込むためには選択ワード線ＷＬの電位が選択ビット線ＢＬの電位よりも相対的に低い状態を作る。ビット線ＢＬを固定電位（例えば、数Ｖ程度）とすれば、ワード線ＷＬに接地電位を与えればよい。尚、このデータ書き込み動作の際には、非選択のワード線ＷＬ及び非選択のビット線ＢＬの交点に形成される非選択メモリセルＭＣ−ｎｓ２のダイオード３４に逆バイアスが加わるような電位関係にしておく。例えば、非選択のビット線ＢＬに接地電位を与え、非選択のワード線ＷＬに固定電位（例えば、数Ｖ程度）を与える。このとき、非選択メモリセルＭＣ−ｎｓ２には電位勾配Ｖset−ｎが加わることになる。
また、選択のワード線ＷＬ及び非選択のビット線ＢＬの交点及び、非選択のワード線ＷＬ及び選択のビット線ＢＬに形成される非選択メモリセルＭＣ−ｎｓ１に与える電位は、非選択のワード線ＷＬに与える電位を選択のビット線ＢＬに与える電位に与える電位と等しく、選択のワード線ＷＬに与える電位を非選択のビット線ＢＬに与える電位と等しくすれば、非選択メモリセルＭＣ−ｎｓ１に加わる電位勾配を０にすることができる。
また、データ書き込み動作前のスタンバイ時には、全てのワード線ＷＬ及び全てのビット線ＢＬをプリチャージしておくことが好ましい。また、情報記録のための電圧印加は、ワード線ＷＬの電位がビット線ＢＬの電位よりも相対的に高い状態を作ることにより発生させてもよい。
ダミーメモリセル（ＤＭＣＷ，ＤＭＣＢ，ＤＭＣＢＷ）の場合、ダミーメモリセルに印加される電位勾配ＤＶsetが、非選択のメモリセルＭＣ−ｎｓ２に印加される電位勾配Ｖset−ｎより小さく（ＤＶset＜Ｖset）なるように、ダミーワード線（ＤＷＬ０〜ＤＷＬ２）およびダミービット線（ＤＢＬ０〜ＤＢＬ２）を制御する。
２−２．データ読み出し動作（情報再生動作）
メモリセルＭＣの場合、データ読み出し動作は、例えば、時間ｔreadの間、電圧パルスを選択された可変抵抗素子３３に印加し、そのメモリセルＭＣの抵抗によって定まる電流を検出することにより行う。ここで、この電圧パルスは、可変抵抗素子３３を構成する材料が状態変化を起こさない程度の微小な振幅とすることが望ましい。例えば、読み出し電圧を、ビット線ＢＬから選択メモリセルＭＣに印加し、センスアンプ１３によりそのときの電流値を測定することにより行う。
ダミーメモリセル（ＤＭＣＷ，ＤＭＣＢ，ＤＭＣＢＷ）の場合、ダミーメモリセルに印加される電位勾配ＤＶreadが、非選択のメモリセルＭＣ−ｎｓ２に印加される電位勾配Ｖread−ｎより小さく（ＤＶread＜Ｖread）なるように、ダミーワード線（ＤＷＬ０〜ＤＷＬ２）およびダミービット線（ＤＢＬ０〜ＤＢＬ２）を制御する。
２−３．データ消去動作（リセット動作）
メモリセルＭＣの場合、データ消去動作は、時間ｔresetの間、選択された可変抵抗素子３３を大電流パルスによりジュール加熱して、その可変抵抗素子３３における酸化還元反応を促進させることにより行う。
ダミーメモリセル（ＤＭＣＷ，ＤＭＣＢ，ＤＭＣＢＷ）の場合、ダミーメモリセルに印加される電位勾配ＤＶresetが、非選択のメモリセルＭＣ−ｎｓ２に印加される電位勾配Ｖreset−ｎより小さく（ＤＶreset＜Ｖreset）なるように、ダミーワード線（ＤＷＬ０〜ＤＷＬ２）およびダミービット線（ＤＢＬ０〜ＤＢＬ２）を制御する。
＜３．作用効果＞
この実施形態に係る半導体記憶装置によれば、少なくとも下記（１）の効果が得られる。
（１）動作の安定化に有利である。
図１０に示したように、制御回路１７は、選択のワード線ＷＬに電圧ＶＷＬ−ｓ（第１電圧）を印加し、非選択のワード線ＷＬに電圧ＶＷＬ−ｓｎ（第２電圧）を印加し、ダミーワード線ＤＷＬ０に電圧ＶＤＷＬ０（第３電圧）を印加し、上記第１乃至第３電圧が異なるように独立して制御する。より具体的には、制御回路１７は、ダミーワード線ＤＷＬ０に与える第３電圧を、選択，非選択のワード線ＷＬに与える第１，第２電圧の間となるように制御する（ＶＷＬ−ｓ（第１電圧）＜ＶＤＷＬ０（第３電圧）＜ＶＷＬ−ｎｓ（第２電圧））。
このため、非選択のメモリセルＭＣに流れる電流と第１ダミーメモリセルＤＭＣＷに流れる電流とを均一化でき、その電流比を一定とすることができる。
図１１に示すように、制御回路１７は、選択のビット線ＢＬに電圧ＶＢＬ−ｓ（第４電圧）を印加し、非選択のビット線ＢＬに電圧ＶＢＬ−ｓｎ（第５電圧）を印加し、ダミービット線ＤＢＬ０に電圧ＶＤＢＬ０（第６電圧）を印加し、上記第４乃至第６電圧が異なるように制御する。より具体的には、制御回路１７は、ダミービット線ＤＢＬ０に与える第６電圧を、選択，非選択のビット線ＢＬに与える第４，第５電圧の間となるように制御する（ＶＢＬ−ｓ（第４電圧）＞ＶＤＢＬ０（第６電圧）＞ＶＢＬ−ｎｓ（第５電圧））。
このため、非選択のメモリセルＭＣに流れる電流と第１ダミーメモリセルＤＭＣＷに流れる電流とを均一化でき、その電流比を一定とすることができる。
その結果、例えば、図１２に示したように、データ書込み動作等の各動作の際に、非選択のメモリセルＭＣに流れる電流と第１ダミーメモリセルＤＭＣＷに流れる電流とを均一化でき、その電流比を一定とするように、制御することができる。
以上のように、本例に係る構成および動作によれば、メモリセルアレイ１０の中央部と外周部との間で一括にバイアスを印加せず、セル面積に対応して、電圧を独立して印加する。そのため、メモリセルアレイ１０の中央部と外周部との間でのセルの電流比を均一化できるため、動作の安定化に対して有利である。
（２）信頼性を向上できる。
上記（１）のように、本例では、メモリセルアレイ１０の中央部と外周部との間でのセルの電流比を均一化できる。その結果、ダミーワード線（ＤＷＬ０〜ＤＷＬ２）線，ダミービット線（ＤＢＬ０〜ＤＢＬ２）線の仕上がりの線幅に伴う、記憶層３３やダイオード３４の電気特性にかかわらず、独立して印加電圧を制御することができる点で、信頼を向上に対して有利である。
例えば、記憶層３３とダイオード３４を上下の配線（ＷＬ、ＢＬ、ＤＷＬ、ＤＢＬ）を加工する際に同時に加工して形成するとき、形成されるメモリセルＭＣおよびダミーメモリセルＤＭＣの大きさは上記配線の寸法よって決定される。本例のセルアレイ端などで線幅が大きい配線（ＤＷＬ０，ＤＢＬ０）が配置されるとき、その間にできるダミーメモリセル素子面積も大きくなるため、その他の素子と同様の電圧をかけても同様の動作をすることは保障できず、想定外の動作をして支障をきたしてしまうからである。
［第２の実施形態（ビット線フックアップ領域（ビット線引き出し領域）の一例）］
次に、第２の実施形態に係る半導体記憶装置について、図１３乃至図１５を用いて説明する。この実施形態は、ビット線フックアップ領域（ビット線引き出し領域）ＢＬ＿ＨＵの一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
＜構成例＞
背景 図１３に示すように、ビット線フックアップ領域ＢＬ＿ＨＵであっても、ダミーワード線（ＤＷＬ−ＨＵ）、ビット線ＢＬ、ダミービット線（ＤＢＬ０〜ＤＢＬ２）が配置され、その交差位置にはそれぞれダミーメモリセルが同様に形成される。本例は、ビット線フックアップ領域ＢＬ＿ＨＵに配置されるダミーメモリセル間の電流を均一化でき、その電流比をメモリセルＭＣの電流比と同じにするものである。
例えば、特開２００９−１３０１４０に示すように記憶層３３とダイオード３４を上下の配線（ＷＬ、ＢＬ、ＤＷＬ、ＤＢＬ）を加工する際に同時に加工して形成する製造方法が知られている。この時、形成されるメモリセルＭＣおよびダミーメモリセルＤＭＣ等の大きさは上記配線の寸法よって決定される。 一方、ビット線フックアップ領域ＢＬ＿ＨＵはその領域が広く、図４に示すビット線ＢＬ（１）とビット線ＢＬ（２）の間にダミーワード線ＤＷＬを配置しないとメモリセルＭＣ（ｕ）間を埋め込む層間絶縁層５０を平坦化する際にdishingが生じ、この層間絶縁層５０の上層に形成されるビット線ＢＬ（２）の異形状が発生してしまう。
そのため、ビット線フックアップ領域ＢＬ＿ＨＵにもダミーワード線ＤＷＬ−ＨＵを配置する必要があるが、上記製造方法を本例のワード線フックアップ領域ＷＬ＿ＨＵに適用した場合に問題が生じる。
ここで、ビット線フックアップ領域ＢＬ＿ＨＵのダミーワード線（ＤＷＬ−ＨＵ）の配線幅はセルアレイ中のワード線ＷＬより太くすることが好ましい。ビット線フックアップ領域ＢＬ＿ＨＵはセルアレイの外側に配置されおりパターンが粗な領域のためである。その結果、このビット線フックアップ領域ＢＬ＿ＨＵのダミーワード線（ＤＷＬ−ＨＵ）とビット線ＢＬの交点にもメモリセルＭＣより上から見た面積の大きいダミーメモリセルＤＭＣ−ＨＵが形成されてしまう。
平面構成例
図１３に示すように、ダミーワード線ＤＷＬ−ＨＵは、ワード線方向に沿って延び、ビット線方向において所定の間隔で配置されている。また、ダミーワード線ＤＷＬ−ＨＵの線幅はワード線の線幅よりも太い（線幅：ｄＤＷＬ−ＨＵ＞ｄＷＬ）。また、ＢＬ方向における、ダミーワード線ＤＷＬ−ＨＵ間には複数のコンタクト接地領域ＣＴが形成されている。
ビット線（下層配線）ＢＬは、ビット線方向に沿ってそれぞれ配置される。
最も外側のダミービット線（ダミー第１下層配線）ＤＢＬ０は、ビット線方向に沿って配置され、その線幅はビット線ＢＬの線幅よりも太い（線幅：ｄＢＷＬ＞ｄＢＬ）。
ダミービット線ＤＢＬ０に隣接するダミービット線（ダミー第２，第３下層配線）ＤＢＬ１，ＤＢＬ２の線幅は、少なくともビット線ＷＬの線幅以上である（線幅：ｄＤＢＬ１，ｄＤＢＬ２≧ｄＢＬ）。
断面構成例
上記図１３中のコンタクト接地領域ＣＴにおけるＡ−Ａ線に沿った断面構成例は、図１４のように示される。
図示するように、層間絶縁膜７７中に、順次、周辺回路へ接続される配線層Ｍ１，ビア層Ｖ２，配線層５５，ビア層Ｚｉａ，およびビット線ＢＬが設けられる。ここで、上述した製造方法を用いると層間絶縁膜７７の上面がビット線及びワード線ＷＬの上面毎に区切られ、層間絶縁膜７７は第１乃至第３層間絶縁膜７７−１〜７７−３に分割されることになる。なお、配線層５５は各層のワード線ＷＬと同じ製造工程で形成されている。尚、ここでは、図示を省略するが、配線層５５をずらして、ビット線を含む複数の層を積層させている。
＜ビット線フックアップ領域の電圧関係＞
次に、図１５を用い、本例に係るビット線フックアップ領域ＢＬ＿ＨＵの電圧関係について説明する。
ここで、制御回路１７は、図９に示した非選択のメモリセルＭＣ−ｎｓとダミーメモリセルＤＭＣ−ＨＵに流れる電流比を一定とするために、複数のダミーワード線（ＤＷＬ−ＨＵ），選択／非選択のビット線，ダミービット線（ＤＢＬ０、ＤＢＬ１、ＤＢＬ２）に印加する電圧を、それぞれ異なるように独立して制御する。より具体的には、
制御回路１７は、ダミーワード線ＤＷＬ−ＨＵに与える電圧（ＶＤＷＬ−ＨＵ）を、図９に示した選択，非選択のワード線ＷＬに与える電圧の間となるように制御する（ＶＷＬ−ｓ（第１電圧）＜ＶＤＷＬ−ＨＵ（第３電圧）＜ＶＷＬ−ｎｓ（第２電圧））。
制御回路１７は、ダミービット線ＤＢＬ０に与える電圧を、選択，非選択のビット線ＢＬに与える電圧の間となるように制御する（ＶＢＬ−ｓ（第４電圧）＞ＶＤＢＬ０（第６電圧）＞ＶＢＬ−ｎｓ（第５電圧））。また、制御回路１７は、ダミービット線ＤＢＬ１，ＤＷＬ２に与える電圧を、非選択のビット線ＢＬに与える電圧以上となるように制御する（ＶＢＬ−ｎｓ（第５電圧）≦ＶＤＢＬ１，２（第８電圧））。
このように、本例では、上記図６、図７に示したセルの電気特性の面積依存性の関係より、セル面積に反比例させ、メモリセルＭＣおよびダミーメモリセルＤＭＣ−ＨＵに流れる電流比を一定化するように、制御回路１７が、各配線に与える電圧を制御する。
上記のように、この実施形態に係る半導体記憶装置によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。さらに、本例に示したように、ビット線フックアップ領域（ビット線引き出し領域）ＢＬ＿ＨＵに対しても、必要に応じて同様に適用することができる。
以上、第１乃至第２の実施形態を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
ＷＬ…ワード線、ＢＬ…ビット線、ダミーワード線…ＤＷＬ０〜ＤＷＬ２、ダミービット線…ＤＢＬ０〜ＤＢＬ２、第１電圧…ＶＷＬ−ｓ、第２電圧…ＶＷＬ−ｎｓ、第３電圧…ＶＤＷＬ０、第４電圧…ＶＢＬ−ｓ、第５電圧…ＶＢＬ−ｎｓ、第６電圧…ＶＤＢＬ０、第７電圧…ＶＤＷＬ１，２、第８電圧…ＶＤＢＬ１，２。

Claims (3)

  1. 複数の上層配線と、
    複数の下層配線と、
    前記上層配線より太い線幅を有するダミー上層配線と、
    前記上層配線と前記下層配線との交差位置に配置されるメモリセルと、
    前記ダミー上層配線と前記下層配線との交差位置に配置される第１ダミーセルと、
    選択の前記上層配線に第１電圧を印加し、非選択の前記上層配線に第２電圧を印加し、前記ダミー上層配線に第３電圧を印加し、前記第１乃至第３電圧が異なるように独立に制御する制御回路と、を具備し、
    前記制御回路は、非選択の前記メモリセルと前記第１ダミーセルに流れる電流比が一定となるように、前記第３電圧を、前記第１，第２電圧の間となるように制御すること
    を特徴とする半導体記憶装置。
  2. 複数の上層配線と、
    複数の下層配線と、
    前記上層配線より太い線幅を有するダミー上層配線と、
    前記上層配線と前記下層配線との交差位置に配置されるメモリセルと、
    前記ダミー上層配線と前記下層配線との交差位置に配置される第１ダミーセルと、
    前記下層配線より太い線幅を有するダミー下層配線と、
    前記上層配線と前記ダミー下層配線との交差位置に配置される第２ダミーセルと、
    選択の前記上層配線に第１電圧を印加し、非選択の前記上層配線に第２電圧を印加し、前記ダミー上層配線に第３電圧を印加し、前記第１乃至第３電圧が異なるように独立に制御する制御回路と、を具備し、
    前記制御回路は、選択の前記下層配線に第４電圧を印加し、非選択の前記下層配線に第５電圧を印加し、前記ダミー下層配線に第６電圧を印加し、前記第４乃至第６電圧が異なるように独立に制御し、
    非選択の前記メモリセルと前記第２ダミーセルに流れる電流比が一定となるように、前記第６電圧を、前記第４，第５電圧の間となるように制御すること
    を特徴とする半導体記憶装置。
  3. 前記上層配線，前記下層配線，および前記ダミー上層配線は、
    前記上層配線の引き出し領域、または前記下層配線の引き出し領域に配置されること
    を特徴とする請求項１または２に記載の半導体記憶装置。
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