JP2011066149A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】不揮発性半導体記憶装置の特性の向上を図る。
【解決手段】不揮発性半導体記憶装置は、互いに交差する複数の第１配線および複数の第２配線と、前記第１配線と前記第２配線との各交差部に配置された複数のメモリセルとを具備する。複数の前記メモリセルのそれぞれは、前記第１配線に接続された整流素子と、前記整流素子上に形成された下部電極と、前記下部電極上に形成された可変抵抗素子と、前記可変抵抗素子上に形成され、前記第２配線に接続された上部電極と、を有し、前記第１配線方向に隣接した複数の前記メモリセルの前記整流素子の一部は、接続されている。
【選択図】 図５

Description

本発明は、可変抵抗素子を有する３次元型の不揮発性半導体記憶装置に関する。

電気的に書き換え可能な可変抵抗素子の抵抗値情報を不揮発に記憶するＲｅＲＡＭ（Resistance Random Access Memory）が開発されている。このＲｅＲＡＭは、高集積化を図るため、３次元型構造が提案されている（例えば、特許文献１参照）。この３次元型ＲｅＲＡＭは、ワードラインとビットラインとが互いに直交し、これらの各交点にメモリセルが配置されるクロスポイント型構造を有する。

このような３次元ＲｅＲＡＭの微細化に伴い、クロスポイント型メモリセルアレイのダイオードも微細化される。これにより、ダイオード下部と配線との接触面積低下によるダイオードの特性信頼性劣化が問題となっている。

特開２００５−５２２０４５号公報

本発明は、特性の向上を図ることが可能な不揮発性半導体記憶装置を提供する。

本発明の第１の視点による不揮発性半導体記憶装置は、互いに交差する複数の第１配線および複数の第２配線と、前記第１配線と前記第２配線との各交差部に配置された複数のメモリセルとを具備する。複数の前記メモリセルのそれぞれは、前記第１配線に接続された整流素子と、前記整流素子上に形成された下部電極と、前記下部電極上に形成された可変抵抗素子と、前記可変抵抗素子上に形成され、前記第２配線に接続された上部電極と、を有し、前記第１配線方向に隣接した複数の前記メモリセルの前記整流素子の一部は、接続されている。

本発明によれば、特性の向上を図ることが可能な不揮発性半導体記憶装置を提供できる。

本発明の各実施形態に係る不揮発性半導体記憶装置の全体構成を示すブロック図。 本発明の各実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構成を示す図。 本発明の各実施形態に係る不揮発性半導体記憶装置のセルアレイを示す回路図。 本発明の各実施形態に係る不揮発性半導体記憶装置のメモリセルを示す断面図。 図５（ａ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を示す斜視図、図５（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置のビット線に沿った断面図。 図６（ａ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図、図６（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示すものであり、ビット線に沿った断面図。 図７（ａ）は、図６（ａ）に続く製造工程を示す斜視図、図７（ｂ）は、図６（ｂ）に続く製造工程を示す断面図。 図８（ａ）は、図７（ａ）に続く製造工程を示す斜視図、図８（ｂ）は、図７（ｂ）に続く製造工程を示す断面図。 図９（ａ）は、図８（ａ）に続く製造工程を示す斜視図、図９（ｂ）は、図８（ｂ）に続く製造工程を示す断面図。 図１０（ａ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成を示す斜視図、図１０（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置のビット線に沿った断面図。 本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示すものであり、ビット線に沿った断面図。 図１１に続く、製造工程を示す断面図。 本発明の第３の実施形態に係る不揮発性半導体記憶装置のビット線に沿った断面図。 本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造工程を示すものであり、ビット線に沿った断面図。 本発明の第４の実施形態に係る不揮発性半導体記憶装置のビット線に沿った断面図。 本発明の第４の実施形態に係る不揮発性半導体記憶装置の製造工程を示すものであり、ビット線に沿った断面図。 図１６に続く、製造工程を示す断面図。

本発明の実施の形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。

＜１．クロスポイント型メモリセル＞
［１−１．全体構成例］
まず、本発明の各実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、本実施形態に係る不揮発性半導体記憶装置のブロック図を示している。

図１に示すように、本実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイ１０、ロウデコーダ１１、カラムゲート１２、センスアンプ１３、アドレスバッファ１４−１、コマンドバッファ１４−２、ヒューズ用レジスタ１５、パワーオンリセット回路１６、制御回路１７、電圧生成回路１８、および入出力バッファ１９を備える。

メモリセルアレイ１０は、複数のビット線およびワード線の交差位置にマトリクス状にそれぞれ配置されランダムアクセスされる複数のメモリセルをそれぞれ有するメモリセルアレイ領域１０−１，１０−２、およびＲＯＭ ヒューズアレイ領域１０−３を有する。また、メモリセルアレイ１０は、ロウデコーダ１１、カラムゲート１２、およびセンスアンプ１３を有する。このメモリセルアレイ１０は、後述するように半導体基板の基板面垂直方向に、複数積層される３次元構造である。

ロウデコーダ１１は、ロウアドレスをデコードする。また、ロウデコーダ１１は、ワード線を駆動する駆動回路を備える。

カラムゲート１２は、カラムアドレスをデコードする。また、カラムゲート１２は、ビット線を駆動する駆動回路を備える。図１において、カラムゲート１２は、ここでは図示しないが、後述するように、メモリセルアレイ１０の上側（Upper）および下側（Lower）にそれぞれ配置される。

センスアンプ１３は、カラムゲート１２およびビット線に電気的に接続され、メモリセルのデータを読み出す。センスアンプ１３も、カラムゲート１２と同様に、メモリセルアレイ１０の上側（Upper）および下側（Lower）にそれぞれ配置される。また、センスアンプ１３は、後述するＩ／Ｏピン０〜Ｉ／Ｏピン７のビット数の複数倍だけ存在する。

アドレスバッファ１４−１は、ロウデコーダ１１およびカラムゲート１２に電気的に接続され、ロウアドレスおよびカラムアドレスを一時的に保持する。

コマンドバッファ１４−２は、制御回路１７に電気的に接続され、制御コマンドを一時的に保持する。

ヒューズ用レジスタ１５は、入出力バッファ１９にデータバス線を介して電気的に接続され、例えば、管理データ等の必要なデータを保持する。

パワーオンリセット回路１６は、この装置のパワーオンを検知してリセット信号を制御回路１７に出力する。

電圧生成回路１８は、ロウデコーダ１１、カラムゲート１２、センスアンプ１３に電気的に接続され、制御回路１７の制御に従ってこれらの回路に必要な電圧を供給する。

入出力バッファ１９は、センスアンプ１３およびヒューズ用レジスタ１５にデータバス線を介して電気的に接続され、ホスト装置等の外部からのデータ（Data）、アドレス（Address）、コマンド（Command）を一時的に保持する。

制御回路１７は、上記回路を制御し、データ書き込み、データ読み出し、データ消去を行う。

［１−２．メモリセルアレイの構成例］
次に、本実施形態に係るメモリセルアレイ１０の構成について説明する。図２は、図１におけるメモリセルアレイ１０の構成例を示している。ここで、図２において、図１におけるメモリセルアレイ１０は、メモリセル領域２０−３を示している。

図２に示すように、メモリセル領域２０−３には、複数のＭＡＴ（マット）２１、および周辺回路２５が配置される。

破線で示すように、各ＭＡＴ２１は、セルアレイ２２、カラムゲート１２−１，１２−２、センスアンプ１３−１，１３−２、ロウデコーダ１１を有する。

セルアレイ２２は、セルアレイ領域２７に配置され、複数のワード線とビット線との交差位置にマトリクス状に配置されランダムアクセスされる複数のメモリセルを有する。

カラムゲート１２−１は、セルアレイ周辺領域２６−１におけるセルアレイ２２の上側（Upper）に配置される。カラムゲート１２−２は、セルアレイ周辺領域２６−２におけるセルアレイ２２の下側（Lower）に配置される。

センスアンプ１３−１は、セルアレイ周辺領域２６−１におけるカラムゲート１２−１の上側（Upper）に配置される。センスアンプ１３−２は、セルアレイ周辺領域２６−２におけるカラムゲート１２−２の下側（Lower）に配置される。

なお、カラムゲート１２−１、１２−２およびセンスアンプ１３−１、１３−２はセルアレイ２２の片側に形成することも可能である。

また、ロウデコーダ１１は、セルアレイ周辺領域２６−１におけるセルアレイ２２の横側に配置される。

周辺回路２５は、本実施形態の場合、ＭＡＴ２１の下にそれぞれ配置される。周辺回路２５は、半導体基板の表面領域に配置される、例えば、後述する打ち返しウェル、ＣＭＯＳ回路、キャパシタ等がある。また、カラムゲート１２−１、１２−２およびセンスアンプ１３−１、１３−２、ロウデコーダ１１を周辺回路２５に配置することも可能である。

周辺領域２０−２には、例えば、データ入出力回路等のその他の周辺回路が配置されても良い。

ＰＡＤ領域２０−１には、ＰＡＤ（パッド）が配置される。このパッドは、例えば、アドレスおよびコマンドが入力されるＩ／Ｏ０パッド〜Ｉ／Ｏ７パッドや、チップイネーブル信号が入力される／ＣＥパッド等の制御パッド等を含んでいる。

［１−３．セルアレイの回路構成およびその動作］
次に、本実施形態に係るセルアレイ２２の回路構成およびその動作について説明する。図３は、図２のＭＡＴ２１におけるセルアレイ２２の回路図を示している。

図３に示すように、本実施形態に係るセルアレイ２２において、複数のメモリセルＭＣは、複数のビット線ＢＬｊ−１〜ＢＬｊ＋１とワード線ＷＬｉ−１〜ＷＬｉ＋１との交差位置にマトリクス状に配置され、ランダムアクセスされる（クロスポイント型メモリセル）。

メモリセルＭＣは、それぞれ可変抵抗素子３３とダイオード３４とで構成される。可変抵抗素子の電流経路の一端はビット線ＢＬｊ−１〜ＢＬｊ＋１に接続され、電流経路の他端はダイオード３４のカソードに接続される。ダイオード３４のアノードは、ワード線ＷＬｉ−１〜ＷＬｉ＋１に接続される。

ワード線ＷＬｉ−１〜ＷＬｉ＋１の一端は、ロウデコーダ１１に接続される。ビット線ＢＬｊ−１〜ＢＬｊ＋１の一端は、カラムゲート１２に電気的に接続される。

＜データ書き込み動作（情報記録／セット動作）＞
次に、メモリセルＭＣのデータ書き込み動作について、簡単に説明する。

データを書き込むためには、選択されたメモリセルＭＣの可変抵抗素子３３に電圧を印加し、その選択された可変抵抗素子３３内に電位勾配を発生させて電流を流せばよい。例えば、図３において、ワード線ＷＬｉとビット線ＢＬｊとの交点のメモリセルＭＣにセット動作を行う場合、例えばワード線ＷＬｉに３Ｖ、ビット線ＢＬｊに接地電位を与える。同時に、例えばワード線ＷＬｉ−１およびＷＬｉ＋１に接地電位、ビット線ＢＬｊ−１およびＢＬｊ＋１に３Ｖを与える。このとき、ダイオード３４がなければ、ワード線ＷＬｉとビット線ＢＬｊとの交点のメモリセルＭＣ以外のメモリセルＭＣに逆バイアスがかかり、リセット動作を起こしてしまう。すなわち、ダイオード３４は、メモリセルＭＣに流れる電流方向を一定にすることにより、クロスポイント型メモリセル構造を可能にしている。

尚、データ書き込み動作前のスタンバイ時に、全てのワード線ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１および全てのビット線ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１をプリチャージしておくことが望ましい。

＜データ読み出し動作（情報再生動作）＞
次に、メモリセルＭＣのデータ読み出し動作について、簡単に説明する。

データ読み出し動作は、例えば、電圧パルスを選択された可変抵抗素子３３に印加し、そのメモリセルＭＣの抵抗によって定まる電流を検出することにより行う。ここで、この電圧パルスは、可変抵抗素子３３を構成する材料が状態変化を起こさない程度の微小な振幅とすることが望ましい。

例えば、読み出し電圧を、ビット線ＢＬｊから選択メモリセルＭＣに印加し、センスアンプ１３によりそのときの電流値を測定する。

＜データ消去動作（リセット動作）＞
次にメモリセルＭＣのデータ消去動作について、簡単に説明する。

データ消去動作は、例えば、選択された可変抵抗素子３３を大電流パルスによりジュール加熱して、その可変抵抗素子３３における酸化還元反応を促進させることにより行う。

［１−４．メモリセルの構成］
次に、本実施形態に係るメモリセルＭＣの構成について説明する。図４は、メモリセルＭＣの断面図を示している。

図４に示すように、本実施形態に係るメモリセルＭＣは、ビット線ＢＬｊとワード線ＷＬｉとの間に、ダイオード３４、および可変抵抗素子として働く記憶層（抵抗変化層）３３が積層された構造である。

より具体的には、ビット線ＢＬｊ上に、バリアメタル３５を介してダイオード３４が形成されている。このダイオード３４上に、下部電極３６を介して可変抵抗素子３３が形成されている。この可変抵抗素子３３上に、上部電極３７を介してワード線ＷＬｉが形成されている。すなわち、メモリセルＭＣは、下部でビット線ＢＬｊに接続され、上部でワード線ＷＬｉに接続されている。

バリアメタル３５、下部電極３６および上部電極３７は、例えばＴｉＮ膜、Ｗ膜またはＴｉＮ膜、あるいはこれらの積層膜で構成され、その膜厚はそれぞれ、例えば１０ｎｍである。ダイオード３４は、例えばＰＩＮダイオード（上部側からＰ＋型の領域（第１不純物領域３４−１）、Ｎ−型の領域（ｎ−層）、Ｎ＋型の領域（第２不純物領域３４−２））であり、その膜厚は、例えば１００ｎｍである。

なお、ダイオード３４は、ＰＩＮダイオードに限らず、ＳＩＳ（Silicon Insulator Silicon）などのトンネルダイオード（上部側からＰ＋型の領域（第１不純物領域３４−１）、トンネル酸化膜、Ｎ＋型の領域（第２不純物領域３４−２））であってもよい。

＜２．第１の実施形態＞
第１の実施形態は、隣接したメモリセル間でダイオードの下側の一部が接続されている例である。

［２−１．構造］
まず、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構造について説明する。

図５（ａ）は、本実施形態に係るクロスポイント型メモリセルを有する３次元ＲｅＲＡＭの構成を示している。

図５（ａ）に示すように、本実施形態に係る３次元ＲｅＲＡＭは、図示せぬ半導体基板上にセルアレイ２２ａとセルアレイ２２ｂとが積層された構造である。セルアレイ２２ａにおいて、ビット線ＢＬ１−１乃至１−５とＷＬ１乃至３とがそれぞれ交差し、それぞれの交差部にメモリセルＭＣ１が配置されている。セルアレイ２２ｂにおいて、ビット線ＢＬ２−１乃至２−５とＷＬ１乃至３とがそれぞれ交差し、それぞれの交差部にメモリセルＭＣ２が配置されている。これらセルアレイ２２ａとセルアレイ２２ｂとが積層された構造であるため、本実施形態に係る３次元ＲｅＲＡＭは、例えば半導体基板上に一層だけ配置される二次元構造のセルアレイに比べ、単位面積あたりの容量を増大することができる。

なお、ここではセルアレイ２２ａおよび２２ｂの２層構造を示しているが、これに限らず、例えば３層、４層、…、とさらにセルアレイ２２ｃ，ｄ…，を積層した構造としてもよい。

図５（ｂ）は、図５（ａ）のビット線方向における断面図である。図５（ｂ）に示すように、本実施形態に係る３次元ＲｅＲＡＭは、ビット線ＢＬに沿った断面において、ビット線ＢＬ１、メモリセルＭＣ１、ワード線ＷＬ、メモリセルＭＣ２およびビット線ＢＬ２が順に積層された構造である。また、隣接したメモリセルＭＣ１、ワード線ＷＬおよびメモリセルＭＣ２間に、層間絶縁膜４１として、例えばシリコン酸化膜が埋め込まれている。

メモリセルＭＣ１は、ビット線ＢＬ１上に形成され、図４で示した構造を有している。すなわち、メモリセルＭＣ１は、バリアメタル３５ａ、ダイオード３４ａ、下部電極３６ａ、可変抵抗素子３３ａおよび上部電極３７ａを有している。

バリアメタル３５ａは、ビット線ＢＬ１上に形成されている。このバリアメタル３５ａは、ビット線ＢＬ１上の全面に形成され、隣接したメモリセルＭＣ１間で連続して形成されている。

ダイオード３４ａは、バリアメタル３５ａ上に形成されている。このダイオード３４ａは例えば、上部側に形成されたＰ＋型（第１導電型）の第１不純物領域３４ａ−１と下部側に形成されたＮ＋型（第２導電型）の第２不純物領域３４ａ−２とで構成されている。また、第１不純物領域３４ａ−１と第２不純物領域３４ａ−２との間に、Ｎ−型の不純物領域（ｎ−層）が形成されてもよい。ここで、特に記載しない場合は、ｎ−層は第２不純物領域３４ａ−２の上部であると扱う。このダイオード３４ａにより、ワード線ＷＬからビット線ＢＬ１への一方向のみに電流が流れる。また、ダイオード３４ａは、下部側の一部、すなわち、第２不純物領域３４ａ−２の一部がビット線ＢＬ方向に隣接したメモリセルＭＣ１間で連続して形成されている。このとき、隣接したワード線ＷＬ間で電流が流れないように、少なくとも第１不純物領域３４ａ−１はビット線ＢＬ方向に隣接したメモリセルＭＣ１間で層間絶縁膜４１により電気的に分離されている。ここで、ビット線ＢＬ方向に隣接したメモリセルＭＣ１間において第１不純物領域３４ａ−１が接続されていると、ワード線ＷＬ１に正の電圧を、ワード線ＷＬ２およびビット線ＢＬ１に０Ｖを加えるとワード線ＷＬ１からワード線ＷＬ２に電流が流れてしまい、誤読み出し等が発生してしまう。

下部電極３６ａは、ダイオード３４ａ上に形成されている。この下部電極３６ａは、隣接したメモリセルＭＣ１間で分離されていればよく、ダイオード３４ａとの界面における接触面積は大きいことが望ましい。

可変抵抗素子３３ａは下部電極３６ａ上に形成され、上部電極３７ａは可変抵抗素子３３ａ上に形成されている。これら可変抵抗素子３３ａおよび上部電極３７ａはそれぞれ、隣接したメモリセルＭＣ１間で分離されている。このようにして、バリアメタル３５ａ、ダイオード３４ａ、下部電極３６ａ、可変抵抗素子３３ａおよび上部電極３７ａでメモリセルＭＣ１が構成されている。

ワード線ＷＬは、メモリセルＭＣ１上に形成され、ビット線ＢＬ１に直交している。このワード線ＷＬは、ビット線ＢＬ方向に隣接したメモリセルＭＣ１間で層間絶縁膜４１により分離されている。

メモリセルＭＣ２は、ワード線ＷＬ上に形成され、バリアメタル３５ｂ、ダイオード３４ｂ、下部電極３６ｂ、可変抵抗素子３３ｂおよび上部電極３７ｂで構成されている。このメモリセルＭＣ２は、バリアメタル３５ｂおよびダイオード３４ｂがビット線ＢＬ方向に隣接したメモリセルＭＣ２間で層間絶縁膜４１により分離されている。また、メモリセルＭＣ２のダイオード３４ｂは、例えば上部側に形成されたＮ＋型（第２導電型）の第１不純物領域３４ｂ−１と下部側に形成されたＰ＋型（第１導電型）の第２不純物領域３４ｂ−２とで構成されている。さらに、第１不純物領域３４ｂ−１と第２不純物領域３４ｂ−２との間に、Ｎ−型の不純物領域（ｎ−層）が形成されていてもよい。ここで、特に記載しない場合は、ｎ−層は第２不純物領域３４ｂ−２の上部であると扱う。すなわち、メモリセルＭＣ１のダイオード３４ａとは反対の構造を有する。このダイオード３４ｂにより、ワード線ＷＬからビット線ＢＬ２への一方向のみに電流が流れる。また、ダイオード３４ｂは、下部側の一部がワード線ＷＬ方向に隣接したメモリセルＭＣ１間で連続して形成されている。このとき、ワード線ＷＬ方向に隣接したビット線ＢＬ間で電流が流れないように、少なくとも第１不純物領域３４ｂ−１は隣接したメモリセルＭＣ１間で層間絶縁膜４２により電気的に分離されている。

ビット線ＢＬ２は、メモリセルＭＣ２上に形成され、ワード線ＷＬ１乃至３に直交かつビット線ＢＬ１に平行している。

上述したように、本実施形態に係る３次元ＲｅＲＡＭでは、ビット線ＢＬに沿った断面において、ビット線ＢＬの直上に形成されたメモリセルＭＣ１のダイオード３４ａの第２不純物領域３４ａ−２の一部およびバリアメタル３５ａは、ビット線ＢＬ方向に隣接したメモリセルＭＣ間で連続して形成されている。

なお、図５（ｂ）において、ビット線ＢＬに沿った断面として３次元ＲｅＲＡＭを説明したが、ワード線ＷＬに沿った断面においても、３次元ＲｅＲＡＭは同様の構造を有する。すなわち、ワード線ＷＬに沿った断面では、ワード線ＷＬの直上に形成されたメモリセルＭＣのダイオード３４の一部、すなわち、第２不純物領域３４ｂ−２の一部およびバリアメタル３５は、ワード線ＷＬ方向に隣接したメモリセルＭＣ間で連続して形成されている。

［２−２．製造方法］
次に、第１の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図６（ａ）乃至図９（ａ）は、第１の実施形態に係る３次元ＲｅＲＡＭの製造工程を示し、図６（ｂ）乃至図９（ｂ）は、図６（ａ）乃至図９（ａ）のビット線方向における断面図を示している。ここで、図５における第１不純物領域３４−１および第２不純物領域３４−２は省略している。また、ビット線ＢＬ１−１乃至１−５を形成するための層をビット線層ＢＬ１、バリアメタル３５ａを形成するための層をバリアメタル層３５ａ、ダイオード３４ａを形成するための層をダイオード層３４ａ、下部電極３６ａを形成するための層を下部電極層３６ａ、可変抵抗素子３３ａを形成するための層を可変抵抗素子層３３ａ、上部電極３７ａを形成するための層を上部電極層３７ａと称する。さらに、ワード線ＷＬ１乃至３を形成するための層をワード線層ＷＬ、バリアメタル３５ｂを形成するための層をバリアメタル層３５ｂ、ダイオード３４ｂを形成するための層をダイオード層３４ｂ、下部電極３６ｂを形成するための層を下部電極層３６ｂ、可変抵抗素子３３ｂを形成するための層を可変抵抗素子層３３ｂ、上部電極３７ｂを形成するための層を上部電極層３７ｂ、ビット線ＢＬ２−１乃至２−５を形成するための層をビット線層ＢＬ２と称する。

まず、図６（ａ）および（ｂ）に示すように、セルアレイ２２ａを構成する層が堆積され、加工される。具体的には、ビット線層ＢＬ１、バリアメタル層３５ａ、ダイオード層３４ａ、下部電極層３６ａ、可変抵抗素子層３３ａおよび上部電極層３７ａが順に積層される。その後、上部電極層３７ａ上に図示せぬマスクが形成され、例えばＲＩＥによりビット線ＢＬ方向に沿って、上部電極層３７ａ、可変抵抗素子層３３ａ、下部電極層３６ａ、ダイオード層３４ａ、バリアメタル層３５ａおよびビット線層ＢＬ１が一括加工されてワード線ＷＬ方向において分離される。これにより、ビット線ＢＬ１−１乃至１−５が形成される。その後、ワード線ＷＬ方向に分離された位置に層間絶縁膜４０としてシリコン酸化膜が埋め込まれる。その結果、上部電極層３７ａ、可変抵抗素子層３３ａ、下部電極層３６ａ、ダイオード層３４ａ、バリアメタル層３５ａがワード線ＷＬ方向に層間絶縁膜４０により分離される。その後、この層間絶縁膜４０および上部電極層３７ａ上にワード線層ＷＬが形成される。

次に、図７（ａ）および（ｂ）に示すように、ワード線層ＷＬ上に、セルアレイ２２ｂを構成する層が堆積される。具体的には、バリアメタル層３５ｂ、ダイオード層３４ｂ、下部電極層３６ｂ、可変抵抗素子層３３ｂおよび上部電極層３７ｂが順に積層される。

次に、図８（ａ）および（ｂ）に示すように、上部電極層３７ｂ上に図示せぬマスクが形成され、例えばＲＩＥによりワード線ＷＬ方向に沿って、セルアレイ２２ｂを構成する層、ワード線層ＷＬおよびセルアレイ２２ａを構成する層が一括加工され、セルアレイ２２ｂ、セルアレイ２２ａの上部およびワード線ＷＬの側面を露出する溝が形成される。具体的には、セルアレイ２２ｂを構成する上部電極層３７ｂ、可変抵抗素子層３３ｂ、下部電極層３６ｂ、ダイオード層３４ｂ、バリアメタル層３５ｂとワード線層ＷＬとセルアレイ２２ａを構成する上部電極層３７ａ、可変抵抗素子層３３ａ、下部電極層３６ａとがビット線ＢＬ方向において分離される。このとき、図８（ｂ）に示すように、メモリセルＭＣ１のダイオード層３４ａは途中まで加工される。これにより、ワード線ＷＬ１乃至３およびメモリセルＭＣ１が分離される。同時に、セルアレイ２２ｂを構成する上部電極層３７ｂ、可変抵抗素子層３３ｂ、下部電極層３６ｂ、ダイオード層３４ｂ、バリアメタル層３５ｂがビット線ＢＬ方向に分離される。また、メモリセルＭＣ１のダイオード３４ａの下部側は、ビット線ＢＬ方向に隣接したメモリセルＭＣ１間で連続して形成される。

次に、図９（ａ）および（ｂ）に示すように、隣接したメモリセルＭＣ１、ワード線ＷＬおよびメモリセルＭＣ２の間に、層間絶縁膜４１としてシリコン酸化膜が形成される。その結果、それぞれワード線ＷＬ１乃至３およびメモリセルＭＣ１が形成される。同時に、上部電極層３７ａ、可変抵抗素子層３３ａ、下部電極層３６ａ、ダイオード層３４ａ、バリアメタル層３５ａがビット線ＢＬ方向に層間絶縁膜４０により分離される。その後、この層間絶縁膜４１および上部電極層３７ｂ上にビット線層ＢＬ２が形成される。

次に、図５（ａ）および（ｂ）に示すように、ビット線層ＢＬ２上に図示せぬマスクが形成され、例えばＲＩＥによりビット線ＢＬ方向に沿って、ビット線層ＢＬ２およびセルアレイ２２ｂを構成する層が一括加工され、セルアレイ２２ｂの上部およびビット線ＢＬ２の側面を露出する溝が形成される。具体的には、ビット線層ＢＬ２とセルアレイ２２ｂを構成する上部電極層３７ｂ、可変抵抗素子層３３ｂ、下部電極層３６ｂとがワード線ＷＬ方向において分離される。このとき、メモリセルＭＣ２のダイオード層３４ｂは途中まで加工される。これにより、ビット線ＢＬ２およびメモリセルＭＣ２が形成される。また、メモリセルＭＣ２のダイオード３４ｂの下部側は、ワード線ＷＬ方向に隣接したメモリセルＭＣ２間で連続して形成される。

その後、隣接したメモリセルＭＣ２、ビット線ＢＬの間に、層間絶縁膜４２としてシリコン酸化膜が形成される。その結果、それぞれビット線ＢＬ２−１乃至２−５およびメモリセルＭＣ２が形成される。

［２−３．効果］
上記第１の実施形態によれば、クロスポイント型メモリセルを有する３次元ＲｅＲＡＭにおいて、ビット線ＢＬの直上に形成されたメモリセルＭＣのダイオード３４ａの下側の一部は、ビット線ＢＬ方向に隣接したメモリセルＭＣ間で連続して形成されている。また、ワード線ＷＬの直上に形成されたメモリセルＭＣのダイオード３４ｂの下側の一部は、ワード線ＷＬ方向に隣接したメモリセルＭＣ間で連続して形成されている。すなわち、ダイオード３４ａの下面は、バリアメタル３５ａを介してビット線ＢＬ１の全面で電気的に接続され、ダイオード３４ｂの下面は、バリアメタル３５ｂを介してワード線ＷＬの全面で電気的に接続されている。したがって、ダイオード３４ａとビット線ＢＬ１およびダイオード３４ｂとワード線ＷＬとの接触面積が大きくなる。これにより、微細化に伴って生じるダイオード３４ａとビット線ＢＬ１およびダイオード３４ｂとワード線ＷＬとの間の接触面積の低下による信頼性の劣化を抑制することができる。また、接触面積を大きくすることで、ダイオード３４ａとビット線ＢＬ１およびダイオード３４ｂとワード線ＷＬとの界面の電流密度の増加を抑制することができる。これにより、ダイオード３４ａとビット線ＢＬ１およびダイオード３４ｂとワード線ＷＬとの界面の破壊による劣化を抑制でき、信頼性を向上することができる。また、ダイオード電流の順方向における電流の増加にも効果的である。

さらに、本実施形態に係る不揮発性半導体記憶装置の製造方法によれば、ビット線ＢＬおよびワード線ＷＬが形成される際、セルアレイ２２を構成する積層膜が一括加工され、ダイオード３４層の途中まで加工される。このダイオード層３４ａおよび３４ｂの膜厚は比較的大きいため、セルアレイ２２を構成する積層膜の膜厚の大部分を占める。したがって、ダイオード層３４ａおよび３４ｂに対する加工を途中までにすることにより、加工部分のアスペクト比の低減を図ることができ、プロセスを容易にすることができる。

また、特にダイオードの逆方向特性を改善するためにｎ−層の膜厚が厚い。すなわち、半導体基板の基板面垂直方向において、第１不純物領域３４ａ−１を第２不純物領域３４ａ−２よりも上側に配置することにより、加工部分のアスペクト比の低減を効果的に図ることができる。

なお、本実施形態において、ＰＩＮダイオードを例に説明したが、Ｎ−型の不純物領域の代わりにトンネル酸化膜を有するトンネルダイオードであっても同様に有効である。

＜３．第２の実施形態＞
第１の実施形態は、１回のドライエッチングにより、ワード線ＷＬまたはビット線ＢＬを加工し、隣接したメモリセルＭＣ間でダイオードの一部が接続された構造が形成された。これに対し、第２の実施形態では、第１の実施形態によるドライエッチング加工後に、さらにスペーサプロセスを用いて追加加工を行う例である。なお、本実施形態において、第１の実施形態と同様の点については説明を省略し、異なる点について詳説する。

［３−１．構造］
まず、本発明の第２の実施形態に係る不揮発性半導体記憶装置の構造について説明する。

図１０（ａ）は、本実施形態に係る３次元ＲｅＲＡＭの構成を示している。図１０（ｂ）は、図１０（ａ）のビット線方向における断面図である。なお、ここでは、ダイオード３４がＰＩＮダイオードの場合について説明するが、トンネルダイオードの場合でも同様に適用可能である。

図１０（ａ）および（ｂ）に示すように、本実施形態において第１の実施形態と異なる点は、ダイオード３４ａのビット線ＢＬ方向に隣接したメモリセルＭＣ１間に、分離絶縁膜５１が形成されている点である。この分離絶縁膜５１は、隣接したメモリセルＭＣ１間のビット線ＢＬ方向におけるほぼ中央部に形成されている。また、ワード線ＷＬ方向およびビット線ＢＬ方向において、分離絶縁膜５１の幅は層間絶縁膜（素子分離層）４１，４２の幅よりも狭い。また、ワード線ＷＬ方向およびビット線ＢＬ方向において、分離絶縁膜５１の中心部分は層間絶縁膜４１の中心部分とほぼ一致している。

図１０（ｂ）の破線で示すように、ビット線ＢＬ方向に隣接したメモリセルＭＣ間で電流が流れないように、少なくとも第１不純物領域３４ａ−１の領域は、隣接したメモリセルＭＣ１間で分離される必要がある。すなわち、分離絶縁膜５１により第１不純物領域３４ａ−１が分離されるため、分離絶縁膜５１の下面Ｂは、少なくともｎ−層の上面より低く設定される。なお、ｎ−層は不純物濃度が低いため、ビット線ＢＬ方向に隣接するメモリセルＭＣ間を分離するために分離絶縁膜５１の下面Ｂは、第２不純物領域３４ａ−２の上面より低くすることが望ましい。

一方、ビット線ＢＬ方向に隣接したメモリセルＭＣ１間における可変抵抗素子３３ａ部分の間は、配線間耐圧を確保するため、十分大きくすることが望ましい。このため、分離絶縁膜５１の上面Ａは、下部電極３６ａの上面より低く設定されることが望ましく、分離絶縁膜５１の上面Ａは、ダイオード３４ａの上面より高く設定されることが望ましい。

なお、図１０（ｂ）において、ビット線ＢＬに沿った断面として３次元ＲｅＲＡＭを説明したが、ワード線ＷＬに沿った断面においても、３次元ＲｅＲＡＭは同様の構造を有する。

［３−２．製造方法］
次に、第２の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図１１および図１２は、第２の実施形態に係る３次元ＲｅＲＡＭの製造工程のビット線方向における断面図を示している。

まず、本実施形態では、第１の実施形態における図６乃至図８の工程が行われ、後に層間絶縁膜４１が形成される溝が形成される。ここで、本実施形態では、図８に示す加工工程（第１加工工程）により、溝は少なくとも下部電極層３６ａの上面より低くまで加工されればよい。すなわち、メモリセルＭＣ１間において、下部電極層３６ａの下部側は連続して形成されていてもよいが、可変抵抗素子層３３ａまでは分離される必要がある。

次に、図１１に示すように、スペーサプロセスを用いてメモリセルＭＣ１、ワード線ＷＬおよびメモリセルＭＣ２の露出された全面に、例えばシリコン酸化膜５０が形成される。その後、異方性エッチングにより、溝の底部およびメモリセルＭＣ２の上面に形成されたシリコン酸化膜５０が除去される。その結果、メモリセルＭＣ１、ワード線ＷＬおよびメモリセルＭＣ２の側面のみに、シリコン酸化膜５０が形成される。

次に、図１２に示すように、シリコン酸化膜５０をマスクとして、例えばＲＩＥにより第２加工工程が行われる。この第２加工工程により、ダイオード３４ａのメモリセルＭＣ１間における中央部に、後に分離絶縁膜５１が形成される微細な溝が形成される。この第２加工工程では、後に形成される分離絶縁膜５１（微細な溝）の底面が第１不純物領域３４ａ−１の下面、好ましくはｎ−層の下面（第２不純物領域３４ａ−２の上面）以下になるように加工されればよい。

次に、メモリセルＭＣ１およびメモリセルＭＣ２の間（溝および微細な溝）に、層間絶縁膜４１および分離絶縁膜５１として例えばシリコン酸化膜が形成される。その後、層間絶縁膜４１および上部電極層３７ｂ上にビット線層ＢＬ２が形成される。このとき、シリコン酸化膜５０をマスクとして分離絶縁膜５１の加工を行うため、ビット線ＢＬ方向において、分離絶縁膜５１の幅は層間絶縁膜４１の幅よりも狭くなる。

次に、図１０に示すように、ビット線層ＢＬ２上に図示せぬマスクが形成され、例えばＲＩＥによりビット線ＢＬ方向に沿って、ビット線ＢＬ層２、上部電極層３７ｂ、可変抵抗素子層３３ｂ、下部電極層３６ｂおよびダイオード層３４ｂが加工される（第１加工工程）。その後、スペーサプロセス、および第２加工工程が行われ、ビット線ＢＬ２およびメモリセルＭＣ２が形成される。

［３−３．効果］
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。

さらに、本実施形態では、第１加工工程を行った後に、スペーサプロセスにより側壁マスクを形成し、第２加工工程が行われる。この第２加工工程により、ダイオード３４ａのメモリセルＭＣ間に分離絶縁膜５１が形成される。この分離絶縁膜５１の下面はｎ−層の上面より低くなるように形成される。すなわち、第１加工工程だけではなく、第２加工工程も行うことで、第１不純物領域３４ａ−１分断する確実性が高くなる。このため、隣接したワード線ＷＬ間（またはビット線ＢＬ間）で電流が流れないようにすることができる。これにより、ダイオードとしての機能を損なうことなく、信頼性の向上を図ることができる。

また、ワード線ＷＬ方向およびビット線ＢＬ方向において、分離絶縁膜５１の幅は層間絶縁膜４１の幅よりも狭い。すなわち、ダイオード３４ａ、３４ｂの上部分（第１不純物領域３４ａ−１、３４ｂ−１）の幅を太くすることができる。その結果、メモリセルＭＣに流れる電流をさらに大きくすることができる。特に、分離絶縁膜５１の上面が下部電極３６ａ中に有る場合、ワード線ＷＬ方向およびビット線ＢＬ方向においてダイオード３４ａ、３４ｂの上部分（第１不純物領域３４ａ−１、３４ｂ−１）は狭い幅の分離絶縁膜５１のみで分離されるため、ダイオード３４ａ、３４ｂの上部分（第１不純物領域３４ａ−１、３４ｂ−１）の幅を太くすることができる。

また、分離絶縁膜５１の下面を第２不純物領域３４−２の上面より低くすることにより、隣接するメモリセルＭＣ間の電気的な分離を確実にすることができる。

また、本実施形態では、第１加工工程を下部電極３６ａの途中まで行い、その後第２加工工程をダイオード３４ａの途中まで行うことも可能である。これにより、下部電極３６ａの下部側からダイオード３４ａにかけて微細な分離絶縁膜５１が形成されることになる。したがって、下部電極３６ａとダイオード３４ａとの界面における接触面積が大きくなるため、信頼性を向上することができる。

また、第２加工工程において、可変抵抗素子層３３ａの側面はシリコン酸化膜５０に覆われている。したがって、分離絶縁膜５１の加工時における加工ダメージが可変抵抗素子層３３ａに加わらない。結果、可変抵抗素子層３３ａの膜質を向上させることができる。

＜４．第３の実施形態＞
第２の実施形態は、第１の実施形態によるドライエッチング加工（第１加工）後に、スペーサプロセスを用いて追加加工（第２加工）を行った。これに対し、第３の実施形態では、第１加工後にスペーサプロセスを用いてイオン注入工程を行う例である。なお、本実施形態において、上記実施形態と同様の点については説明を省略し、異なる点について詳説する。

［４−１．構造］
まず、本発明の第３の実施形態に係る不揮発性半導体記憶装置の構造について説明する。

図１３は、本実施形態に係る３次元ＲｅＲＡＭのビット線ＢＬ方向における断面図を示している。

図１３に示すように、本実施形態において上記実施形態と異なる点は、ビット線ＢＬ方向に隣接したメモリセルＭＣ１のダイオード３４ａの上部間に、Ｎ＋型の第３不純物領域６０が形成されている点である。この第３不純物領域６０は、ビット線ＢＬ方向に隣接したメモリセルＭＣ１間のビット線ＢＬ方向におけるほぼ中央部に形成されている。

図１３の破線で示すように、隣接したワード線ＷＬ間で電流が流れないように、少なくとも第１不純物領域３４ａ−１は、ビット線ＢＬ方向に隣接したメモリセルＭＣ１間で分離される必要がある。すなわち、Ｎ＋型の第３不純物領域６０によりＰ＋型の第１不純物領域３４ａ−１が電気的に分離される。このため、第３不純物領域６０の下面Ｄは、少なくとも第１不純物領域３４ａ−１の下面より低く設定される。また、第３不純物領域６０の下面Ｄは、バリアメタル３５ａと接していても良い。

なお、ｎ−層は不純物濃度が低いため、ビット線ＢＬ方向に隣接するメモリセルＭＣ間を分離するために第３不純物領域６０の下面Ｄは、第２不純物領域３４ａ−２の上面より低くすることが望ましい。

一方、隣接したメモリセルＭＣ１間で第３不純物領域６０を形成することにより電気的に分離できるのはダイオード３４ａのみである。すなわち、下部電極３６ａまでは加工により分離される必要がある。このため、第３不純物領域６０の上面Ｃは、層間絶縁膜４１の底面に接続されるように形成される。

［４−２．製造方法］
次に、第３の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図１４は、第３の実施形態に係る３次元ＲｅＲＡＭの製造工程のビット線方向における断面図を示している。

まず、本実施形態では、第１の実施形態における図６乃至図８の工程が行われる。ここで、本実施形態では、図８に示す加工工程（第１加工工程）により、少なくともダイオード３４層における第１不純物領域３４ａ−１の上面まで加工されればよい。すなわち、メモリセルＭＣ１間において、第１不純物領域３４−２の下部側は連続して形成されていてもよいが、下部電極層３６ａまでは分離される必要がある。

次に、第２の実施形態における図１１に示すように、スペーサプロセスを用いてメモリセルＭＣ１、ワード線ＷＬおよびメモリセルＭＣ２の側面のみに、例えばシリコン酸化膜５０が形成される。

次に、図１４に示すように、シリコン酸化膜５０をマスクとして、イオン注入法によりＮ＋型の第３不純物領域６０が形成される。この第３不純物領域６０は、メモリセルＭＣ１間のダイオード３４ａのほぼ中央部に形成される。また、第３不純物領域６０の下面は、第２不純物領域３４ａ−２の上面よりも低くなるように形成される。

次に、メモリセルＭＣ１およびメモリセルＭＣ２の間に層間絶縁膜４１として例えばシリコン酸化膜が形成され、この層間絶縁膜４１および上部電極層３７ｂ上にビット線層ＢＬ２が形成される。

次に、同様に、ビット線層ＢＬ２上に図示せぬマスクが形成され、例えばＲＩＥによりビット線ＢＬ方向に沿って、ビット線層ＢＬ２、上部電極層３７ｂ、可変抵抗素子層３３ｂ、下部電極層３６ｂおよびダイオード層３４ｂが加工される（第１加工工程）。その後、スペーサプロセス、およびイオン注入工程が行われ、ビット線ＢＬ２およびメモリセルＭＣ２が形成される。なお、図示は省略するが、ダイオード層３４ｂはダイオード層３４ａとは反対の構造（上側からＮ＋型、Ｎ−型、Ｐ＋型）を有するため、ダイオード層３４ｂにはＰ＋型の第３不純物領域が形成される。すなわち、第３不純物領域は、第１不純物領域とは反対の導電型を有する。

なお、スペーサプロセスは省略することも可能である。この場合、第１加工工程後にイオン注入工程が行われる。

［４−３．効果］
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。

さらに、本実施形態では、第１加工工程を行った後に、スペーサプロセスを用いて側壁マスクを形成し、イオン注入工程が行われる。このイオン注入工程により、ダイオード３４ａのメモリセルＭＣ間に第３不純物領域６０が形成される。すなわち、第１加工工程だけではなく、イオン注入工程も行うことで、第１不純物領域３４ａ−１の領域を電気的に分断することができ、ビット線ＢＬ方向に隣接したメモリセルＭＣのワード線ＷＬ間（メモリセルＭＣがワード線ＷＬ方向に隣接する場合はビット線ＢＬ間）で電流が流れないようにすることができる。これにより、第２の実施形態と同様に、ダイオードとしての機能を損なうことなく、信頼性の向上を図ることができる。

また、本実施形態では、イオン注入により第３不純物領域６０を形成することで、隣接したメモリセルＭＣ間における第１不純物領域３４ａ−１の領域を分離する。このイオン注入による第３不純物領域６０は、第２の実施形態における第２加工工程による微細な分離絶縁膜５１よりも容易に形成することができ、プロセスのばらつきが少ない。このため、第２の実施形態よりも、メモリセルＭＣ間における第１不純物領域３４ａ−１の領域の分離の確実性が高くなる。さらに、本実施形態では、第２の実施形態における分離絶縁膜５１のような微細な部分がないため、後に形成される層間絶縁膜の埋め込み工程が容易になる。

また、第３不純物領域６０の下面をｎ−層の下面以下にすることにより、ダイオード３４ａのＮ−領域まで電気的に分離することができる。その結果、ワード線ＷＬまたはビット線ＢＬ方向に隣接するメモリセルＭＣ間の素子分離特性を向上させることができる。

＜５．第４の実施形態＞
第４の実施形態は、第２および第３の実施形態の変形例であり、第１加工工程後に第２加工工程を行い、その後イオン注入工程を行う例である。なお、本実施形態において、上記実施形態と同様の点については説明を省略し、異なる点について詳説する。

［５−１．構造］
まず、本発明の第４の実施形態に係る不揮発性半導体記憶装置の構造について説明する。

図１５は、本実施形態に係る３次元ＲｅＲＡＭのビット線方向における断面図を示している。

図１５に示すように、本実施形態において上記実施形態と異なる点は、ダイオード３４ａのビット線ＢＬ方向に隣接したメモリセルＭＣ１間に、分離絶縁膜５１が形成され、この分離絶縁膜５１の下部にＮ＋型の第３不純物領域６０が形成されている点である。これら分離絶縁膜５１および第３不純物領域６０は、ビット線ＢＬ方向に隣接したメモリセルＭＣ１間のビット線ＢＬ方向におけるほぼ中央部に形成されている。また、ビット線ＢＬ方向において、分離絶縁膜５１の幅は層間絶縁膜４１の幅よりも狭い。

図１５の破線で示すように、ビット線ＢＬ方向に隣接したワード線ＷＬ間で電流が流れないように、少なくとも第１不純物領域３４ａ−１の領域は、隣接したメモリセルＭＣ１間で電気的に分離される必要がある。すなわち、Ｎ＋型の第３不純物領域６０によりＰ＋型の第１不純物領域３４ａ−１の領域が分離されるため、第３不純物領域６０の下面Ｇは、少なくとも第１不純物領域３４ａ−１の下面より低く設定される。なお、ｎ−層は不純物濃度が低いため、ビット線ＢＬ方向に隣接するメモリセルＭＣ間を分離するために第３不純物領域６０の下面Ｇは、第２不純物領域３４ａ−２の上面より低くすることが望ましい。

また、隣接したメモリセルＭＣ１間で第３不純物領域６０を形成することにより電気的に分離できるのはダイオード３４ａのみである。このため、第３不純物領域６０の上面Ｆ（分離絶縁膜５１の下面）は、ダイオード３４ａの上面（下部電極３６ａの下面）よりも低く設定される。

一方、ビット線方向に隣接したメモリセルＭＣ１間における可変抵抗素子３３部分の間は、配線間耐圧を確保するため、十分大きくしなければいけない。このため、分離絶縁膜５１の上面Ｅは、少なくとも下部電極３６ａの上面より低く設定される。［５−２．製造方法］
次に、第４の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図１６および図１７は、第４の実施形態に係る３次元ＲｅＲＡＭの製造工程のビット線方向における断面図を示している。

まず、本実施形態では、第１の実施形態における図６乃至図８の工程が行われる。このとき、図８に示す加工工程（第１加工工程）では、少なくとも下部電極層３６ａの上面まで加工されればよい。

次に、図１１に示すように、スペーサプロセスを用いてメモリセルＭＣ１、ワード線ＷＬおよびメモリセルＭＣ２の側面のみに、例えばシリコン酸化膜５０が形成される。

次に、図１６に示すように、シリコン酸化膜５０をマスクとして、例えばＲＩＥにより第２加工工程が行われる。この第２加工工程により、ダイオード３４ａのメモリセルＭＣ１間における中央部に、溝が形成される。この第２加工工程では、少なくとも溝の底部がダイオード３４層ａにおける第１不純物領域３４ａ−１の上面以下になるように加工されればよい。すなわち、分離絶縁膜５１の下面は、第１不純物領域３４ａ−１の上面よりも低くなるように形成される。

次に、図１７に示すように、シリコン酸化膜５０をマスクとして、イオン注入法により分離絶縁膜５１の下部にＮ＋型の第３不純物領域６０が形成される。この第３不純物領域６０の下面は、少なくとも第１不純物領域３４ａ−１の上面よりも低くなるように形成される。なお、メモリセルＭＣ１の分離の点から第３不純物領域６０の下面は第２不純物領域３４ａ−２の上面よりも低くなるように形成されるのが望ましい。

次に、メモリセルＭＣ１およびメモリセルＭＣ２の間に層間絶縁膜４１として例えばシリコン酸化膜が形成され、この層間絶縁膜４１および上部電極層３７ｂ上にビット線層ＢＬ２が形成される。また、ビット線ＢＬ方向において、分離絶縁膜５１の幅は層間絶縁膜４１の幅よりも狭くなる。

次に、同様に、図１５に示すように、ビット線層ＢＬ２上に図示せぬマスクが形成され、例えばＲＩＥによりビット線ＢＬ方向に沿って、ビット線層ＢＬ２、上部電極層３７ｂ、可変抵抗素子層３３ｂ、下部電極層３６ｂおよびダイオード層３４ｂが加工される（第１加工工程）。その後、スペーサプロセス、第２加工工程、およびイオン注入工程が行われ、ビット線ＢＬ２およびメモリセルＭＣ２が形成される。

［５−３．効果］
上記第４の実施形態によれば、第１の実施形態と同様の効果を得ることができる。

さらに、本実施形態では、第１加工工程を行った後に、スペーサプロセスを用いて側壁マスクを形成し、第２加工工程およびイオン注入工程が行われる。これにより、ダイオード３４ａのメモリセルＭＣ間に分離絶縁膜５１が形成され、この分離絶縁膜５１の下部に第３不純物領域６０が形成される。すなわち、第１加工工程だけではなく、第２加工工程、さらにイオン注入工程も行うことで、ダイオード３４ａの第１不純物領域３４ａ−１およびＮ−型の領域を分断する確実性が高くなる。これにより、ダイオードとしての機能を損なうことなく、第２および第３の実施形態よりもさらに信頼性の向上を図ることができる。

また、ワード線ＷＬ方向およびビット線ＢＬ方向において、分離絶縁膜５１の幅は層間絶縁膜４１の幅よりも狭い。ここで、分離絶縁膜５１の上面が下部電極３６ａ中にある場合、ワード線ＷＬ方向およびビット線ＢＬ方向においてダイオード３４ａ、３４ｂの上部分（第１不純物領域３４ａ−１、３４ｂ−１）は狭い幅の分離絶縁膜５１のみで分離されるため、ダイオード３４ａ、３４ｂの上部分（第１不純物領域３４ａ−１、３４ｂ−１）の幅を太くすることができる。

さらに、分離絶縁膜５１のみを用いてビット線方向に隣接したメモリセルＭＣ１間を電気的に分離する場合、分離絶縁膜５１の上面が下部電極３６ａ中にあると分離絶縁膜５１の底面を深く加工する必要がある。しかし、本実施形態では、分離絶縁膜５１に加えて第３不純物領域６０を用いてビット線方向に隣接したメモリセルＭＣ１間を電気的に分離することができる。よって、分離絶縁膜５１の底面は下部電極３６ａの下面より低くすればよく、分離絶縁膜５１の加工が容易になる。

その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。また、各実施形態中のＰ型とＮ型は入れ替えることが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

３３ａ，３３ｂ…可変抵抗素子、３４ａ，３４ｂ…ダイオード、３４ａ−１，３４ｂ−１…第１不純物領域、３４ａ−２，３４ｂ−２…第２不純物領域、３６ａ，３６ｂ…下部電極、３７ａ，３７ｂ…上部電極、４０，４１，４２…層間絶縁膜（素子分離層）、５１…分離絶縁膜、６０…第３不純物領域、ＷＬ…ワード線、ＢＬ…ビット線、ＭＣ…メモリセル。

Claims (8)

1. 互いに交差する複数の第１配線および複数の第２配線と、前記第１配線と前記第２配線との各交差部に配置された複数のメモリセルと、を具備する不揮発性半導体記憶装置であって、
   複数の前記メモリセルのそれぞれは、
   前記第１配線に接続された整流素子と、
   前記整流素子上に形成された下部電極と、
   前記下部電極上に形成された可変抵抗素子と、
   前記可変抵抗素子上に形成され、前記第２配線に接続された上部電極と、
   を有し、
   前記第１配線方向に隣接した複数の前記メモリセルの前記整流素子の一部は、接続されていることを特徴とする不揮発性半導体記憶装置。
2. 前記整流素子は、前記下部電極に接続された第１導電型の第１不純物領域と前記第１配線に接続された第２導電型の第２不純物領域とで構成され、
   前記第１配線方向に隣接した複数の前記メモリセルの前記第１不純物領域は、電気的に分離されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記第１配線方向に隣接した複数の前記メモリセル間に形成された素子分離層をさらに具備し、
   前記素子分離層の底面は、前記第１不純物領域の下面よりも低いことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
4. 前記第１配線方向に隣接した複数の前記メモリセル間に形成された素子分離層と、
   前記素子分離層の下に形成され、幅が前記素子分離層の幅よりも狭い分離絶縁膜と、
   をさらに具備し、
   前記分離絶縁膜の下面は、前記第１不純物領域の下面よりも低いことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
5. 前記分離絶縁膜の上面は、前記第１不純物領域の上面よりも高いことを特徴とする請求項４に記載の不揮発性半導体記憶装置。
6. 前記第１配線方向に隣接した複数の前記メモリセル間に形成された素子分離層と、
   前記素子分離層の下に形成された前記第２導電型の第３不純物領域と、
   をさらに具備し、
   前記第３不純物領域の上面は前記第１不純物領域の上面より低く、前記第３不純物領域の下面は前記第１不純物領域の下面より低いことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
7. 前記第１配線方向に隣接した複数の前記メモリセル間に形成された素子分離層と、
   前記素子分離層の下に形成され、幅が前記素子分離層の幅よりも狭い分離絶縁膜と、
   前記分離絶縁膜の下に形成された前記第２導電型の第３不純物領域と、
   をさらに具備し、
   前記分離絶縁膜の下面は前記第１不純物領域の上面よりも低く、前記第３不純物領域の下面は前記第１不純物領域の下面より低いことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
8. 前記分離絶縁膜の上面は、前記第１不純物領域の上面よりも高いことを特徴とする請求項７に記載の不揮発性半導体記憶装置。

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