JPWO2005098952A1 - 半導体装置 - Google Patents

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Abstract

本発明は、カルコゲナイドを記憶媒体に用いる相変化メモリにおいて、読み出しディスターブを防止すると共に、高速読み出しを実現する技術を提供する。選択トランジスタとカルコゲナイドからなる相変化メモリセルアレイにおいて、選択トランジスタの基板の電位をワード線と交差する方向に分離し、以下のように動作させる。書き込み時には、基板とカルコゲナイドが繋がったソース線の間に順方向電流を流し、選択トランジスタを用いない。一方、読み出し時には、選択トランジスタによりセルを選択する方式とする。この結果、書き込み電圧を読み出し電圧よりも十分に大きくすることが可能となり、読み出しディスターブを防止すると共に高速動作を実現する。

Description

本発明は、半導体記憶装置に関する。特に、低電圧で動作する、高速かつ不揮発性を有する、ランダムアクセスメモリ（RAM）に関する。
携帯電話に代表されるモバイル機器の需要に牽引されて、不揮発メモリの市場の伸びは著しい。その代表が、FLASHメモリであるが、本質的に速度が遅いために、プログラマブルなROMとして用いられている。一方、作業用のメモリとしては、高速なDRAMが必要であり、携帯機器用メモリとしては、FLASHとDRAMの両方が搭載されている。これら２つのメモリの特長を具備した素子が実現できれば、FLASHとDRAMを１チップ化することが可能となるばかりでなく、すべての半導体メモリを置き換えることになるという点で、そのインパクトは極めて大きい。
こうしたメモリの１つとして、2001IEDM(International Electron Device Meeting)において、相変化を利用したメモリがIntelより提案された。
次にこのメモリの動作原理を簡単に説明する。相変化メモリは、結晶状態により抵抗値が異なるカルコゲナイドという材料を記憶ノードとして用いる。カルコゲナイドはDVDやCDの媒体に用いられている材料であり、少なくともアンチモン（Sb）とテルル（Te）を含むＧｅ−Ｓｂ−Ｔｅ系やＡｇ−Ｉｎ−Ｓｂ−Ｔｅ系などがその代表である。基本的なメモリセルは、選択トランジスタとカルコゲナイドから構成されており、所謂DRAMセルと類似しており、キャパシタをカルコゲナイドに置き換えたものとみなすことができる。カルコゲナイドは、その結晶状態が単結晶かアモルファスかで、その抵抗値が10〜10000倍程度異なる。この違いを利用して、固体メモリにするものである。不揮発メモリとして注目をあびているMRAM（Magnetic RAM）の場合、抵抗の変化率は40％程度であるので、相変化メモリの方がはるかに大きく、データのセンシングが容易である。
カルコゲナイドの結晶状態を変える為には電圧を印加することにより発生するジュール熱を利用する。アモルファス化する際には、カルコゲナイドを600℃程度に加熱し溶解させ、急冷する。結晶化する際には、400℃程度の温度で50nsec程度保持する。従って、データの書き込みには図２に示すようなパルスを与えることになる。読出しの際には、ワード線をオンにし、共通グラウンド線とビット線間を流れる電流値により、２値の情報（`0`,`1`）を判別する。
相変化メモリとしてはダイオードマトリクスを用いてダイオードからの電流によりカルコゲナイドの結晶状態を変化させる構造の開示がある（特許文献１、２）。またトランジスタとカルコゲナイドをカスケード接続してトランジスタから電流を流してカルコゲナイドの結晶状態を変化させる相変化メモリの構造の開示がある（非特許文献１）。
米国特許第5,166,758号明細書 米国特許第5,536,947号明細書 M. Gill、"２００２ アイ・エス・エス・シー・シー(2002 ISSCC), 12.4 Ovonic unified memory"、 2002年、p.202
相変化メモリの重要な課題の１つが、読み出しディスターブの防止である。これを以下に詳細に説明する。図３が本発明によるメモリセル構造である。性能及びコストの観点から、メモリセルトランジスタはロジックコアMOSを用いる。この結果として、たとえば90nmノードを適用する場合には、ビット線電圧は1.0Vである。本メモリにおいては、図４に示すように、書き込み時に２つのビット線印加電圧と時間を用いる。一方、読み出し時には、データが破壊されないように（読み出しディスターブを防止するために）書き込み電圧よりも十分に低いビット電圧を印加する必要がある。ところが、車載用マイコンを始めとして、高速動作への要求は高く、このためには読み出しビット線電圧を上げて、セル電流を増大することが必要である。すなわち、現状のメモリセルでは、セルの高速化と読み出しディスターブの防止がトレードオフの関係にあり、セルの高速化には限界があった。
上記課題を解決するために、データ書き込み時にセルトランジスタを用いないセルアレイ方式とする。図１に本発明によるメモリアレイを示す。データ書き込み時には、選択セルに対し基板とソース線の間に順方向のバイアスを印加する。その際、非選択セルにおけるリーク電流を抑制するために、図１に示すような電圧を印加する。本発明によれば、書き込み電圧をトランジスタの耐圧以上に増大することが可能となる（図１においては２Ｖ）。この結果として、読み出し電圧を増大することが出来、読み出しディスターブを防止すると同時にセル電流の増大を実現する。この場合、選択セルのワード線とビット線間の電圧が、10年保障の耐圧よりも大きくなるが、右下枠内に記載したように、混載マイコンとして使用を前提とする場合には問題とはならない。
本発明によれば、選択トランジスタとカルコゲナイドから構成される相変化メモリにおいて、読み出し時には、選択トランジスタに対し、耐圧限界の最大電圧を印加できるので、高速読み出しが可能になる。また、書き込み電圧を選択トランジスタの耐圧以上に大きくすることができる結果として、読み出し電圧と書き込み電圧の間に十分なマージンを確保でき、読み出しディスターブを防止できる。以上により、高信頼かつ高性能な不揮発メモリを実現する。本発明は、特に、不揮発メモリを混載したシステムLSIに好適である。
以下に、実施例を用いて詳細に説明する。
＜実施例１＞
本実施例では、図１に示したメモリアレイの製造方法を、その製造工程をたどりながら詳細に説明する。尚、図面はすべて、メモリアレイ部のみを示している。まず始めに、図５の上面図に示すような、素子分離領域（６）を形成する。このために通常のホトリソグラフィ及びドライエッチにより、シリコン基板にトレンチ溝を形成する。続いて、通常の製造方法により、CMOSウエルを形成する。メモリアレイ部においては、ｎ型ウエルを形成する。さらに、図１のメモリアレイ実現のため、ビット線と並行方向にセルアレイの基板電位を分離する。このために、通常のホトリソグラフィプロセスにより、メモリアレイ部のみ開口、さらには不純物注入法により、素子形成領域（７）の直下に、ｐ型不純物拡散層領域（８）を形成する。図６には、図５におけるAA部の断面構造を示す。不純物注入領域（８）を素子分離（６）の深さよりも浅くすることにより、素子分離領域（６）を利用して自己整合的に、アレイの基板電位を分離することが可能となっている。従って、本実施例によれば、合わせを確保するためにビット線の間隔を広げる必要がなく、結果としてメモリセル面積が増大することが無いという特長を有する。
次に、通常のCMOSプロセスにより、図７に示すようにワード線（１１，１１０１）を形成する。さらに、トランジスタの拡散層形成を目的に、ワード線（１１，１１０１）をマスクに、n型の不純物を通常のイオン注入法により打ち込み、活性化のために必要な熱処理を施す。勿論、周辺回路領域においては、所望のCMOSトランジスタを形成することは言うまでもない。次いで、ワード線抵抗と拡散層抵抗の低減を目的に、周辺回路領域と同様にサリサイドプロセスを施した。尚、後で詳細は述べるが、ワード線１１０１は隣接するセルの拡散層を電気的に分離するために用いる。この点で、他のワード線１１とはその役割が異なることを指摘しておく。
次にソース線（図１中のSL線）の形成を行う。まず、層間絶縁膜（１３）形成のために、シリコン酸化膜を500nm堆積し、通常のCMPプロセスにより平坦化する。さらに、SL線接のための、コンタクト孔を開口する。さらに、導電プラグ（１２）形成を目的とし、タングステンを200nm堆積し、通常のCMPプロセスにより平坦化し、上面図は図８のようになる。尚、図８においては、見やすくするために、層間絶縁膜を示していない。勿論、電気プラグはタングステン以外の電極、例えば、TiN,Ti,Al,Cuあるいはこれらの積層構造でも構わない。図９には図８中のBBにおける断面図を示す。次に、カルコゲナイド（１０１）を50nm堆積し、さらにはSL線となるタングステン（１４）を100nm堆積する。続いて、通常のリソグラフィ及びドライエッチによりカルコゲナイド（１０１）とタングステン（１４）の積層膜を加工し、上面図及び断面図は図１０、１１のようになった。勿論、SL線材料はタングステン以外の電極、例えば、TiN,Ti,Al,Cuあるいはこれらの積層構造でも構わない。
次に、ビット線の形成を行う。ソース線形成時と同様に、層間絶縁膜（１３０１）形成のために、シリコン酸化膜を500nm堆積し、通常のCMPプロセスにより平坦化を行う。さらに、導電プラグ（１２０１）形成を目的とし、タングステンを200nm堆積し、通常のCMPプロセスにより平坦化し、図１２のようになる。勿論、電気プラグはタングステン以外の電極、例えば、TiN,Ti,Al,Cuあるいはこれらの積層構造でも構わない。尚、図１２においては、見やすくするために、層間絶縁膜を示していない。図１３には図１２中のBBにおける断面図を示す。次に、ＢL線となるタングステン（１４０１）を100nm堆積する。続いて、通常のリソグラフィ及びドライエッチによりとタングステン（１４０１）を加工し、上面図及び断面図は図１４、１５のようになる。BL線材料はタングステン以外の電極、例えば、TiN,Ti,Al,Cuあるいはこれらの積層構造でも構わない。この後、多層配線層を形成し、所望の半導体記憶装置を得た。
図１６に図1のアレイにおける読出し動作の例を示す。本図では、ワード線WL1とビット線BL1の交点にあるメモリセルMC11を読み出す動作を示している。はじめに、読み出すメモリセルの接続されているビット線が読み出しビット線プリチャージレベルに設定される。この図では、０．５Vに設定される。この電圧は、読出し動作においてカルコゲナイド膜の相状態が変化しない電圧である。その後、読出しアドレスに対応したワード線WL1が待機状態の電圧、例えば0Vから読み出し選択状態の電圧、例えば1Vに設定される。これによって、メモリセルトランジスタ（記号）がオン状態となる。このときカルコゲナイド膜が低抵抗状態のときには、図１６のビット線BL1における点線のようにビット線BL1は急速にグランドレベル０Vに放電される。一方、カルコゲナイド膜が高抵抗状態の時には、図１６のビット線BL1における実線のようにビット線BL1はプリチャージレベル付近を維持する。図１では、省略しているが、センスアンプでは、このビット線BL1のH'/L'の状態を読出し、アレイ外部に出力する。ビット線の信号をセンスアンプが感知した後、ビット線BL1はいずれのデータであってもソース線SL1と等電位に設定される。これによって、読出し時の電流によってカルコゲナイド膜の相状態が変化するのを防止する。その後、ワード線WL1が待機状態の電圧に設定され、読出しサイクルが終了する。
次に書き込み動作の例について図１７を用いて説明する。本例は、ワード線WL1とビット線BL1の交点にあるメモリセルMC11のカルコゲナイド膜の相状態を書き換える動作を示している。はじめに、書き込みコマンドが入力されるとすべてのメモリセルの基板電位SUB1,SUB2,・・・が待機状態の電圧、例えば０Vから書き込み非選択時の電圧、例えば−１Vに設定される。これと前後して、メモリセルのソースノードに接続されているソース線SL1, SL2,・・・が待機状態の電圧、例えば０Vから書き込み非選択時の電圧、例えば１Vに設定される。次に、書き込み選択セルの接続されているワード線WL１が非選択状態の電圧、例えば０Vから書き込み選択状態の電圧、例えば−１Vに設定される。次に、書き込み選択セルの接続されているソース線SL1が書き込み非選択状態の電圧から書き込み選択状態の電圧、例えば−１Vに設定される。その後、書き込み選択セルMC11の接続されているビット線BL1が待機状態の電圧、例えば０Vから書き込み選択状態の電圧、例えば１Vに設定される。これに従って、ビット線BL1に接続されるメモリセルトランジスタが共通に接続される基板ノードSUB1が書き込みデータに従って駆動される。ここで、書き込みデータがカルコゲナイド膜を高抵抗にする場合には、図１７の基板ノードSUB1波形の実線のように、非選択状態の電圧からリセット書き込み電圧、例えば１Vに設定される。
一方、書き込みデータがカルコゲナイド膜を低抵抗状態にする場合には、図１７の基板ノードSUB1波形の点線のように、非選択状態の電圧からセット書き込み電圧、例えば０．５Vに設定される。基板ノードSUB１には、所望の電圧が所望の期間印加され、カルコゲナイド膜には書き込みに必要な電流が流される。その後、基板ノードSUB1は書き込み非選択状態の電圧に設定される。基板ノードSUB１が非選択状態に設定された後、ビット線BL１が待機状態の電圧に設定される。次に、書き込み選択ソース線SL1が書き込み選択状態から待機状態の電圧に設定され、ソース線が待機状態になった後に、ワード線WL１が書き込み選択状態の電圧から待機状態の電圧に設定される。最後に、書き込み非選択のソース線SL2・・・が書き込み非選択状態から待機時状態に設定される。これと前後して非選択基板ノードSUB2・・・が書き込み非選択状態から待機時状態の電圧に設定される。
次に、１つのワード線上のメモリセルを順々に書き換えていくような、バースト書き込み動作について図１８を用いて説明する。ビット線、ワード線、ソース線、基板ノードの待機状態、書き込み選択状態、書き込み非選択状態の電圧は、図１７と同様である。図では、ワード線WL1上のメモリセルMC11とMC21・・・に書き込み、次にワード線WL2上のメモリセルに書き込む動作を示している。前述の１つのメモリセルに書き込む例と同様に、はじめに、書き込みコマンドが入力されるとすべてのメモリセルの基板電位SUB1,SUB2,・・・が待機状態の電圧から書き込み非選択時の電圧に設定され、メモリセルのソースノードに接続されているソース線SL1,SL2,・・・が待機状態の電圧から書き込み非選択時の電圧に設定される。次に、書き込みワード線WL１が待機状態の電圧から書き込み選択状態の電圧に設定される。次に、書き込み選択ソース線SL1が書き込み非選択状態の電圧から書き込み選択状態の電圧に設定される。次に書き込むメモリセルの接続されているビット線が駆動される。例えば、図１８では、メモリセルMC11のカルコゲナイド膜を低抵抗化あるいは高抵抗化する動作を行っている。まず、ビット線BL1が待機状態の電圧から、書き込み選択状態の電圧に設定される。次に、これに従って、ビット線BL1に対応した基板ノードSUB1が書き込みデータに従って駆動される。ここで、書き込みデータがカルコゲナイド膜を高抵抗にする場合であるため、非選択状態の電圧からリセット書き込み電圧に設定される。基板ノードSUB１には、所望の電圧が所望の期間印加され、カルコゲナイド膜には書き込みに必要な電流が流される。その後、基板ノードSUB1は書き込み非選択状態の電圧に設定される。次に、同一ワード線WL１上のメモリセルMC12に書き込む動作を行う。先ほどのメモリセルMC11への書き込み動作でのビット線BL1と基板ノードSUB1と同様に、ビット線BL2が待機状態の電圧から書き込み選択状態の電圧に設定される。図では、セット書き込み動作を行っている例を示している。ビット線BL2に対応する基板ノードSUB2がセット書き込み電圧に設定され、カルコゲナイド膜に電流を流す。所望の期間、電流を流した後、基板ノードSUB2は書き込み選択状態から非選択状態へ設定される。これと同様にして、同一ワード線WL１上のメモリセルの書き込み動作を順次行う。ワード線WL１への書き込み動作が終了した時点で、書き込み選択ソース線SL1が書き込み選択状態の電圧から、書き込み非選択状態の電圧に設定される。
その後、ワード線WL1が書き込み選択状態の電圧から待機状態の電圧に設定される。続いて、別のワード線、例えばワード線WL2上のメモリセルに書き込む動作が行われた場合について説明する。ワード線WL1が待機状態になった後、次に書き込み選択ワード線となったワード線WL2が待機状態の電圧から書き込み選択状態の電圧に設定される。その後、書込み選択ワード線に対応したソース線SL2が書き込み非選択状態の電圧から書き込み選択状態の電圧に設定される。これに続いて、先ほどのワード線WL1上のメモリセルへの書き込み動作と同様に、書き込みメモリセルの接続されるビット線とそれに対応する基板ノードが書き込みデータに従って、順々に駆動される。これによって、書き込み選択ワード線WL2上のメモリセルへの書き込み動作が行われる。ワード線WL2への書き込み動作が終了すると、前述のワード線WL1の場合と同様に、書き込み選択ソース線SL2が書き込み選択状態の電圧から、書き込み非選択状態の電圧に設定され、ワード線WL2が書き込み選択状態から待機状態に設定される。図では、ここで、書き込み動作が終了する場合について示している。ワード線WL2が待機状態に設定された後、すべてのソース線SL1,SL2・・・は書き込み非選択状態の電圧から待機状態の電圧に設定される。これと同時に、すべての基板ノードSUB1,SUB2・・・は書き込み非選択状態の電圧から、待機状態の電圧に設定される。図１８では、図１７に比べてワード線上のメモリセルを順々に書き換える際に、書き込みサイクルを短くでき、さらに、複数のワード線について順々に書き換える動作でも書き込みサイクルを短くでき、高速な書き込み動作を実現できる。また、同時に、書き込み１セル毎にワード線、ソース線を駆動しないため、消費電力を低減できる効果もある。
図１７及び、図１８では、１回の書き込みサイクルにおいてメモリセル１つずつ書き込む動作を示しているが、複数のビット線とそれに対応する基板ノードを同時に駆動することで、複数のメモリセルへ書き込むことができる。この場合、１つのワード線への書き込み時間が短縮でき、書き込みサイクルの高速化が実現できる利点がある。
次に、前述の書き込み方式の変形例について図１９を用いて説明する。前述の書き込み方式では、書き込みデータに従って、基板ノードの書き込み設定電圧を変えていたが、図１９では、書き込みデータに従って、ソース線の書き込み設定電圧を変えているのが特徴である。
本例は、ワード線WL1とビット線BL1の交点にあるメモリセルMC11のカルコゲナイド膜の相状態を書き換える動作を示している。はじめに、書き込みコマンドが入力されるとすべてのメモリセルの基板電位SUB1,SUB2,・・・が待機状態の電圧、たとえば、０Vから書き込み非選択時の電圧、例えば−１Vに設定される。これとほぼ同時に、メモリセルのソースノードに接続されているソース線SL1,SL2,・・・が待機状態の電圧、たとえば０Vから書き込み非選択時の電圧、例えば１Vに設定される。次に、書き込み選択セルMC11の接続されているビット線BL1が待機状態の電圧、例えば、０Vから書き込み選択電圧、例えば１Vに設定される。これに従って、ビット線BL1に接続されるメモリセルトランジスタが共通に接続される基板ノードSUB1が書き込み非選択状態の電圧から書き込み選択状態の電圧、例えば１Vに駆動される。次に、書き込み選択メモリセルMC11が接続されるワード線WL1が待機状態の電圧、例えば０Vから書き込み選択状態の電圧、例えば、−１Vに駆動される。その後、書き込み選択セルの接続されているソース線SL1が書き込みデータに従って駆動される。ここで、書き込みデータがカルコゲナイド膜を高抵抗にする場合には、図１９のソース線SL1実線の点線のように、書き込み非選択状態の電圧からリセット書き込み電圧、例えば-１Vに設定される。一方、書き込みデータがカルコゲナイド膜を低抵抗状態にする場合には、図１９のソース線SL1点線の実線のように、書き込み非選択状態の電圧からセット書き込み電圧、例えば-０．５Vに設定される。ソース線SL1には、所望の電圧が所望の期間印加され、カルコゲナイド膜には書き込みに必要な電流が流される。その後、書き込み非選択状態の電圧に設定される。ソース線SL１が非選択状態に設定された後、ワード線WL1が待機状態の電圧に設定される。続いて、基板ノードSUB1が書き込み選択状態の電圧から待機状態の電圧に駆動される。基板ノードSUB1が待機状態に駆動された後、ビット線BL1が書き込み選択状態の電圧から待機状態の電圧に設定される。
最後に、書き込み非選択状態の電圧に設定されていた書き込み非選択基板ノードSUB2・・・が待機状態の電圧に設定される。これとほぼ同時に、書き込み非選択状態の電圧に設定されていた書き込み非選択ソース線SL2・・・が待機状態の電圧に設定されて、書き込み動作が終了する。
本動作で、ワード線WL1を選択状態の電圧にするタイミングは、ビット線BL1を選択状態に駆動するのよりのより前、もしくは、基板ノードSUB1を選択状態に駆動するのよりも前でもかまわない。同様に、書き込み選択状態のワード線WL1を待機状態にするタイミングも、基板ノードSUB1を待機状態にした後でも、ビット線を待機状態にした後でもかまわない。
本書き込み方式では、前述の図１７、図１８に比べてソース線が基板ノードよりも容量負荷が軽いため、書き込み動作の制御性が良い利点がある。
次に、本書き込み方式の変形例として、ビット線上のメモリセルのデータを順々に、バースト書き込みを行う動作について図２０を用いて説明する。ビット線、ワード線、ソース線、基板ノードの待機状態、書き込み選択状態、書き込み非選択状態の電圧は、図１９と同様である。図では、ビット線BL1上のメモリセルMC11とMC21・・・に書き込み、次にビット線BL2上のメモリセルに書き込む動作を示している。前述の図１９の１つのメモリセルに書き込む例と同様に、はじめに、書き込みコマンドが入力されるとすべてのメモリセルの基板電位SUB1,SUB2,・・・が待機状態の電圧から書き込み非選択時の電圧に設定され、メモリセルのソースノードに接続されているソース線SL1,SL2,・・・が待機状態の電圧から書き込み非選択時の電圧に設定される。次に、書き込みビット線BL１が待機状態の電圧から書き込み選択状態の電圧に設定される。次に、書き込み選択基板ノードSUB1が書き込み非選択状態の電圧から書き込み選択状態の電圧に設定される。次に書き込むメモリセルの接続されているワード線が駆動される。例えば、図２０では、メモリセルMC11のカルコゲナイド膜を低抵抗化あるいは高抵抗化する動作を行っている。まず、ワード線WL1が待機状態の電圧から、書き込み選択状態の電圧に設定される。次に、これに従って、ソース線SL1が書き込みデータに従って駆動される。ここでは、書き込みデータがカルコゲナイド膜を高抵抗にする場合であるため、非選択状態の電圧からリセット書き込み電圧に設定される。基板ノードSUB1には、所望の電圧が所望の期間印加され、カルコゲナイド膜には書き込みに必要な電流が流される。その後、書き込み非選択状態の電圧に設定される。次に、同一ビット線BL1上のメモリセルMC21に書き込む動作を行う。先ほどのメモリセルMC11への書き込み動作でのワード線WL1とソース線SL1と同様に、ワード線WL2が待機状態の電圧から書き込み選択状態の電圧に設定され、ソース線SL2が書き込みデータに従ってセット書き込み電圧あるいはリセット書き込み電圧に設定され、カルコゲナイド膜に電流を流す。所望の期間、電流を流した後、ソース線SL2は書き込み選択状態から非選択状態へ設定される。これと同様にして、同一ビット線BL1上のメモリセルの書き込み動作を順次行う。ビット線BL1への書き込み動作が終了した時点で、書き込み選択基板ノードSUB1が書き込み選択状態の電圧から、書き込み非選択状態の電圧に設定される。その後、ビット線BL1が書き込み選択状態の電圧から待機状態の電圧に設定される。続いて、別のビット線、例えばビット線BL2上のメモリセルに書き込む動作が行われた場合について説明する。ビット線BL1が待機状態になった後、次に書き込み選択ビット線となったビット線BL2が待機状態の電圧から書き込み選択状態の電圧に設定される。その後、書き込み選択ビット線に対応した基板ノードSUB2が書き込み非選択状態の電圧から書き込み選択状態の電圧に設定される。これに続いて、先ほどのビット線BL1上のメモリセルへの書き込み動作と同様に、書き込みメモリセルの接続されるワード線とそれに対応するソース線が書き込みデータに従って、順々に駆動される。これによって、書き込み選択ビット線BL2上のメモリセルへの書き込み動作が行われる。ビット線BL2への書き込み動作が終了すると、前述のビット線BL1の場合と同様に、書き込み選択基板ノードSUB2が書き込み選択状態の電圧から、書き込み非選択状態の電圧に設定され、ビット線BL2が書き込み選択状態から待機状態に設定される。図では、ここで、書き込み動作が終了する場合について示している。ビット線BL2が待機状態に設定された後、すべての基板ノードSUB1,SUB2,・・・は書き込み非選択状態の電圧から待機状態の電圧に設定される。これと同時に、すべてのソース線SL1,SL2,・・・は書き込み非選択状態の電圧から、待機状態の電圧に設定される。図２０では、図１９に比べてビット線上のメモリセルを順々に書き換える際に、書き込みサイクルを短くでき、さらに、複数のビット線について順々に書き換える動作でも書き込みサイクルを短くでき、高速な書き込み動作を実現できる。また、同時に、書き込み１セル毎にビット線、基板ノードを駆動しないため、消費電力を低減できる効果もある。
前述の図２０の変形例として、ワード線上のメモリセルにおいてビット線を順々に選択しながらバースト動作で書き込む方式について図２１を用いて説明する。ビット線、ワード線、ソース線、基板ノードの待機状態、書き込み選択状態、書き込み非選択状態の電圧は、図１９と同様である。図では、ワード線WL1上のメモリセルMC11とMC12・・・に書き込み、次にワード線WL2上のメモリセルに書き込む動作を示している。図１９の１つのメモリセルに書き込む例と同様に、はじめに、書き込みコマンドが入力されるとすべてのメモリセルの基板電位SUB1,SUB2,・・・が待機状態の電圧から書き込み非選択時の電圧に設定され、メモリセルのソースノードに接続されているソース線SL1,SL2,・・・が待機状態の電圧から書き込み非選択時の電圧に設定される。次に、書き込みワード線WL1が待機状態の電圧から書き込み選択状態の電圧に設定される。次に書き込むメモリセルの接続されているビット線が待機状態の電圧から、書き込み選択状態の電圧に設定される。次に、これに従って、ビット線BL1に接続されるメモリセルトランジスタが共通に接続される基板ノードSUB1が書き込み非選択状態の電圧から選択状態の電圧に設定される。次に書き込みセルの接続されているソース線SL1が書き込みデータに従って駆動される。ここでは、メモリセルMC11のカルコゲナイド膜を高抵抗化する動作を行っている。このとき、ソース線SL1は書き込み非選択状態の電圧からリセット動作電圧に設定される。ソース線SL1には、所望の電圧が所望の期間印加され、カルコゲナイド膜には書き込みに必要な電流が流される。その後、書き込み非選択状態の電圧に設定される。次に、同一ワード線WL1上のメモリセルMC12に書き込む動作を行う。先ほどのメモリセルMC11への書き込み動作でのビット線BL1と基板ノードSUB1、ソース線SL1と同様に、ビット線BL2が待機状態の電圧から書き込み選択状態の電圧に設定される。続いて、ビット線BL2に対応する基板ノードSUB2が書き込み選択状態の電圧に設定される。これらに従って、書き込みセルの接続されているソース線SL1が書き込みデータに従って駆動される。ここでは、カルコゲナイド膜を低抵抗化する動作の例を示している。このとき、ソース線SL1は、非選択状態の電圧からセット動作電圧に駆動され、カルコゲナイド膜に電流を流す。所望の期間、電流を流した後、ソース線SL1は書き込み選択状態から非選択状態へ設定される。その後、基板ノードSUB2が選択状態の電圧から非選択状態の電圧へ設定され、続いて、ビット線BL2が書き込み選択状態の電圧から待機状態の電圧に設定される。これと同様にして、同一ワード線WL1上のメモリセルの書込み動作を順次行う。ワード線WL1への書き込み動作が終了した時点で、ワード線WL1が書き込み選択状態の電圧から待機状態の電圧に設定される。続いて、別のワード線、例えばワード線WL2上のメモリセルに書き込む動作が行われた場合について説明する。ワード線WL1が待機状態になった後、次に書き込み選択ワード線となったワード線WL2が待機状態の電圧から書き込み選択状態の電圧に設定される。その後、先ほどのワード線WL1上のメモリセルへの書き込み動作と同様に、書き込みメモリセルの接続されるビット線とそれに対応する基板ノードが書き込み選択状態の電圧に駆動され、ソース線を駆動することによって、カルコゲナイド膜へ電流を流しデータを書き込む。これによって、書き込み選択ワード線WL2上のメモリセルへの書き込み動作が行われる。ワード線WL2への書き込み動作が終了すると、前述のワード線WL1の場合と同様に、ワード線WL2が書き込み選択状態から待機状態に設定される。図では、ここで、書き込み動作が終了する場合について示している。ワード線WL2が待機状態に設定された後、すべてのソース線SL1,SL2・・・は書き込み非選択状態の電圧から待機状態の電圧に設定される。これと同時に、すべての基板ノードSUB1,SUB2・・・は書き込み非選択状態の電圧から、待機状態の電圧に設定される。図２１では、図１９に比べてワード線上のメモリセルを順々に書き換える際に、書き込みサイクルを短くでき、さらに、複数のワード線について順々に書き換える動作でも書き込みサイクルを短くでき、高速な書き込み動作を実現できる。また、同時に、書き込み１セル毎にワード線、ソース線を駆動しないため、消費電力を低減できる効果もある。また、図２０の方式に比べて、読出し時と同様のワード線単位でのデータのやり取りが可能になる利点がある。
本実施例においては、ワード線１１０１は素子分離の目的で使用されることに注意すべきである。即ち、電極１１０１に対しては、０もしくは負の電位を与えることにより、１１０１を挟んだ２つの素子を電気的に分離し、メモリとしての正常な動作を確保する。これは、既に本実施例の説明の中で述べたように、セル面積の増大を防ぐことを目的として、素子形成領域（７）をビット線と並行方向に繋がった構造としたために採用した方式となっている。
＜実施例２＞
本実施例は、ノイズ耐性に優れる、相変化メモリアレイを実現する方法に関するものである。この目的のために、DRAMで通常用いられている、折り返しビット線構成（２交点メモリアレイ）を採用する。製造工程は実施例１とほぼ同様である。また、実施例１で述べた、ゲート電極による素子分離も本実施例において用いている。以下に、本実施例の製造方法を図面を用いて説明する。素子分離形成からワード線電極形成、更には不純物拡散層形成までは、即ち、図５〜７までは実施例１と同様である。層間膜を形成し平坦化した後、SL線接続のための、コンタクト孔を開口する。さらに、導電プラグ（１２）形成を目的とし、タングステンを200nm堆積し、通常のCMPプロセスにより平坦化し、図２２のようになる。図８との比較から明らかなように、プラグ位置が、実施例１とは異なる。
次に、カルコゲナイド（１０１）を50nm堆積し、さらにはSL線となるタングステン（１４）を100nm堆積する。続いて、通常のリソグラフィ及びドライエッチによりカルコゲナイド（１０１）とタングステン（１４）の積層膜を加工し、上面図は図２３のようになった。
次に、ビット線の形成を行う。ソース線形成時と同様に、層間絶縁膜形成のために、シリコン酸化膜を500nm堆積し、通常のCMPプロセスにより平坦化を行う。さらに、導電プラグ（１２０１）形成を目的とし、コンタクト開口し、タングステンを200nm堆積し、通常のCMPプロセスにより平坦化し、図２４のようになる。次に、ＢL線となるタングステン（１４０１）を100nm堆積する。続いて、通常のリソグラフィ及びドライエッチによりとタングステン（１４０１）を加工し、上面図は図２５のようになる。この後、多層配線工程を施し、所望の半導体装置を得た。本実施例においては、実施例１と同様に、選択線以外のワード線は0Vあるいは負電位に固定することにより、隣接セルと電気的に分離する。
＜実施例３＞
実施例１および２では通常の浅溝素子分離とフィールドプレートによる素子分離との組み合わせにより、素子分離を行った。本実施例は通常の浅溝素子分離のみを用いたものである。本実施例によれば、素子分離用にゲート電界を用いない結果として、ワード系の制御が容易になるという特長がある。以下、図面を用いて説明する。P型基板を用い、メモリセルアレイ部にはN型ウエルを形成する。続いて、通常のCMOSプロセスにより図２６に示すような素子分離領域を形成する。次に、基板電位をビット線と並行方向に分離するために、図２７に示すようなレジストパタンをマスクにP型不純物注入を行う。この時の図２７における、AA部の断面図を図２８に示す。素子分離領域（６）よりも拡散層を深く形成しなければならない点が、実施例１の図６とは異なる。以降は、実施例１と同様な製造工程を経る。本実施例の場合、自己整合的に基板電位を分離することができないため、セル面積が増大するという欠点があるが、ワードの制御が単純化されるので設計が容易になり、歩留まりを向上させるという特長がある。
＜実施例４＞
実施例1-3においては、ビット線をカルコゲナイド加工の後に形成した。本実施例においては、ビット線をカルコゲナイド加工の前に形成するものである。本実施例には、ビット線がカルコゲナイドにつながるプラグによりシールドされるので、ビット線間容量が低減されるという効果がある。以下、図面を用いて説明する。尚、本実施例においては、実施例１と同様にゲート電界を用いた素子分離形成を採用している。ワード線（１１，１１０１）形成までは、実施例１と同様である。次にビット線の形成を行う。このために、図２９に示すような、楕円形状のプラグを形成する。次に、ＢL線となるタングステン（１４０１）を100nm堆積する。さらに、通常のリソグラフィ及びドライエッチによりとタングステン（１４０１）を加工し、上面図は図３０のようになる。さらに層間絶縁膜を形成した後、ソース線接続のために、タングステンからなるコンタクトプラグ（１２）を形成し、図３１のようになる。ビット線プラグ（１２０１）を楕円形状とし、ビット線（１４０１）の配置をずらすことにより、ソース線用のコンタクトプラグ（１２）画形成可能となった。続いて、カルコゲナイド（１０１）を50nm堆積し、さらにはSL線となるタングステン（１４）を100nm堆積する。続いて、通常のリソグラフィ及びドライエッチによりカルコゲナイド（１０１）とタングステン（１４）の積層膜を加工し、上面図は図３２のようになった。図３３には図３２中BB部分の断面図を示す。ここから明らかなように、ビット線（１４０１）はプラグ電極（１２）によりシールドされる構造となる。これは、ビット線間容量の低減に効果的である。この後、多層配線プロセスを施し所望の半導体装置を得た。
＜実施例５＞
実施例1-4においては、カルコゲナイドはソース線と積層になり、ワード線方向につながっていた。本実施例においては、カルコゲナイドをセル毎に分離することにより、隣接セル間の熱によるディスターブを防止するものである。以下、図面を用いて説明する。
ソース線接続のための、プラグ形成まで（図９）は、実施例１と同様な製造工程を経る。続いて、カルコゲナイド（１０１）を50nm堆積し、さらにはSL線となるタングステン（１４）を100nm堆積する。続いて、通常のリソグラフィ及びドライエッチによりカルコゲナイド（１０１）とタングステン（１４）の積層膜を、セル毎に分離するように加工し、上面図は図３４のようになった。次に層間絶縁膜（１３０２）としてシリコン酸化膜を200nm堆積し、CMP法により平坦化を行い、タングステン電極（１４）を露出させる。続いて、膜厚200nmのタングステン（１５）を堆積し、通常のリソグラフィ及びドライエッチにより加工し、上面図は図３５のようになる。 次に、ビット線の形成を行う。ソース線形成時と同様に、層間絶縁膜形成のために、シリコン酸化膜を500nm堆積し、通常のCMPプロセスにより平坦化を行う。さらに、導電プラグ（１２０１）形成を目的とし、コンタクト開口し、タングステンを200nm堆積し、通常のCMPプロセスにより平坦化する。次に、ビット線となるタングステン（１４０１）を100nm堆積する。続いて、通常のリソグラフィ及び
ドライエッチによりとタングステン（１４０１）を加工し、断面図は図３７のようになる。この後、多層配線工程を施し、所望の半導体装置を得た。
読み出しディスターブを防止した、高速不揮発混載メモリを実現でき、車載用途をはじめとしたマイコンやICカードへの適用が可能となる。
本発明によるメモリアレイ方式を示す図。 相変化メモリの書き込み方法を示す図。 従来の相変化メモリセルを示す図。 本発明のメモリアレイにおける電圧印加方法を示す図。 本発明の実施例における製造工程の１上面を示す図（実施例１）。 本発明の実施例における製造工程の１断面を示す図（実施例１）。 本発明の実施例における製造工程の１上面を示す図（実施例１）。 本発明の実施例における製造工程の１上面を示す図（実施例１）。 本発明の実施例における製造工程の１断面を示す図（実施例１）。 本発明の実施例における製造工程の１上面を示す図（実施例１）。 本発明の実施例における製造工程の１断面を示す図（実施例１）。 本発明の実施例における製造工程の１上面を示す図（実施例１）。 本発明の実施例における製造工程の１断面を示す図（実施例１）。 本発明の実施例における製造工程の１上面を示す図（実施例１）。 本発明の実施例における製造工程の１断面を示す図（実施例１）。 本発明の実施例における読出し動作の例を示す図（実施例１）。 本発明の実施例における1ビット書き込み動作の例を示す図（実施例１）。 本発明の実施例におけるバースト書き込み動作の例を示す図（実施例１）。 本発明の実施例における1ビット書き込み動作の例を示す図（実施例１）。 本発明の実施例におけるバースト書き込み動作の例を示す図（実施例１）。 本発明の実施例におけるバースト書き込み動作の例を示す図（実施例１）。 本発明の実施例における製造工程の１上面を示す図（実施例２）。 本発明の実施例における製造工程の１上面を示す図（実施例２）。 本発明の実施例における製造工程の１上面を示す図（実施例２）。 本発明の実施例における製造工程の１上面を示す図（実施例２）。 本発明の実施例における製造工程の１上面を示す図（実施例３）。 本発明の実施例における製造工程の１上面を示す図（実施例３）。 本発明の実施例における製造工程の１断面を示す図（実施例３）。 本発明の実施例における製造工程の１上面を示す図（実施例４）。 本発明の実施例における製造工程の１上面を示す図（実施例４）。 本発明の実施例における製造工程の１上面を示す図（実施例４）。 本発明の実施例における製造工程の１上面を示す図（実施例４）。 本発明の実施例における製造工程の１断面を示す図（実施例４）。 本発明の実施例における製造工程の１上面を示す図（実施例５）。 本発明の実施例における製造工程の１上面を示す図（実施例５）。 本発明の実施例における製造工程の１断面を示す図（実施例５）。 本発明の実施例における製造工程の１断面を示す図（実施例５）。
符号の説明
１，１０１…カルコゲナイド、
２…シリコン基板、
３…不純物拡散層、
４, ５…導電プラグ、
６…素子分離領域、
７…トランジスタ形成領域、
８…p型拡散層領域、
９…n型拡散層領域、
１０…ホトレジスト、
１１，１１０１…ワード線、
１２，１２０１…導電プラグ、
１３，１３０１，１３０２…層間絶縁膜、
１４，１５,１４０１…タングステン、
２０…トランジスタ。

Claims (19)

  1. 複数のワード線と、絶縁層を介して前記ワード線と少なくとも一方が交差する複数の第１及び第２の配線と、
    前記ワード線と前記配線の交点に設けられたメモリセルを複数有する半導体記憶装置において、
    前記メモリセルは、トランジスタと、前記トランジスタのソースまたはドレインの一方に接続された記憶部とを備え、
    前記ワード線と交差する方向に隣接して設けられた前記トランジスタのソースまたはドレインが形成されている基板が電気的に接続されていることを特徴とする半導体記憶装置。
  2. 前記記憶部は、少なくともTe（テルル）を含有する材料からなることを特徴とする請求項１に記載の半導体記憶装置。
  3. 半導体基板上に形成された複数のワード線と、絶縁層を介して前記ワード線と少なくとも一方が交差する複数の第１及び第２の配線と、前記ワード線と前記配線の交点に設けられたメモリセルを複数有する半導体記憶装置において、
    前記メモリセルは、前記半導体基板に形成されたトランジスタと、前記トランジスタの上方に配置され前記トランジスタのソースまたはドレインの一方に接続された抵抗値が電気的に可変な材料からなる記憶部とを備え、
    前記ワード線と交差する方向に隣接して設けられた前記トランジスタは、前記半導体基板に形成された拡散層からなるソースおよびドレインを有し、前記ソースおよびドレインは電気的に接続されている導電層に形成されていることを特徴とする半導体記憶装置。
  4. 前記複数の第１の配線は、前記ワード線と交差する方向に配置されて前記トランジスタのソースまたはドレインの他方に電気的に接続され、前記複数の第２の配線は、前記ワード線と平行方向に配置されて前記記憶部を介して、前記トランジスタのソースまたはドレインの一方と電気的に接続されていることを特徴とする請求項１または３に記載の半導体記憶装置。
  5. 前記メモリセルへのデータの書き込み時には、セルを選択して前記第２の配線と前記選択されたトランジスタのソースまたはドレインが形成されている基板間においてデータ書き込みを行い、読み出し時には、セルを選択して前記ワード線と前記第１の配線間においてデータ読み出しを行うことを特徴とする請求項４に記載の半導体記憶装置。
  6. 前記メモリセルへのデータの書き込み時には、前記トランジスタのソースまたはドレインが形成されている拡散層と前記基板との間に形成される接合に対し、順方向電圧が印加されるように前記基板と前記第２の配線間に電圧を印加することを特徴とする請求項５に記載の半導体記憶装置。
  7. 前記メモリセルへのデータの書き込み時には、前記トランジスタのソースおよびドレイン間に電流を流すことなく、前記トランジスタのソースまたはドレインのいずれか一方の拡散層から前記記憶部分へ電流を流すことによりデータの書き込みを行うことを特徴とする請求項１に記載の半導体記憶装置。
  8. 前記メモリセルへのデータの書き込み時には、前記トランジスタのソースおよびドレイン間に電流を流すことなく、前記トランジスタのソースまたはドレインのいずれか一方の拡散層から前記記憶部へ電流を流すことによりデータの書き込みを行うことを特徴とする請求項３に記載の半導体記憶装置。
  9. 半導体基板上に前記トランジスタを形成する素子形成領域と前記トランジスタ間を電気的に分離する素子分離領域とが前記ワード線と交差する方向に延在し、それぞれの領域が交互に配置されていることを特徴とする請求項１または３に記載の半導体記憶装置。
  10. 前記トランジスタのソースおよびドレインの拡散層が形成されている導電層の深さは、前記素子分離領域の深さよりも浅く形成されていることを特徴とする請求項９に記載の半導体記憶装置。
  11. 前記ワード線と平行して隣接する前記メモリセル間に設けたワード線を用いて、前記素子形成領域に隣接して形成された前記トランジスタを電気的に分離することを特徴とする請求項９に記載の半導体記憶装置。
  12. 前記メモリセルは、１つのセンスアンプに並列に接続されたビット線ペアが複数組配設されてなる折り返しビット線型に配置されていることを特徴とする請求項１、３、５、７、８、および１１のいずれか一に記載の半導体記憶装置。
  13. ワード線と、ビット線と、
    前記ワード線と前記ビット線の交点に配置されたトランジスタと、
    前記トランジスタに接続された記憶部からなるメモリセルとを有する半導体装置において、
    待機時に前記ワード線は第１電圧に設定され、
    前記メモリセルに書き込みを行う際に、前記ワード線は第２電圧に設定され、
    前記メモリセルを読出す際に、前記ワード線は第３電圧設定され、
    前記第１電圧は、前記第２電圧より高く、前記第３電圧より低いことを特徴とする半導体記憶装置。
  14. ワード線と、ビット線と、
    前記ワード線と前記ビット線の交点に配置されたトランジスタと、
    前記トランジスタに接続された記憶部からなるメモリセルとを有する半導体装置において、
    待機時に前記ワード線は第１電圧に設定され、
    前記メモリセルに書き込みを行う際に、前記ワード線は第２電圧に設定され、
    前記メモリセルを読出す際に、前記ワード線は第３電圧設定され、
    前記第２電圧は、前記第１電圧より高く、前記第３電圧より低いことを特徴とする半導体記憶装置。
  15. 複数のワード線と、前記複数のワード線に交差する複数のビット線と、
    前記複数のワード線にゲートがそれぞれ接続される複数のトランジスタと、
    前記ビット線に接続され、前記複数のトランジスタのソースまたはドレインの拡散層の一方に接続される基板ノード線と、
    前記ワード線と前記ビット線の所定の交点に配置され、前記トランジスタに接続された記憶部を含む複数のメモリセルとからなり、
    待機時に、前記基板ノード線は第１電圧に設定され、
    書き込み動作において前記メモリセルが選択時に前記基板ノード線は、第２電圧に設定され、
    書き込み動作において前記メモリセルが非選択時に前記基板ノードは、第３電圧に設定され、
    前記第１電圧は、前記第２電圧より高く前記第３電圧より低いことを特徴とする半導体記憶装置。
  16. 複数のワード線と、前記複数のワード線に交差する複数のビット線と、
    前記複数のワード線と前記複数のビット線の所定の交点に配置され、トランジスタと前記トランジスタに接続された記憶部を含むメモリセルと、
    前記トランジスタのゲートが前記ワード線の一つに接続され、前記トランジスタのソースまたはドレインの一方が前記複数のビット線の一つに接続され、
    前記ワード線に平行して配置され、前記トランジスタのソースまたはドレインの他方に接続される共通ソース線とからなり、
    待機時に、前記共通ソース線は第１電圧に設定され、
    書き込み動作において前記メモリセルが選択時に、前記共通ソース線は第２電圧に設定され、
    書き込み動作において前記メモリセルが非選択時に前記共通ソース線は第３電圧に設定され、
    前記第１電圧は、前記第２電圧より高く前記第３電圧より低いことを特徴とする半導体記憶装置。
  17. 前記記憶部は、抵抗値が電気的に可変な材料を備えることを特徴とする請求項１３乃至１５のいずれか一に記載の半導体記憶装置。
  18. 複数のワード線と、前記複数のワード線に交差する複数のビット線と、前記ワード線と前記ビット線の交点に設けられたメモリセルを複数有する半導体記憶装置において、
    読出し動作では、選択された一つのワード線に接続された複数のメモリセルからデータを読み出し、
    書き込み動作では、選択された一つのビット線に接続された複数のメモリセルにデータを書き込むことを特徴とする半導体記憶装置。
  19. 前記メモリセルを構成するトランジスタが形成されている基板は、前記ワード線と交差する方向に電気的に接続されていることを特徴とする請求項１８に記載の半導体記憶装置。
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