KR20160003427A

KR20160003427A - 전자 장치

Info

Publication number: KR20160003427A
Application number: KR1020140081769A
Authority: KR
Inventors: 정규호; 조병직; 이종철; 주원기
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2014-07-01
Filing date: 2014-07-01
Publication date: 2016-01-11
Also published as: US20160005462A1; US9418008B2

Abstract

전자 장치가 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 위치하고, 타원 형상을 갖는 복수의 가변 저항 패턴을 포함하고, 상기 가변 저항 패턴의 일부는, 상기 제1 및 제2 배선의 중첩 영역 밖으로 돌출될 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}

본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.

최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Mhase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.

본 발명의 실시예들이 해결하려는 과제는, 메모리 셀의 면적을 확보함으로써 동작 특성 및 내구성을 향상시킬 수 있는 전자 장치를 제공하는 것이다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 위치하고, 타원 형상을 갖는 복수의 가변 저항 패턴을 포함하고, 상기 가변 저항 패턴의 일부는, 상기 제1 및 제2 배선의 중첩 영역 밖으로 돌출될 수 있다.

상기 반도체 메모리에 있어서, 상기 가변 저항 패턴의 장축 방향은, 상기 제1 및 제2 방향과 교차할 수 있다. 상기 장축 방향은, 상기 제1 및 제2 방향과 교차하면서 상기 제1 방향과 이루는 각도 및 상기 제2 방향과 이루는 각도가 실질적으로 동일한 제3 방향과 평행할 수 있다. 상기 제1 방향과 상기 제2 방향은 실질적으로 수직이고, 상기 장축 방향이 상기 제1 및 제2 방향 각각과 이루는 각도는 약 45도일 수 있다. 상기 제3 방향으로 배열되는 상기 가변 저항 패턴의 상기 장축은 상기 제3 방향으로 연장하는 일직선상에 위치할 수 있다. 또는, 상기 장축 방향은, 상기 제1 및 제2 방향과 교차하면서 상기 제1 방향과 이루는 각도 및 상기 제2 방향과 이루는 각도가 실질적으로 동일한 제3 방향과 평행하지 않을 수 있다. 상기 제1 방향과 상기 제2 방향은 실질적으로 수직이고, 상기 장축 방향이 상기 제1 방향과 이루는 각도 및 상기 제2 방향과 이루는 각도는 각각 약 30도 및 약 60도일 수 있다. 상기 제3 방향으로 배열되는 상기 가변 저항 패턴의 상기 장축은 상기 제3 방향으로 연장하는 일직선상에 위치하지 않을 수 있다. 상기 가변 저항 패턴은, 필라멘트 전류 통로의 생성 또는 소멸에 의해 저항이 변화하는 물질을 포함할 수 있다. 상기 반도체 메모리는, 상기 가변 저항 패턴과 상기 제1 배선의 사이 또는 상기 가변 저항 패턴과 상기 제2 배선의 사이에 개재되는 선택 소자를 더 포함할 수 있다.

상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.

상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.

상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.

상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.

상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.

상술한 본 발명의 실시예들에 의한 전자 장치에 의하면, 메모리 셀의 면적을 확보함으로써 동작 특성 및 내구성을 향상시킬 수 있다.

도 1a는 비교예의 반도체 장치를 나타내는 평면도이고, 도 1b는 도 1a의 A-A' 선에 따른 단면도이고, 도 1c는 도 1a의 가변 저항 패턴을 보다 상세히 설명하기 위한 평면도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이고, 도 2b는 도 2a의 B-B' 선에 따른 단면도이고, 도 2c는 도 2a의 가변 저항 패턴을 보다 상세히 설명하기 위한 평면도이다.
도 3a는 본 발명의 다른 일 실시예에 따른 반도체 장치를 나타내는 평면도이고, 도 3b는 도 3a의 가변 저항 패턴을 보다 상세히 설명하기 위한 평면도이다.
도 4는 본 발명의 다른 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.

이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.

도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.

본 발명의 실시예들을 설명하기에 앞서, 비교예의 반도체 장치 및 그 문제점에 관하여 도 1a 내지 도 1c를 참조하여 설명하기로 한다.

도 1a는 비교예의 반도체 장치를 나타내는 평면도이고, 도 1b는 도 1a의 A-A' 선에 따른 단면도이고, 도 1c는 도 1a의 가변 저항 패턴을 보다 상세히 설명하기 위한 평면도이다.

도 1a 내지 도 1c를 참조하면, 비교예의 반도체 장치는, 요구되는 소정의 하부 구조물(미도시됨)이 형성된 기판(100), 기판(100) 상에 배치되고 기판(100)의 표면과 평행한 제1 방향으로 연장하는 복수의 하부 배선(110), 기판(100)의 표면과 평행하면서 제1 방향과 교차하는 제2 방향으로 연장하고 하부 배선(110) 상에 배치되는 복수의 상부 배선(130), 및 하부 배선(110)과 상부 배선(130)의 사이에서 하부 배선(110)과 상부 배선(130)의 교차점에 배치되는 복수의 가변 저항 패턴(120)을 포함할 수 있다.

하부 배선(110) 및 상부 배선(130)은 가변 저항 패턴(120)의 상면 및 하면과 접속하여 가변 저항 패턴(120)으로 요구되는 전압 또는 전류를 공급하는 역할을 수행할 수 있다.

가변 저항 패턴(120) 각각은 공급되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭함으로써, 서로 다른 데이터를 저장하는 메모리 셀로 기능할 수 있다. 이 가변 저항 패턴(120)은 하부 배선(110)과 상부 배선(130)의 교차점에서 섬(island) 형상을 가질 수 있고, 그에 따라, 일 교차점의 가변 저항 패턴(120)과 다른 교차점의 가변 저항 패턴(120)은 서로 분리될 수 있다. 특히, 평면상, 가변 저항 패턴(120)은 원과 유사한 형상을 가질 수 있고, 하부 배선(110)과 상부 배선(130)의 교차 영역 내에 위치할 수 있다.

가변 저항 패턴(120)은 산소 공공을 포함하는 금속 산화물을 포함할 수 있다. 이러한 가변 저항 패턴(120)에서의 저항 변화는, 산소 공공에 의한 필라멘트 전류 통로의 생성 및 소멸 여부에 의하여 수행될 수 있다. 즉, 가변 저항 패턴(120) 내에 산소 공공에 의한 필라멘트 전류 통로가 생성되는 경우 가변 저항 패턴(120)은 저저항 상태로서, 예컨대, 데이터 '0'을 저장할 수 있고, 반대로, 가변 저항 패턴(120) 내에 산소 공공에 의한 필라멘트 전류 통로가 소멸되는 경우 가변 저항 패턴은 고저항 상태로서, 예컨대, 데이터 '1'을 저장할 수 있다.

하부 배선(110) 사이의 공간은 제1 층간 절연막(115)으로 매립되고, 가변 저항 패턴(120) 사이의 공간은 제2 층간 절연막(125)으로 매립되고, 상부 배선(130) 사이의 공간은 제3 층간 절연막(미도시됨)으로 매립될 수 있다.

하부 배선(110) 및 상부 배선(130)은 도전 물질의 증착 및 식각 공정에 의하여 형성될 수 있고, 가변 저항 패턴(120)은 가변 저항 물질의 증착 및 식각 공정에 의하여 형성될 수 있다.

그런데, 이 반도체 장치에서는 하부 배선(110) 및 상부 배선(130)과 중첩하는 가변 저항 패턴(120)의 면적이 작기 때문에, 가변 저항 패턴(120)의 저항이 높고 그 내부에 생성될 수 있는 필라멘트 전류 통로의 개수가 작은 문제가 있다. 이러한 경우, 높은 전류로 메모리 셀을 구동시 메모리 셀의 브레이크 다운(break dawn)이 발생할 수 있다. 또한, 메모리 셀의 내구성(endurance)도 저하될 수 있다. 메모리 셀에 대한 쓰기 동작 횟수가 증가할수록 가변 저항 패턴(120)의 유효 영역이 점차 감소하게 되므로, 최초에 가변 저항 패턴(120)의 면적을 크게 확보하는 것이 중요하나, 비교예에 의하면 가변 저항 패턴(120)의 면적 자체가 작다. 여기서, 가변 저항 패턴(120)의 유효 영역이라 함은, 실제로 필라멘트 전류 통로의 생성/소멸이 발생하여 저항 변화가 발생할 수 있는 영역을 의미한다.

게다가, 가변 저항 패턴(120)은 식각에 의해 그 측벽이 손상될 수 있다. 가변 저항 패턴(120) 측벽의 손상 영역(damaged area)은 도 1c에 DA로 표시하였고, 비손상 영역은 도 1c에 NDA로 표시하였다. 이러한 가변 저항 패턴(120)의 손상 영역(DA) 때문에, 가변 저항 패턴(120)의 유효 영역이 더욱 감소하게 된다. 결과적으로, 메모리 셀의 브레이크 다운 및 내구성 저하가 더 심화된다.

본 실시예에서는 메모리 셀의 면적을 증가시킴으로써 위에서 설명한 문제점들을 해결하고자 한다. 이에 대해서는, 이하의 도 2a 내지 도 4를 참조하여 보다 상세히 설명하기로 한다.

도 2a는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이고, 도 2b는 도 2a의 B-B' 선에 따른 단면도이고, 도 2c는 도 2a의 가변 저항 패턴을 보다 상세히 설명하기 위한 평면도이다.

도 2a 내지 도 2c를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는, 요구되는 소정의 하부 구조물(미도시됨)이 형성된 기판(200), 기판(200) 상에 배치되고 기판(200)의 표면과 평행한 제1 방향으로 연장하는 복수의 하부 배선(210), 기판(200)의 표면과 평행하면서 제1 방향과 교차하는 제2 방향으로 연장하고 하부 배선(210) 상에 배치되는 복수의 상부 배선(230), 및 하부 배선(210)과 상부 배선(230)의 사이에서 하부 배선(210)과 상부 배선(230)의 교차점에 배치되는 복수의 가변 저항 패턴(220)을 포함할 수 있다.

하부 배선(210) 및 상부 배선(230)은 가변 저항 패턴(220)으로 전압 또는 전류를 공급하기 위한 것으로서, 금속, 금속 질화물 등과 같은 다양한 도전 물질을 포함하는 단일막 또는 다중막으로 형성될 수 있다.

가변 저항 패턴(220)은 산소 공공을 함유하는 금속 산화물을 포함하는 단일막 또는 다중막으로 형성될 수 있다. 여기서, 산소 공공을 함유하는 금속 산화물은 TiOx(여기서, x < 2), TaOy(여기서, y < 2.5) 등과 같이 화학양론비보다 산소가 부족한 물질일 수 있다. 이러한 가변 저항 패턴(220)에서의 저항 변화는, 산소 공공의 거동에 의하여 하부 배선(210)과 상부 배선(230) 사이에 필라멘트 전류 통로가 생성되거나 또는 소멸되는 방식으로 수행될 수 있다.

일례로서, 가변 저항 패턴(220)은 산소 부족형 금속 산화물층 및 산소 리치형 금속 산화물층이 적층된 이중막을 포함할 수 있다. 산소 부족형 금속 산화물층과 산소 리치형 금속 산화물층의 상하 위치는 바뀔 수 있다. 여기서, 산소 리치형 금속 산화물층은 TiO₂, Ta₂O₅ 등과 같이 화학양론비를 만족하는 물질일 수 있고, 산소 부족형 금속 산화물층은 TiOx(여기서, x < 2), TaOy(여기서, y < 2.5) 등과 같이 화학양론비보다 산소가 부족한 물질일 수 있다. 이러한 경우, 가변 저항 패턴(220)으로 공급되는 전압 또는 전류에 따라 산소부족형 금속 산화물층의 산소 공공이 산소리치형 금속 산화물층으로 공급되는지 여부 및 그에 따라 산소리치형 금속 산화물층 내에 산소 공공에 의한 필라멘트 전류 통로가 생성되는지 여부에 따라 가변 저항 패턴(220)의 저항이 고저항 상태와 저저항 상태 사이에서 변할 수 있다.

특히, 본 실시예에서, 가변 저항 패턴(220)은 평면상 장축(MA1)과 단축(MA2)을 갖는 타원 형상을 가질 수 있고, 장축(MA1)의 방향은 제1 및 제2 방향과 교차할 수 있다. 즉, 가변 저항 패턴(220)은 장축(MA1)이 하부 및 상부 배선(210, 230)에 대해 일정한 각도를 갖도록 기울어져 형성될 수 있다. 여기서, 제3 방향이 제1 및 제2 방향의 중간에 해당한다고 할 때, 즉, 제3 방향이 제1 방향 및 제2 방향 각각과 이루는 예각이 서로 동일하다고 할 때, 가변 저항 패턴(220)의 장축(MA1)의 방향은 제3 방향과 평행할 수 있다. 그에 따라, 제3 방향에서 서로 인접한 가변 저항 패턴(220)의 장축은 제3 방향으로 연장하는 일직선상에 위치할 수 있다. 본 실시예와 같이, 제1 및 제2 방향이 실질적으로 서로 수직을 이루는 경우, 제3 방향이 제1 방향 및 제2 방향 각각과 이루는 예각은 약 45도일 수 있다.

또한, 가변 저항 패턴(220)은 하부 배선(210) 및 상부 배선(230)의 중첩 영역과 일부만 중첩하고 나머지는 이 중첩 영역 밖으로 돌출될 수 있다. 하부 배선(210) 및 상부 배선(230)의 중첩 영역과 중첩하는 가변 저항 패턴(220)의 일부를 굵은 실선으로 표시하였는데, 이 부분이 가변 저항 패턴(220)의 유효 영역(EA)으로 기능할 수 있다. 가변 저항 패턴(220)은 하부 배선(210) 및 상부 배선(230)과 중첩하는 영역에서만 전압 또는 전류를 공급받아 해당 영역에서만 저항 변화가 가능하기 때문이다.

위와 같은 반도체 장치의 제조 방법을 예시적으로 간략히 설명하면 아래와 같다.

기판(200) 상에 도전 물질을 증착하고 이 도전 물질을 선택적으로 식각하여 제1 배선(210)을 형성한 후, 제1 배선(210)을 덮는 절연 물질을 증착하고 제1 배선(210)의 상면이 드러날 때까지 평탄화 공정을 수행하여 제1 배선(210) 사이를 매립하는 제1 층간 절연막(215)을 형성할 수 있다. 이어서, 제1 배선(210) 및 제1 층간 절연막(215) 상에 가변 저항 물질을 증착하고 이 가변 저항 물질을 선택적으로 식각하여 가변 저항 패턴(220)을 형성한 후, 가변 저항 패턴(220) 사이를 매립하는 제2 층간 절연막(225)을 형성할 수 있다. 여기서, 가변 저항 패턴(220)의 식각은 타원 형상 또는 타원과 유사하게 일 방향의 폭이 타 방향의 폭보다 더 큰 형상 예컨대, 마름모 형상 등을 갖는 마스크 패턴을 이용하여 수행될 수 있다. 이어서, 가변 저항 패턴(220) 및 제2 층간 절연막(225) 상에 도전 물질을 증착하고 이 도전 물질을 선택적으로 식각하여 제3 배선(230)을 형성한 후, 제3 배선(230) 사이를 매립하는 제3 층간 절연막(미도시됨)을 형성할 수 있다.

위와 같은 반도체 장치 및 그 제조 방법에 의하면 아래와 같은 이점이 있다.

우선, 가변 저항 패턴(220)이 타원 형상을 가지면서 그 일부가 하부 배선(210) 및 상부 배선(230)의 중첩 영역 밖으로 돌출되어 있기 때문에, 비교예에 비하여 가변 저항 패턴(220)의 유효 영역(EA)의 면적이 증가하게 된다. 이 때문에, 가변 저항 패턴(220) 내에 생성될 수 있는 필라멘트 전류 통로의 개수가 증가하므로 높은 전류로 메모리 셀을 구동하더라도 메모리 셀의 브레이크 다운이 감소할 수 있고 그 내구성은 증가할 수 있다.

또한, 가변 저항 패턴(220)이 타원 형상을 가지면서 그 일부가 중첩 영역 밖으로 돌출되는 경우로서 가변 저항 패턴(220)의 장축(MA1) 방향이 제1 방향 또는 제2 방향과 평행하다면, 제1 방향 또는 제2 방향에서 인접하는 가변 저항 패턴(220) 간 거리가 감소하여 가변 저항 패턴(220) 사이의 단락 문제가 발생할 수 있다. 그러나, 본 실시예에서는 가변 저항 패턴(220)이 하부 배선(210) 및 상부 배선(230)에 대해서 기울어진 장축을 갖게 함으로써, 제1 방향, 제2 방향 및 제3 방향에서 인접하는 가변 저항 패턴(220) 사이의 거리를 적절히 증가시킬 수 있다.

게다가, 가변 저항 패턴(220)의 측벽에 식각에 의한 손상 영역(DA)이 형성되더라도, 비교예에 비하여 유효 영역(EA) 중 손상 영역(DA)이 차지하는 면적이 작게 된다. 비교예의 경우, 손상 영역(DA) 전부가 유효 영역 내에 위치하는 반면, 본 실시예의 경우, 손상 영역(DA)의 일부만 유효 영역(EA) 내에 위치하기 때문이다. 따라서, 가변 저항 패턴(220)의 측벽 손상에 의해 가변 저항 패턴(220)의 유효 영역(EA) 면적이 감소되는 현상이 완화될 수 있다.

한편, 위 실시예에서는 가변 저항 패턴(220)의 장축(MA1)이 제1 및 제2 방향의 중간에 해당하는 제3 방향과 평행하게 위치하고 그에 따라 제3 방향에서 인접한 가변 저항 패턴(220)의 장축(MA1)은 제3 방향으로 연장하는 일직선 상에 위치하는 경우를 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 가변 저항 패턴(220)의 장축(MA1)의 방향은 제1 및 제2 방향과 교차하면서 제1 및 제2 방향과 다양한 각도를 이룰 수 있다. 이에 대해서는, 도 3a 및 도 3b를 참조하여 예시적으로 설명하기로 한다.

도 3a는 본 발명의 다른 일 실시예에 따른 반도체 장치를 나타내는 평면도이고, 도 3b는 도 3a의 가변 저항 패턴을 보다 상세히 설명하기 위한 평면도이다. 전술한 실시예와의 차이점을 중심으로 설명한다.

도 3a 및 도 3b를 참조하면, 제1 방향으로 연장하는 하부 배선(310) 및 제2 방향으로 연장하는 상부 배선(330) 사이의 교차점에 배치되는 가변 저항 패턴(320)은 평면상 장축(MA1)과 단축(MA2)을 갖는 타원 형상을 가질 수 있다. 이때, 가변 저항 패턴(320)의 장축(MA1)은 제1 및 제2 방향과 교차하면서 제3 방향과 평행하지 않을 수 있다. 이러한 경우, 제3 방향에서 인접한 가변 저항 패턴(320)의 장축(MA1)은 제3 방향으로 연장하는 일직선상에 위치하지 않을 수 있다. 가변 저항 패턴(320)의 장축(MA1)과 하부 배선(310)이 이루는 예각을 θ1으로 표시하고, 장축(MA1)과 상부 배선(330)이 이루는 예각을 θ2로 표시할 때, 이 θ1 및 θ2는 서로 동일하지 않을 수 있다. 예컨대, 제1 방향과 제2 방향이 실질적으로 수직인 경우, θ1은 약 30도이고 θ2는 약 60도이거나, 또는, 그 반대일 수 있다. 이와 같이, 제3 방향에서 인접한 가변 저항 패턴(320)의 장축(MA1)이 제3 방향으로 연장하는 일직선상에 위치하지 않는 경우, 전술한 실시예에 비하여 제3 방향에서 인접한 가변 저항 패턴(320) 사이의 거리(d2)가 보다 증가할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 가변 저항 패턴(320)의 장축(MA1)과 제1 및 제2 방향 각각이 이루는 각도는 제1 내지 제3 방향 전체적으로 인접한 가변 저항 패턴(320) 사이의 거리가 확보될 수 있도록 다양하게 조절될 수 있다.

한편, 위 실시예들에서, 가변 저항 패턴(220, 320)과 하부 배선(210, 310)의 사이 및/또는 가변 저항 패턴(220, 320)과 상부 배선(230, 330)의 사이에는 선택 소자가 개재되어 이와 같은 크로스 포인트 구조의 반도체 장치에서 발생할 수 있는 스니크 커런트(sneak current)를 감소시킬 수 있다. 이에 대해서는, 도 4를 참조하여 예시적으로 설명하기로 한다.

도 4는 본 발명의 다른 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.

도 4를 참조하면, 기판(400) 상에서 제1 방향으로 연장하는 하부 배선(410)과 하부 배선(410) 상에서 제2 방향으로 연장하는 상부 배선(430) 사이의 교차점에는 선택 소자(420A) 및 가변 저항 패턴(420B)이 적층된 적층 구조물(420)이 개재될 수 있다. 가변 저항 패턴(420B)은 전술한 실시예들의 가변 저항 패턴(220, 320)과 실질적으로 동일할 수 있다.

선택 소자(420A)는 가변 저항 패턴(420B)으로의 억세스(access)를 제어하기 위한 소자로서, 비선형적인 전류-전압 특성을 가짐으로써 소정 임계 전압 미만에서는 전류를 거의 흘리지 않다가 소정 임계 전압 이상에서 점차 증가하는 전류를 흐르게 할 수 있다. 선택 소자(420A)로는 다이오드, 트랜지스터, 배리스터(varistor), MIT(Metal-Insulator Transition) 소자, 절연 물질로 형성된 터널링 베리어 등이 이용될 수 있다. 선택 소자(420A)는 가변 저항 패턴(420B)과 함께 패터닝되어 동일한 평면 형상 즉, 하부 배선(410) 및 상부 배선(430)에 대해 기울어진 타원 형상을 가지면서 일부가 하부 배선(410) 및 상부 배선(430)의 중첩 영역 밖으로 돌출된 형상을 가질 수 있다.

전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 5 내지 도 9는 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.

도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.

도 5를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.

기억부(1010)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.

기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 위치하고, 타원 형상을 갖는 복수의 가변 저항 패턴을 포함하고, 상기 가변 저항 패턴의 일부는, 상기 제1 및 제2 배선의 중첩 영역 밖으로 돌출될 수 있다. 이를 통해, 기억부(1010)의 내구성이 향상되고 동작 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성이 향상될 수 있다.

연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.

제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.

본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.

도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.

도 6을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.

본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.

기억부(1111)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.

캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 위치하고, 타원 형상을 갖는 복수의 가변 저항 패턴을 포함하고, 상기 가변 저항 패턴의 일부는, 상기 제1 및 제2 배선의 중첩 영역 밖으로 돌출될 수 있다. 이를 통해 캐시 메모리부(1120)의 내구성이 향상되고 동작 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성이 향상될 수 있다.

도 6에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.

버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.

본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.

본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.

여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.

통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.

메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.

미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.

도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.

도 7을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Mersonal Digital Assistant), 휴대용 컴퓨터(Mortable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Mortable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.

프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.

주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 위치하고, 타원 형상을 갖는 복수의 가변 저항 패턴을 포함하고, 상기 가변 저항 패턴의 일부는, 상기 제1 및 제2 배선의 중첩 영역 밖으로 돌출될 수 있다. 이를 통해, 주기억장치(1220)의 내구성이 향상되고 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.

또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.

보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 위치하고, 타원 형상을 갖는 복수의 가변 저항 패턴을 포함하고, 상기 가변 저항 패턴의 일부는, 상기 제1 및 제2 배선의 중첩 영역 밖으로 돌출될 수 있다. 이를 통해, 보조기억장치(1230)의 내구성이 향상되고 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.

또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 7의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 7의 1300 참조)들을 포함할 수 있다.

인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.

도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.

도 8을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.

저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.

컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.

인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.

임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 위치하고, 타원 형상을 갖는 복수의 가변 저항 패턴을 포함하고, 상기 가변 저항 패턴의 일부는, 상기 제1 및 제2 배선의 중첩 영역 밖으로 돌출될 수 있다. 이를 통해, 임시 저장 장치(1340)의 내구성이 향상되고 동작 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성이 향상될 수 있다.

도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.

도 9를 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.

데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 위치하고, 타원 형상을 갖는 복수의 가변 저항 패턴을 포함하고, 상기 가변 저항 패턴의 일부는, 상기 제1 및 제2 배선의 중첩 영역 밖으로 돌출될 수 있다. 이를 통해, 메모리(1410)의 내구성이 향상되고 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성이 향상될 수 있다.

더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.

메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.

인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.

본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 위치하고, 타원 형상을 갖는 복수의 가변 저항 패턴을 포함하고, 상기 가변 저항 패턴의 일부는, 상기 제1 및 제2 배선의 중첩 영역 밖으로 돌출될 수 있다. 이를 통해, 버퍼 메모리(1440)의 내구성이 향상되고 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성이 향상될 수 있다.

더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.

이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.

210: 하부 배선 230: 상부 배선
220: 가변 저항 패턴

Claims

반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는,
제1 방향으로 연장하는 복수의 제1 배선;
상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 및
상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 위치하고, 타원 형상을 갖는 복수의 가변 저항 패턴을 포함하고,
상기 가변 저항 패턴의 일부는, 상기 제1 및 제2 배선의 중첩 영역 밖으로 돌출된
전자 장치.
제1 항에 있어서,
상기 가변 저항 패턴의 장축 방향은, 상기 제1 및 제2 방향과 교차하는
전자 장치.
제2 항에 있어서,
상기 장축 방향은, 상기 제1 및 제2 방향과 교차하면서 상기 제1 방향과 이루는 각도 및 상기 제2 방향과 이루는 각도가 실질적으로 동일한 제3 방향과 평행한
전자 장치.
제3 항에 있어서,
상기 제1 방향과 상기 제2 방향은 실질적으로 수직이고,
상기 장축 방향이 상기 제1 및 제2 방향 각각과 이루는 각도는 약 45도인
전자 장치.
제3 항에 있어서,
상기 제3 방향으로 배열되는 상기 가변 저항 패턴의 상기 장축은 상기 제3 방향으로 연장하는 일직선상에 위치하는
전자 장치.
제2 항에 있어서,
상기 장축 방향은, 상기 제1 및 제2 방향과 교차하면서 상기 제1 방향과 이루는 각도 및 상기 제2 방향과 이루는 각도가 실질적으로 동일한 제3 방향과 평행하지 않는
전자 장치.
제6 항에 있어서,
상기 제1 방향과 상기 제2 방향은 실질적으로 수직이고,
상기 장축 방향이 상기 제1 방향과 이루는 각도 및 상기 제2 방향과 이루는 각도는 각각 약 30도 및 약 60도인
전자 장치.
제6 항에 있어서,
상기 제3 방향으로 배열되는 상기 가변 저항 패턴의 상기 장축은 상기 제3 방향으로 연장하는 일직선상에 위치하지 않는
전자 장치.
제1 항에 있어서,
상기 가변 저항 패턴은,
필라멘트 전류 통로의 생성 또는 소멸에 의해 저항이 변화하는 물질을 포함하는
전자 장치.
제1 항에 있어서,
상기 반도체 메모리는,
상기 가변 저항 패턴과 상기 제1 배선의 사이 또는 상기 가변 저항 패턴과 상기 제2 배선의 사이에 개재되는 선택 소자를 더 포함하는
전자 장치.
제1 항에 있어서,
상기 전자 장치는, 마이크로프로세서를 더 포함하고,
상기 마이크로프로세서는,
상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
전자 장치.
제1 항에 있어서,
상기 전자 장치는, 프로세서를 더 포함하고,
상기 프로세서는,
상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
전자 장치.
제1 항에 있어서,
상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
상기 프로세싱 시스템은,
수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
전자 장치.
제1 항에 있어서,
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
상기 데이터 저장 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
전자 장치.
제1 항에 있어서,
상기 전자 장치는, 메모리 시스템을 더 포함하고,
상기 메모리 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
전자 장치.