KR20140110289A - 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 - Google Patents
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Abstract
반도체 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 장치는, 제1 방향으로 연장하는 복수의 제1 도전 라인; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인; 및 상기 제1 및 제2 도전 라인 사이에 개재되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장하는 복수의 가변 저항 라인을 포함한다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 크로스 포인트 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는, 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항층을 이용하여 데이터를 저장하는 장치가 있다. 예를 들어, 가변 저항층이 고저항 상태인지 저저항 상태인지에 따라, 데이터 '0' 또는 '1'을 저장할 수 있다. 현재 ReRAM(Resistive Random Access Memory), PCRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등의 다양한 반도체 장치가 개발되고 있다.
이들 반도체 장치는, 집적도 증가를 위해 크로스 포인트(cross-point) 구조로 구현되고 있다. 이하, 도 1을 참조하여 보다 상세히 설명한다.
도 1은 종래의 반도체 장치를 나타내는 사시도로서, 특히, 크로스 포인트 구조의 반도체 장치를 나타내고 있다.
도 1을 참조하면, 종래의 반도체 장치는, 제1 방향으로 연장하는 복수의 제1 도전 라인(11)과, 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인(13)과, 제1 도전 라인(11) 및 제2 도전 라인(13) 사이에 개재되면서 제1 도전 라인(11) 및 제2 도전 라인(13)의 교차점마다 배치되는 가변 저항층(12)을 포함한다.
선택된 제1 도전 라인(11) 및 선택된 제2 도전 라인(13)에 전압 또는 전류를 인가함으로써 선택된 제1 도전 라인(11) 및 선택된 제2 도전 라인(13)의 교차점에 배치되는 가변 저항층(12)을 제어할 수 있으므로, 결국 제1 및 제2 도전 라인(11, 13)의 교차점마다 단위 메모리 셀이 배치된다.
이때, 가변 저항층(12)은 셀간 디스터번스(disturbance)를 막기 위하여 섬(island) 형상을 갖도록 형성된다.
그런데, 위와 같은 종래의 반도체 장치 제조시, 노광 공정의 한계상 가변 저항층(12)의 크기를 감소시키는 데에는 한계가 있다. 최근 반도체 장치의 디자인 룰(design rule)이 감소하면서, 한번의 마스크 및 식각 공정으로는 디자인 룰을 만족시킬 수 있는 크기의 가변 저항층(12)을 형성하는 것이 실질적으로 불가능하다.
노광 공정의 한계보다 작은 크기를 갖는 패턴 형성 방법으로 스페이서 패터닝(spacer patterning) 기술 등이 알려져 있으나, 이는 일반적으로 라인/스페이스(Line/Space) 타입의 패턴 형성에 이용되는 기술이어서, 섬 형상의 가변 저항층(12) 형성에는 적합하지 않다. 섬 형상의 가변 저항층(12)을 형성하기 위해서는 두 번의 스페이서 패터닝이 수행되어야 하므로 공정이 복잡하고 공정 시간 및 비용이 증가하기 때문이다.
본 발명이 해결하려는 과제는, 공정이 용이하고 단순하면서도 셀간 디스터번스를 감소시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 방향으로 연장하는 복수의 제1 도전 라인; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인; 및 상기 제1 및 제2 도전 라인 사이에 개재되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장하는 복수의 가변 저항 라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 제1 방향으로 연장하는 제1 도전 라인을 형성하는 단계; 상기 제1 도전 라인 상에, 상기 제1 방향과 교차하는 제3 방향으로 연장하는 가변 저항 라인을 형성하는 단계; 및 상기 가변 저항 라인 상에, 상기 제1 및 제3 방향과 교차하는 제2 방향으로 연장하는 제2 도전 라인을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 장치의 제조 방법은, 제1 방향으로 연장하는 제1 도전 라인을 형성하는 단계; 상기 제1 도전 라인 상에, 상기 제1 방향과 교차하는 제3 방향으로 연장하고 가변 저항 라인 및 제3 도전 라인이 적층된 적층 라인을 형성하는 단계; 상기 적층 라인 상에, 상기 제1 및 제3 방향과 교차하는 제2 방향으로 연장하는 제2 도전 라인을 형성하는 단계; 및 상기 제2 도전 라인에 의해 노출된 상기 제3 도전 라인을 식각하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 마이크로프로세서는, 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고, 상기 기억부는, 제1 방향으로 연장하는 복수의 제1 도전 라인; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인; 및 상기 제1 및 제2 도전 라인 사이에 개재되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장하는 복수의 가변 저항 라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 프로세서는, 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 캐시 메모리부는, 제1 방향으로 연장하는 복수의 제1 도전 라인; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인; 및 상기 제1 및 제2 도전 라인 사이에 개재되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장하는 복수의 가변 저항 라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 시스템은, 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상은, 제1 방향으로 연장하는 복수의 제1 도전 라인; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인; 및 상기 제1 및 제2 도전 라인 사이에 개재되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장하는 복수의 가변 저항 라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은, 제1 방향으로 연장하는 복수의 제1 도전 라인; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인; 및 상기 제1 및 제2 도전 라인 사이에 개재되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장하는 복수의 가변 저항 라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 메모리 및 상기 버퍼 메모리 중 하나 이상은, 제1 방향으로 연장하는 복수의 제1 도전 라인; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인; 및 상기 제1 및 제2 도전 라인 사이에 개재되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장하는 복수의 가변 저항 라인을 포함한다.
상술한 본 발명에 의한 반도체 장치 및 그 제조 방법에 의하면, 공정이 용이하고 단순하면서도 셀간 디스터번스를 감소시킬 수 있다.
도 1은 종래의 반도체 장치를 나타내는 사시도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 사시도 및 평면도이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 라인 형성을 위한 스페이서 패터닝 기술을 설명하기 위한 단면도이다.
도 5a 및 도 5b는 도 2a 및 도 2b의 장치와의 비교를 위한 반도체 장치를 나타내는 사시도 및 평면도이다.
도 6a 내지 도 6d는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도 및 평면도이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 반도체 장치를 나타내는 사시도이다.
도 8은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 9는 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 10은 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 11은 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 사시도 및 평면도이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 라인 형성을 위한 스페이서 패터닝 기술을 설명하기 위한 단면도이다.
도 5a 및 도 5b는 도 2a 및 도 2b의 장치와의 비교를 위한 반도체 장치를 나타내는 사시도 및 평면도이다.
도 6a 내지 도 6d는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도 및 평면도이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 반도체 장치를 나타내는 사시도이다.
도 8은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 9는 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 10은 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 11은 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 사시도 및 평면도이다.
도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는, 제1 방향(도 2b의 X-X'선 방향 참조)으로 연장하는 복수의 제1 도전 라인(110)과, 제1 방향과 교차하는 제2 방향(도 2b의 Y-Y'선 방향 참조)으로 연장하는 복수의 제2 도전 라인(130)과, 제1 도전 라인(110) 및 제2 도전 라인(130) 사이에 개재되고 제1 및 제2 방향과 교차하는 제3 방향(도 2b의 D-D'선 방향 참조)으로 연장하는 복수의 가변 저항 라인(120)을 포함한다. 본 실시예에서, 제1 도전 라인(110)과 제2 도전 라인(130)이 실질적으로 수직의 각도를 이루고, 가변 저항 라인(120)은 제1 도전 라인(110) 및 제2 도전 라인(130) 각각에 대해 사선으로 배치될 수 있다. 즉, 제3 방향이 제1 방향과 이루는 각도 및 제2 방향과 이루는 각도는 각각 0° 초과 90 ° 미만일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제1 방향, 제2 방향 및 제3 방향은 서로 교차하는 것을 전제로 다양한 각도를 이룰 수 있다. 이에 대해서는 도 7에 예시적으로 나타내었으며, 해당 부분에서 더욱 상세히 설명하기로 한다.
제1 도전 라인(110) 및 제2 도전 라인(130)은 이들 사이에 개재되는 가변 저항 라인(120)에 전압 또는 전류를 인가하기 위한 것으로서, 도전성 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물을 포함할 수 있다.
가변 저항 라인(120)은 가변 저항 특성을 나타내며 단일막 또는 다중막을 포함할 수 있다. 예컨대, 가변 저항 라인(120)은 ReRAM, PCRAM, MRAM, FRAM 등에 이용되는 물질, 예컨대, 칼코게나이드(chalcogenide)계 화합물, 전이금속 화합물, 강유전체, 강자성체 등을 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 가변 저항 라인(120)은 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성을 갖기만 하면 족하다.
하나의 제1 도전 라인(110), 하나의 제2 도전 라인(130) 및 이들 사이에 개재된 가변 저항 라인(120)이 단위 메모리 셀을 형성할 수 있다. 그에 따라, 제1 도전 라인(110), 제2 도전 라인(130) 및 가변 저항 라인(120)이 중첩하는 영역(MC 참조)마다 메모리 셀이 형성된다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도로서, 특히, 도 2b의 X-X'선 및 Y-Y'선에 따른 단면을 나타낸다.
도 3a를 참조하면, 요구되는 소정의 하부 구조물을 포함하는 기판(미도시됨) 상에 제1 방향으로 연장하는 복수의 제1 도전 라인(110) 및 제1 도전 라인(110) 사이의 공간을 매립하는 제1 절연막(105)을 형성한다.
제1 도전 라인(110) 및 제1 절연막(150)은 예컨대, 기판 상에 도전 물질을 증착한 후 이를 패터닝하여 제1 도전 라인(110)을 형성하는 단계, 및 제1 도전 라인(110)을 덮는 절연 물질을 증착한 후 제1 도전 라인(110)이 드러날 때까지 평탄화 공정을 수행하여 제1 도전 라인(110) 사이에 매립되는 제1 절연막(105)을 형성하는 단계에 의해 형성될 수 있다.
도 3b를 참조하면, 제1 도전 라인(110) 및 제1 절연막(105) 상에 제3 방향으로 연장하는 복수의 가변 저항 라인(120) 및 가변 저항 라인(120) 사이의 공간을 매립하는 제2 절연막(115)을 형성한다.
가변 저항 라인(120) 및 제2 절연막(115)은 예컨대, 제1 도전 라인(110) 및 제1 절연막(105) 상에 가변 저항 라인(120) 형성을 위한 물질막을 증착한 후 이를 패터닝하여 가변 저항 라인(120)을 형성하는 단계, 및 가변 저항 라인(120) 사이에 매립되는 제2 절연막(115)을 형성하는 단계에 의해 형성될 수 있다.
도 3c를 참조하면, 가변 저항 라인(120) 및 제2 절연막(115) 상에 제2 방향으로 연장하는 복수의 제2 도전 라인(130) 및 제2 도전 라인(130) 사이의 공간을 매립하는 제3 절연막(125)을 형성한다. 제2 도전 라인(130) 및 제3 절연막(125)의 형성 공정은, 제1 도전 라인(110) 및 제1 절연막(105)의 형성 공정과 유사하게 수행될 수 있다.
전술한 제1 내지 제3 절연막(105, 115, 125)은 산화물, 질화물 등의 절연 물질로 형성될 수 있다.
또한, 전술한 제1 도전 라인(110), 가변 저항 라인(120) 또는 제2 도전 라인(130)은 스페이서 패터닝 기술을 이용하여 노광 한계보다 작은 폭으로 형성될 수 있다. 스페이서 패터닝 기술을 아래의 도 4a 내지 도 4c를 참조하여 보다 구체적으로 설명하기로 한다.
도 4a를 참조하면, 우선 라인 형태로 식각되어야 할 피식각층(41)을 형성한다. 본 실시예에서 피식각층(41)은 제1 도전 라인(110) 또는 제2 도전 라인(130) 형성을 위한 도전층이거나, 또는, 가변 저항 라인(120) 형성을 위한 물질층일 수 있다.
이어서, 피식각층(41) 상에 희생층(42)을 형성한 후, 희생층(42) 상에 라인이 형성될 영역 사이를 덮는 마스크 패턴(43)을 형성한다. 마스크 패턴(43)은 노광 및 현상 공정에 의해 형성되어 노광 한계 이상의 폭(W1)을 가질 수 있다.
도 4b를 참조하면, 마스크 패턴(43)을 식각 베리어로 희생층(42)을 식각하여 희생층 패턴(42')을 형성한 후, 마스크 패턴(43)을 제거한다.
이어서, 희생층 패턴(42')의 측벽에 스페이서(44)를 형성한다. 스페이서(44)는 희생층 패턴(42') 및 피식각층(41)의 전면을 따라 스페이서용 물질막을 증착한 후 전면 식각을 수행하는 방식으로 형성될 수 있다. 이때, 증착되는 스페이서용 물질막의 두께를 제어함으로써 스페이서(44)의 수평 방향 폭을 제어할 수 있다. 즉, 스페이서(44)의 수평 방향 폭은 노광 공정의 한계와 무관하게 작은 값을 가질 수 있다.
도 4c를 참조하면, 희생층 패턴(42')을 제거한 후, 스페이서(44)를 식각 베리어로 피식각층(41)을 식각하여 라인 형상의 피식각층 패턴(41')을 형성한다. 피식각층 패턴(41')은 스페이서(44)의 폭에 따라 노광 한계 이하의 작은 폭(W2)을 가질 수 있다.
이러한 도 4a 내지 도 4c의 스페이서 패터닝 기술을 이용하면 노광 한계 이하의 폭을 갖는 제1 도전 라인(110), 가변 저항 라인(120) 또는 제2 도전 라인(130)의 형성이 가능하다.
한편, 위와 같은 본 발명의 일 실시예에 따른 반도체 장치와의 비교를 위하여 도 5a 및 도 5b에 도시된 것과 같은 반도체 장치에 대해 추가적으로 설명하고자 한다.
도 5a 및 도 5b를 참조하면, 비교예의 반도체 장치에서는, 서로 교차하는 제1 및 제2 도전 라인(21, 23) 사이에 라인 형상의 가변 저항층(22)이 개재되어 있으나, 가변 저항층(22)의 연장 방향은 제2 도전 라인(23)과 일치한다. 이는 가변 저항층(22)이 제2 도전 라인(23)과 함께 패터닝되어 형성될 수 있기 때문이다.
이상으로 설명한 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법에 의하면, 종래기술(도 1 참조) 및 비교예(도 5a 및 도 5b 참조)의 반도체 장치 및 그 제조 방법에 비하여 다음과 같은 이점이 있다.
우선, 복수의 가변 저항 라인(120)은 라인/스페이스 패턴으로 형성되기 때문에, 종래기술에 비하여 공정 단순화가 가능하고 공정 비용 및 시간이 감소하는 효과가 있다. 구체적으로, 가변 저항 라인(120)이 노광 한계 이하의 폭을 갖는 경우에는 한번의 스페이서 패터닝 공정으로 가변 저항 라인(120) 형성이 가능하다. 반면, 종래 기술과 같이 가변 저항층이 섬 형상을 갖는 경우라면, 가변 저항 라인(120)과 동일한 폭을 갖는 가변 저항층 형성을 위해서는 서로 교차하는 방향으로 두 번의 스페이서 패터닝 공정이 요구되므로 공정이 복잡하다.
게다가, 가변 저항 라인(120)은 제1 도전 라인(110) 및 제2 도전 라인(130) 전부에 대해서 소정 각을 가지도록 기울어져 형성되기 때문에, 메모리 셀 간 거리가 증가할 수 있다. 예컨대, 비교예의 경우, 하나의 가변 저항층(22) 상에서 인접한 메모리 셀 사이의 거리(도 5b의 ↔ 참조)가 1 이라 한다면, 본 실시예의 경우, 하나의 가변 저항 라인(120) 상에서 인접한 메모리 셀 사이의 거리(도 2b의 ↔ 참조)는 
라 할 수 있다. 따라서, 셀간 디스터번스가 감소하는 효과가 있다.
요약하자면, 본 실시예에 의하는 경우, 가변 저항층이 라인 형상을 갖게 함으로써 반도체 장치의 제조시 공정상의 이점을 가지면서도, 가변 저항 라인을 상하부 도전 라인에 대해 기울어지게 배치함으로써 가변 저항 라인을 공유하는 메모리 셀 사이의 거리를 증가시켜 셀간 디스터번스를 감소시킬 수 있다.
한편, 전술한 실시예의 반도체 장치에서 가변 저항 라인(120)과 그 상부에 위치하는 제2 도전 라인(130) 사이에는 가변 저항 라인(120)과 제2 도전 라인(130)의 계면을 보호하기 위한 보호막으로서, 텅스텐 등의 금속막이나 티타늄 질화막 등의 금속 질화막이 더 개재될 수 있다. 이하, 도 6a 내지 도 6d를 참조하여 보다 상세히 설명하기로 한다.
도 6a 내지 도 6d는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도 및 평면도이다. 특히, 도 6c 및 도 6d를 장치를 나타내는 단면도 및 평면도이고, 도 6a 및 도 6b는 도 6c 및 도 6d의 장치를 제조하기 위한 중간 공정 단계를 나타내는 단면도이다. 도 6a 내지 도 6c는 도 6d의 D-D' 선에 따른 단면을 나타낸다.
도 6a를 참조하면, 기판(미도시됨) 상에 제1 방향으로 연장하는 복수의 제1 도전 라인(110) 및 제1 도전 라인(110) 사이의 공간을 매립하는 제1 절연막(105)을 형성한다.
도 6b를 참조하면, 제1 도전 라인(110) 및 제1 절연막(105) 상에 가변 저항 물질층 및 보호막용 도전 물질층을 순차적으로 형성한 후, 하나의 마스크를 이용하여 이들을 식각함으로써, 제3 방향으로 연장하는 복수의 가변 저항 라인(120) 및 제3 도전 라인(150)의 적층 구조물을 형성한다. 적층 구조물 사이에는 미도시된 절연 물질이 매립될 수 있다.
도 6c 및 도 6d를 참조하면, 도 6b의 공정 결과물 상에 제2 도전 라인(130) 형성을 위한 도전막을 증착한 후, 하나의 마스크를 이용하여 도전막을 식각하고 나아가 제3 도전 라인(150)까지 식각한다. 그 결과, 제2 방향으로 연장하는 제2 도전 라인(130)이 형성되고, 제3 도전 라인(150)은 D-D' 선 상에서 끊어지게 된다. 이와 같이, 제3 도전 라인(150)을 D-D' 선 상에서 끊어지게 하는 것은, D-D' 선 방향 즉, 제3 방향으로 연장하는 가변 저항 라인(120) 상의 메모리 셀들을 독립적으로 구동하기 위함이다.
식각된 제3 도전 라인(150)을 이하, 도전 패턴(150')이라 한다. 도전 패턴(150')은 가변 저항 라인(120)과 제2 도전 라인(130) 사이에 개재되어 가변 저항 라인(120)과 제2 도전 라인(130)의 계면을 보호할 수 있다. 도전 패턴(150')은 전술한 바와 같이, 텅스텐 등의 금속막이나 티타늄 질화막 등의 금속 질화막으로 형성될 수 있다. 또한, 도전 패턴(150')은 가변 저항 라인(120) 및 제2 도전 라인(130)과 함께 패터닝되어 형성되므로, 가변 저항 라인(120) 및 제2 도전 라인(130)이 중첩하는 영역과 동일한 영역에 형성될 수 있다.
도 7은 본 발명의 또 다른 일 실시예에 따른 반도체 장치를 나타내는 사시도이다.
도 7을 참조하면, 본 발명의 또 다른 일 실시예에 따른 반도체 장치는, 제1 방향으로 연장하는 복수의 제1 도전 라인(210)과, 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인(230)과, 제1 도전 라인(210) 및 제2 도전 라인(230) 사이에 개재되고 제1 및 제2 방향과 교차하는 제3 방향으로 연장하는 복수의 가변 저항 라인(220)을 포함한다. 본 실시예에서와 같이 제1 도전 라인(210)과 가변 저항 라인(220)이 실질적으로 수직의 각도를 이루고, 제2 도전 라인(230)이 제1 도전 라인(210) 및 가변 저항 라인(220) 각각에 대해 사선으로 배치될 수 있다.
도 8은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 8에 도시된 바와 같이, 마이크로프로세서(Micro Processor Unit, 1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며 기억부(1010), 연산부(1020) 및 제어부(1030)를 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 처리장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 기억부(1010)는 제1 방향으로 연장하는 복수의 제1 도전 라인; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인; 및 상기 제1 및 제2 도전 라인 사이에 개재되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장하는 복수의 가변 저항 라인을 포함할 수 있다. 이를 통해, 기억부(1010)의 제조 공정이 용이하고 신뢰성 향상이 가능하다. 결과적으로, 마이크로프로세서(1000)의 공정 용이화 및 신뢰성 향상이 가능하다.
연산부(1020)는 마이크로프로세서(1000)의 내부에서 연산을 수행하는 부분으로 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다.
제어부(1030)는 기억부(1010)나 연산부(1020) 및 마이크로프로세서(1000) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있으며, 이 경우 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 9는 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 9에 도시된 바와 같이, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서 이외의 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있으며 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1430)를 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112), 제어부(1113)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등 각종 시스템 온 칩(System on Chip; SoC)일 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 프로세서(1100) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 놀리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111)나 연산부(1112) 및 프로세서(1100) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와는 달리 저속의 외부 장치의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 어느 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 캐시 메모리부(1120)는 제1 방향으로 연장하는 복수의 제1 도전 라인; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인; 및 상기 제1 및 제2 도전 라인 사이에 개재되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장하는 복수의 가변 저항 라인을 포함할 수 있다. 이를 통해, 캐시 메모리부(1120)의 제조 공정이 용이하고 신뢰성 향상이 가능하다. 결과적으로, 프로세서(1100)의 공정 용이화 및 신뢰성 향상이 가능하다. 도 9에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성될 수 있으며, 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또한, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있으며 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 좀 더 강화시킬 수 있다.
버스 인터페이스(1430)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 하나로 다수의 코어부(1110)의 외부에 버스 인터페이스(1430)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신 할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170)를 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1430)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함 할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 10에 도시된 바와 같이, 시스템(1200)은 데이터를 처리하는 장치로 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있으며 프로세서(1210), 주기억 장치(1220), 보조기억 장치(1230), 인터페이스 장치(1240)를 포함할 수 있다. 본 실시예의 시스템은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템에 저장된 자료의 연산, 비교 등의 처리를 제어하는 시스템의 핵심적인 구성으로 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등으로 구성할 일 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억장소로 전원이 끊어져도 기억된 내용이 보존되며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 주기억장치(1220)는 제1 방향으로 연장하는 복수의 제1 도전 라인; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인; 및 상기 제1 및 제2 도전 라인 사이에 개재되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장하는 복수의 가변 저항 라인을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 제조 공정이 용이하고 신뢰성 향상이 가능하다. 결과적으로, 시스템(1200)의 공정 용이화 및 신뢰성 향상이 가능하다. 더불어, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함 할 수 있다. 이와는 다르게, 주기억장치(1220)는 본 발명의 실시예에 따른 반도체 장치를 포함하지 않고 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함 할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있으며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 보조기억장치(1230)는 제1 방향으로 연장하는 복수의 제1 도전 라인; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인; 및 상기 제1 및 제2 도전 라인 사이에 개재되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장하는 복수의 가변 저항 라인을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 제조 공정이 용이하고 신뢰성 향상이 가능하다. 결과적으로, 시스템(1200)의 공정 용이화 및 신뢰성 향상이 가능하다. 더불어, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 13의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 13의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템과 외부 장치의 명령 및 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID)들 및 통신장치일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 11에 도시된 바와 같이, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320) 및 외부 장치와 연결하는 인터페이스(1330)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 데이터 저장 시스템(1300)이 카드인 경우 USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환되는 인터페이스 일 수 있다. 디스크 형태일 경우 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus)와 호환되는 인터페이스일 수 있다.
본 실시예의 데이터 저장 시스템(1300)은 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 저장 장치(1310) 및 데이터를 임시로 저장하는 임시 저장 장치(1340)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 저장 장치(1310) 또는 임시 저장 장치(1340)는 제1 방향으로 연장하는 복수의 제1 도전 라인; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인; 및 상기 제1 및 제2 도전 라인 사이에 개재되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장하는 복수의 가변 저항 라인을 포함할 수 있다. 이를 통해, 저장 장치(1310) 또는 임시 저장 장치(1340)의 제조 공정이 용이하고 신뢰성 향상이 가능하다. 결과적으로, 데이터 저장 시스템(1300)의 공정 용이화 및 신뢰성 향상이 가능하다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
도 12에 도시된 바와 같이, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420) 및 외부 장치와 연결하는 인터페이스(1430)를 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 메모리(1410)는 제1 방향으로 연장하는 복수의 제1 도전 라인; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인; 및 상기 제1 및 제2 도전 라인 사이에 개재되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장하는 복수의 가변 저항 라인을 포함할 수 있다. 이를 통해, 메모리(1410)의 제조 공정이 용이하고 신뢰성 향상이 가능하다. 결과적으로, 메모리 시스템(1400)의 공정 용이화 및 신뢰성 향상이 가능하다. 더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환될 수 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 버퍼 메모리(1440)는 제1 방향으로 연장하는 복수의 제1 도전 라인; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인; 및 상기 제1 및 제2 도전 라인 사이에 개재되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장하는 복수의 가변 저항 라인을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 제조 공정이 용이하고 신뢰성 향상이 가능하다. 결과적으로, 시스템(1400)의 공정 용이화 및 신뢰성 향상이 가능하다. 더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
110: 제1 도전 라인 120: 가변 저항 라인
130: 제2 도전 라인
130: 제2 도전 라인
Claims (17)
- 제1 방향으로 연장하는 복수의 제1 도전 라인;
상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인; 및
상기 제1 및 제2 도전 라인 사이에 개재되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장하는 복수의 가변 저항 라인을 포함하는
반도체 장치.
- 제1 항에 있어서,
상기 제1 도전 라인, 상기 제2 도전 라인 및 상기 가변 저항 라인이 중첩하는 영역마다 메모리 셀이 형성되는
반도체 장치.
- 제1 항에 있어서,
상기 가변 저항 라인과 상기 제2 도전 라인 사이에 개재되고, 상기 제2 도전 라인과 상기 가변 저항 라인이 중첩하는 영역과 동일한 영역에 형성되는 도전 패턴을 더 포함하는
반도체 장치. - 제3 항에 있어서,
상기 도전 패턴은, 금속 또는 금속 질화물을 포함하는
반도체 장치.
- 제1 항에 있어서,
상기 제1 방향과 상기 제2 방향이 이루는 각도는 실질적으로 수직이고,
상기 제3 방향이 상기 제1 방향과 이루는 각도 및 상기 제2 방향과 이루는 각도는 각각 0° 보다 크고 90° 보다 작은
반도체 장치.
- 제1 방향으로 연장하는 제1 도전 라인을 형성하는 단계;
상기 제1 도전 라인 상에, 상기 제1 방향과 교차하는 제3 방향으로 연장하는 가변 저항 라인을 형성하는 단계; 및
상기 가변 저항 라인 상에, 상기 제1 및 제3 방향과 교차하는 제2 방향으로 연장하는 제2 도전 라인을 형성하는 단계를 포함하는
반도체 장치의 제조 방법.
- 제6 항에 있어서,
상기 제1 도전 라인, 상기 가변 저항 라인 및 상기 제2 도전 라인 중 적어도 하나의 라인을 형성하는 단계는,
상기 라인 형성을 위한 물질층을 형성하는 단계;
상기 물질층 상에 희생층 패턴을 형성하는 단계;
상기 희생층 패턴의 측벽에 스페이서를 형성하는 단계;
상기 희생층 패턴을 제거하는 단계; 및
상기 스페이서를 식각 베리어로 상기 물질층을 식각하는 단계를 포함하는
반도체 장치의 제조 방법.
- 제6 항에 있어서,
상기 제1 방향과 상기 제2 방향이 이루는 각도는 실질적으로 수직이고,
상기 제3 방향이 상기 제1 방향과 이루는 각도 및 상기 제2 방향과 이루는 각도는 각각 0° 보다 크고 90° 보다 작은
반도체 장치의 제조 방법.
- 제1 방향으로 연장하는 제1 도전 라인을 형성하는 단계;
상기 제1 도전 라인 상에, 상기 제1 방향과 교차하는 제3 방향으로 연장하고 가변 저항 라인 및 제3 도전 라인이 적층된 적층 라인을 형성하는 단계;
상기 적층 라인 상에, 상기 제1 및 제3 방향과 교차하는 제2 방향으로 연장하는 제2 도전 라인을 형성하는 단계; 및
상기 제2 도전 라인에 의해 노출된 상기 제3 도전 라인을 식각하는 단계를 포함하는
반도체 장치의 제조 방법.
- 제9 항에 있어서,
상기 제1 도전 라인, 상기 적층 라인 및 상기 제2 도전 라인 중 적어도 하나의 라인을 형성하는 단계는,
상기 라인 형성을 위한 물질층을 형성하는 단계;
상기 물질층 상에 희생층 패턴을 형성하는 단계;
상기 희생층 패턴의 측벽에 스페이서를 형성하는 단계;
상기 희생층 패턴을 제거하는 단계; 및
상기 스페이서를 식각 베리어로 상기 물질층을 식각하는 단계를 포함하는
반도체 장치의 제조 방법.
- 제9 항에 있어서,
상기 제1 방향과 상기 제2 방향이 이루는 각도는 실질적으로 수직이고,
상기 제3 방향이 상기 제1 방향과 이루는 각도 및 상기 제2 방향과 이루는 각도는 각각 0° 보다 크고 90° 보다 작은
반도체 장치의 제조 방법.
- 제9 항에 있어서,
상기 제3 도전 라인은, 금속 또는 금속 질화물을 포함하는
반도체 장치의 제조 방법.
- 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고,
상기 기억부는,
제1 방향으로 연장하는 복수의 제1 도전 라인;
상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인; 및
상기 제1 및 제2 도전 라인 사이에 개재되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장하는 복수의 가변 저항 라인을 포함하는
마이크로프로세서.
- 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 캐시 메모리부는,
제1 방향으로 연장하는 복수의 제1 도전 라인;
상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인; 및
상기 제1 및 제2 도전 라인 사이에 개재되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장하는 복수의 가변 저항 라인을 포함하는
프로세서.
- 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 보조기억장치 및 상기 주기억장치 중 하나 이상은,
제1 방향으로 연장하는 복수의 제1 도전 라인;
상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인; 및
상기 제1 및 제2 도전 라인 사이에 개재되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장하는 복수의 가변 저항 라인을 포함하는
시스템.
- 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은,
제1 방향으로 연장하는 복수의 제1 도전 라인;
상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인; 및
상기 제1 및 제2 도전 라인 사이에 개재되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장하는 복수의 가변 저항 라인을 포함하는
데이터 저장 시스템.
- 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 메모리 및 상기 버퍼 메모리 중 하나 이상은,
제1 방향으로 연장하는 복수의 제1 도전 라인;
상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인; 및
상기 제1 및 제2 도전 라인 사이에 개재되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장하는 복수의 가변 저항 라인을 포함하는
메모리 시스템.
Priority Applications (2)
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|---|---|---|---|
| KR1020130024357A KR20140110289A (ko) | 2013-03-07 | 2013-03-07 | 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 |
| US13/924,428 US20140252299A1 (en) | 2013-03-07 | 2013-06-21 | Semiconductor device and method for fabricating the same, and micro processor, processor, system, data storage system and memory system including the semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130024357A KR20140110289A (ko) | 2013-03-07 | 2013-03-07 | 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 |
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2013
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