KR20180007078A - 전자 장치 및 그 제조 방법 - Google Patents

전자 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20180007078A
KR20180007078A KR1020160087803A KR20160087803A KR20180007078A KR 20180007078 A KR20180007078 A KR 20180007078A KR 1020160087803 A KR1020160087803 A KR 1020160087803A KR 20160087803 A KR20160087803 A KR 20160087803A KR 20180007078 A KR20180007078 A KR 20180007078A
Authority
KR
South Korea
Prior art keywords
memory
region
electronic device
interlayer insulating
insulating film
Prior art date
Application number
KR1020160087803A
Other languages
English (en)
Other versions
KR102510707B1 (ko
Inventor
조종영
황응림
김인회
나영민
이광원
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160087803A priority Critical patent/KR102510707B1/ko
Priority to US15/458,888 priority patent/US10042767B2/en
Publication of KR20180007078A publication Critical patent/KR20180007078A/ko
Application granted granted Critical
Publication of KR102510707B1 publication Critical patent/KR102510707B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
    • H01L45/149—
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors
    • H10N70/8845—Carbon or carbides
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • H01L27/2463—
    • H01L27/2481—
    • H01L45/1233—
    • H01L45/145—
    • H01L45/1608—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/22—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the metal-insulator-metal type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/62—Details of cache specific to multiprocessor cache arrangements
    • G06F2212/621—Coherency control relating to peripheral accessing, e.g. from DMA or I/O device
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

전자 장치가 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 복수의 메모리 셀이 배치되는 제1 영역 및 상기 제1 영역 주변의 제2 영역을 포함하는 기판; 상기 기판 상의 제1 층간 절연막; 상기 제1 영역의 상기 제1 층간 절연막을 관통하는 복수의 제1 메모리 셀 - 여기서, 상기 복수의 제1 메모리 셀 각각은 최상부에 제1 도전성 탄소 함유 패턴을 포함함. - ; 및 상기 제2 영역의 상기 제1 층간 절연막 상에 위치하는 제1 절연성 탄소 함유 패턴을 포함할 수 있다.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 공정을 용이하게 하고 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있는 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 복수의 메모리 셀이 배치되는 제1 영역 및 상기 제1 영역 주변의 제2 영역을 포함하는 기판; 상기 기판 상의 제1 층간 절연막; 상기 제1 영역의 상기 제1 층간 절연막을 관통하는 복수의 제1 메모리 셀 - 여기서, 상기 복수의 제1 메모리 셀 각각은 최상부에 제1 도전성 탄소 함유 패턴을 포함함. - ; 및 상기 제2 영역의 상기 제1 층간 절연막 상에 위치하는 제1 절연성 탄소 함유 패턴을 포함할 수 있다.
위 전자 장치에 있어서, 상기 제1 도전성 탄소 함유 패턴은, 그라파이트 또는 탄소 나노 튜브를 포함할 수 있다. 상기 제1 절연성 탄소 함유 패턴은, SiC, SiCN, SiOC, SiOCN, DLC(Diamond-like carbon) 또는 비정질 탄소를 포함할 수 있다. 상기 제1 절연성 탄소 함유 패턴은, 10 내지 100wt%의 탄소 함량을 가질 수 있다. 상기 제1 절연성 탄소 함유 패턴의 상면 높이는, 상기 제1 도전성 탄소 함유 패턴의 상면 높이 이상일 수 있다. 상기 제1 절연성 탄소 함유 패턴의 저면 높이는, 상기 제1 도전성 탄소 함유 패턴의 상면 높이 이하이고 저면 높이 이상일 수 있다. 상기 제1 영역의 상기 제1 층간 절연막의 상면은, 상기 제1 도전성 탄소 함유 패턴의 상면과 실질적으로 동일한 높이에 위치할 수 있다. 상기 제1 절연성 탄소 함유 패턴 아래에서 상기 제1 층간 절연막의 상면은, 상기 제1 영역의 상기 제1 층간 절연막의 상면 이하의 높이에 위치할 수 있다. 상기 반도체 메모리는, 상기 제1 영역의 상기 기판 상에 배치되고, 상기 제1 메모리 셀 아래에서 제1 방향으로 연장하는 복수의 제1 배선; 및 상기 제1 영역의 상기 제1 층간 절연막 상에 배치되고, 상기 제1 도전성탄소 함유 패턴과 접촉하면서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선을 더 포함하고, 상기 복수의 제1 메모리 셀은, 상기 제1 배선과 상기 제2 배선의 교차 영역에 위치할 수 있다. 상기 제1 메모리 셀은, 상단 및 하단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항층을 포함하고, 상기 제1 도전성 탄소 함유 패턴은, 상기 가변 저항층 상에 위치할 수 있다. 상기 제1 메모리 셀은, 상기 가변 저항층으로의 접근을 제어하는 선택 소자층을 더 포함하고, 상기 선택 소자층은, 상기 가변 저항층의 아래 또는 상기 제1 도전성 탄소 함유 패턴과 상기 가변 저항층 사이에 위치할 수 있다. 상기 반도체 메모리는, 상기 제1 층간 절연막, 상기 제2 배선 및 상기 제1 절연성 탄소 함유 패턴을 덮는 제2 층간 절연막; 상기 제1 영역의 상기 제2 층간 절연막을 관통하여 상기 제2 배선과 접속하는 복수의 제2 메모리 셀 - 여기서, 상기 복수의 제2 메모리 셀 각각은 최상부에 제2 도전성 탄소 함유 패턴을 포함함 - ; 상기 제2 영역의 상기 제2 층간 절연막 상에 위치하는 제2 절연성 탄소 함유 패턴; 및 상기 제1 영역의 상기 제2 층간 절연막 상에 배치되고, 상기 제2 도전성 탄소 함유 패턴과 접촉하면서 상기 제1 방향으로 연장하는 제3 배선을 더 포함하고, 상기 복수의 제2 메모리 셀은, 상기 제2 배선과 상기 제3 배선의 교차 영역에 위치할 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법은, 복수의 메모리 셀이 배치되는 제1 영역 및 상기 제1 영역 주변의 제2 영역을 포함하는 기판을 제공하는 단계; 상기 제1 영역의 상기 기판 상에 복수의 제1 메모리 셀 및 제1 하드마스크 패턴의 제1 적층 구조물을 형성하는 단계 - 여기서, 상기 복수의 제1 메모리 셀 각각은 최상부에 제1 도전성 탄소 함유 패턴을 포함함. - ; 상기 제1 적층 구조물이 형성된 결과물 상에 제1 영역의 상면이 제2 영역의 상면보다 높은 제1 층간 절연막을 형성하는 단계; 상기 제1 층간 절연막을 따라 절연성의 탄소 함유 물질을 포함하는 제1 연마 정지막을 형성하는 단계; 상기 제1 영역의 상기 제1 연마 정지막을 제거하는 단계; 및 상기 제1 도전성 탄소 함유 패턴이 드러날 때까지 연마를 수행하는 단계를 포함할 수 있다.
위 제조 방법에 있어서, 상기 제1 도전성 탄소 함유 패턴은, 그라파이트 또는 탄소 나노 튜브를 포함할 수 있다. 상기 절연성의 탄소 함유 물질은, SiC, SiCN, SiOC, SiOCN, DLC(Diamond-like carbon) 또는 비정질 탄소를 포함할 수 있다. 상기 제2 영역의 상기 제1 층간 절연막의 상면은, 상기 제1 도전성 탄소함유 패턴의 상면 이하의 높이에 위치할 수 있다. 상기 제2 영역의 상기 제1 연마 정지막의 상면은, 상기 제1 도전성 탄소함유 패턴의 상면 이상의 높이에 위치할 수 있다. 상기 제1 연마 정지막 형성 단계 후에, 상기 제1 연마 정지막 상에 추가 제1 층간 절연막을 형성하는 단계; 및 상기 제1 영역의 상기 제1 연마 정지막이 드러나도록 상기 추가 제1 층간 절연막을 연마하는 단계를 더 포함하고, 상기 제1 영역의 상기 제1 연마 정지막 제거 단계는, 식각 공정으로 수행될 수 있다. 상기 제1 적층 구조물 형성 단계 전에, 상기 제1 영역의 상기 기판 상에, 상기 제1 메모리 셀 아래에서 제1 방향으로 연장하는 복수의 제1 배선을 형성하는 단계; 및 상기 연마 수행 단계 후에, 상기 제1 도전성 탄소 함유 패턴 상에서 이와 접촉하면서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선을 형성하는 단계를 더 포함할 수 있다. 상기 제2 배선 형성 단계 후에, 상기 제2 배선 상에 복수의 제2 메모리 셀 및 제2 하드마스크 패턴의 제2 적층 구조물을 형성하는 단계 - 여기서, 상기 복수의 제2 메모리 셀 각각은 최상부에 제2 도전성 탄소 함유 패턴을 포함함. - ; 상기 제2 적층 구조물이 형성된 결과물 상에 제1 영역의 상면이 제2 영역의 상면보다 높은 제2 층간 절연막을 형성하는 단계; 상기 제2 층간 절연막을 따라 절연성의 탄소 함유 물질을 포함하는 제2 연마 정지막을 형성하는 단계; 상기 제1 영역의 상기 제2 연마 정지막을 제거하는 단계; 및 상기 제2 도전성 탄소 함유 패턴이 드러날 때까지 연마를 수행하는 단계를 더 포함할 수 있다.
상술한 본 발명의 실시예들에 의한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법에 의하면, 공정을 용이하게 하고 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있다.
도 1a 및 도 1b는 비교예의 반도체 메모리의 제조 방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리를 나타내는 사시도이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 다른 일 실시예에 따른 반도체 메모리를 나타내는 사시도이다.
도 5는 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
본 실시예의 설명에 앞서 비교예의 반도체 메모리의 제조 방법 및 그 문제점을 설명하기로 한다.
도 1a 및 도 1b는 비교예의 반도체 메모리의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 복수의 메모리 셀이 형성될 제1 영역(A) 및 그 외의 영역 예컨대, 주변회로가 형성될 제2 영역(B)이 정의된 기판(10)이 제공될 수 있다.
이어서, 제1 영역(A)의 기판(10) 상에 복수의 메모리 셀로서 예컨대, 복수의 가변 저항 소자(R)를 형성할 수 있다. 가변 저항 소자(R)는 상단 및 하단을 통하여 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭할 수 있는 소자로서, 최하부 및 최상부에는 전압 또는 전류 인가를 위한 하부 전극(11) 및 상부 전극(13)이 각각 위치하고 하부 전극(11)과 상부 전극(13) 사이에는 가변 저항 물질(12)이 개재되는 구조를 가질 수 있다. 각 가변 저항 소자(R) 상에는 가변 저항 소자(R)의 패터닝에 이용된 하드마스크 패턴(14)이 존재할 수 있다. 하드마스크 패턴(14)은 절연 물질로 형성될 수 있다.
이어서, 가변 저항 소자(R)가 형성된 기판(10)을 덮는 층간 절연막(15)을 형성할 수 있다.
도 1b를 참조하면, 하드마스크 패턴(14)을 제거하고 상부 전극(13)이 노출되도록 CMP(Chemical Mechanical Polishing) 등과 같은 연마 공정을 수행할 수 있다.
그런데, 이와 같은 연마 공정시 연마 정도가 부족하면 절연성의 하드마스크 패턴(14)이 상부 전극(13) 상에 잔류하여 상부 전극(13)이 드러나지 못하는 문제가 있다. 반대로, 연마 정도가 과도하면, 도 1b에 보여지는 바와 같이, 상부 전극(13)이 손실되는 등 가변 저항 소자(R)에 어택(attack)이 가해지는 문제가 있다. 나아가, 가변 저항 소자(R)의 위치에 따라, 상부 전극(13)의 손실 정도는 달라질 수 있다. 구체적으로, 상대적으로 제1 영역(A)의 중앙에 위치하는 가변 저항 소자(R)의 상부 전극(13)에 비하여 상대적으로 제1 영역(A)의 가장자리 예컨대, 제2 영역(B)에 인접한 가변 저항 소자(R)의 상부 전극(13)의 손실 정도가 더 클 수 있다. 따라서, 가변 저항 소자(R)의 특성의 균일성이 확보되기 어렵다. 따라서, 연마 공정이 매우 정밀하게 제어되어야 하는 문제가 있다.
또한, 연마 공정시 가변 저항 소자(R)가 조밀하게 위치하는 제1 영역(A)에 비하여 제2 영역(B)의 층간 절연막(15)의 상면이 낮아지는 문제가 발생할 수 있다. 즉, 제1 영역(A)과 제2 영역(B) 사이에 큰 단차가 생성될 수 있다. 이는 후속 공정 예컨대, 도 1b의 공정 결과물 상에 다른 소자를 형성하는 공정 등을 어렵게 할 수 있다.
본 실시예에서는 위와 같은 문제들을 해결함으로써 연마 공정 마진을 증가시키고 가변 저항 소자의 특성을 확보할 수 있는 반도체 메모리 및 그 제조 방법을 제공하고자 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리를 나타내는 사시도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리는, 메모리 셀 영역에서, 제1 방향으로 연장하는 제1 배선(110), 제1 배선(110) 상에 위치하고 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선(180), 및 제1 배선(110)과 제2 배선(180)의 사이에서 이들 각각의 교차점에 배치되는 메모리 셀(120)을 포함하는 크로스 포인트 구조를 가질 수 있다.
이하의 도 3a 내지 도 3e의 단면도에 나타난 제1 영역(A)은 도 2의 A-A' 선에 따라 도시된 것일 수 있다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다.
먼저, 제조 방법을 설명하기로 한다.
도 3a를 참조하면, 제1 영역(A) 및 제2 영역(B)이 정의되고, 요구되는 소정의 하부 구조물(미도시됨)이 형성된 기판(100)을 제공할 수 있다.
여기서, 제1 영역(A)은 복수의 메모리 셀이 배치되는 메모리 셀 영역일 수 있다. 제2 영역(B)은 제1 영역(A)의 주변에 배치되는 영역으로 예컨대, 주변회로 등이 형성되는 주변회로 영역일 수 있다. 하부 구조물은, 제1 영역(A) 및/또는 제2 영역(B)의 구현에 필요한 다양한 소자로서, 트랜지스터, 도전 라인 등을 포함할 수 있다.
이어서, 제1 영역(A)의 기판(100) 상에 제1 방향으로 연장하는 제1 배선(110)을 형성할 수 있다. 제1 배선(110)은 금속, 금속 질화물 등의 도전 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 제1 배선(110)은 도전 물질의 증착 및 패터닝 공정에 의하여 형성될 수 있고, 제1 배선(110) 사이의 공간은 절연 물질(미도시됨)로 매립될 수 있다.
이어서, 제1 배선(110) 상에 복수의 메모리 셀(120)을 형성할 수 있다. 본 실시예에서 복수의 메모리 셀(120) 각각은 기둥 형상을 갖고, 제1 배선(110)과 후술하는 제2 배선의 교차점에 위치할 수 있다. 이러한 메모리 셀(120) 형성은, 제1 배선(110) 및 제1 배선(110) 사이의 절연 물질 상에 메모리 셀(120) 형성을 위한 물질층들을 증착하고, 물질층들 상에 하드마스크 패턴(130)을 형성한 후, 이 하드마스크 패턴(130)을 식각 베리어로 물질층들을 식각하는 방식에 의할 수 있다. 그에 따라 메모리 셀(120) 상에는 메모리 셀(120)과 정렬된 측벽을 갖는 하드마스크 패턴(130)이 존재할 수 있다. 하드마스크 패턴(130)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물 등 다양한 절연 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
또한, 본 실시예에서 복수의 메모리 셀(120)은 순차적으로 적층된 하부 전극층(121), 선택 소자층(123), 중간 전극층(125), 가변 저항층(127) 및 상부 전극층(129)을 포함할 수 있다.
구체적으로, 하부 전극층(121)은 메모리 셀(120)의 최하부에 위치하여 제1 배선(110)과 메모리 셀(120) 사이의 전류 또는 전압의 전달 통로로 기능할 수 있고. 중간 전극층(125)은 선택 소자층(123)과 가변 저항층(127)을 물리적으로 구분하면서 이들을 전기적으로 접속시키는 기능을 할 수 있다. 하부 전극층(121) 및 중간 전극층(125)은 금속, 금속 질화물, 도전성 탄소 물질 등과 같이 다양한 도전 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 필요에 따라, 하부 전극층(121) 및 중간 전극층(125) 중 적어도 하나는 생략될 수도 있다.
상부 전극층(129)은 메모리 셀(120)의 최상부에 위치하여 후술하는 제2 배선과 메모리 셀(120) 사이의 전류 또는 전압의 전달 통로로 기능할 수 있다. 더 나아가, 상부 전극층(129)은 후술하는 연마 공정시 손실이 최소화되는 것이 필요하므로, 연마 슬러리(slurry)와의 반응성이 낮은 물질로 형성되는 것이 바람직하다. 이를 위하여, 상부 전극층(129)은 도전성의 탄소 물질 예컨대, 그라파이트(graphite), 탄소 나노 튜브(carbon nanotube) 등을 포함할 수 있다. 참고로, 탄소 함유 물질은, 슬러리의 pH에 따라 다소 차이가 있긴 하나, 일반적으로 슬러리와의 반응성이 약하다고 알려져 있다. 이러한 특성은 특히, 탄소의 함량이 높을수록 더욱 증가할 수 있다. 그라파이트, 탄소 나노 튜브 등은 탄소의 함량이 실질적으로 100%에 가까우므로 연마에 대한 저항성이 매우 강할 수 있다.
가변 저항층(127)은 상단 및 하단을 통하여 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭함으로써 서로 다른 데이터를 저장하는 기능을 할 수 있다. 예컨대, 가변 저항층(127)이 저저항 상태에 있는 경우, 데이터 '1'이 저장될 수 있고, 가변 저항층(127)이 고저항 상태에 있는 경우, 데이터 '0'이 저장될 수 있다. 가변 저항층(127)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함할 수 있다. 가변 저항층(127)은 단일막 구조를 갖거나 또는 2 이상의 막의 조합으로 가변 저항 특성을 나타내는 다중막 구조를 가질 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 메모리 셀(120)은 가변 저항층(127) 대신 다양한 방식으로 서로 다른 데이터를 저장할 수 있는 다른 메모리층을 포함할 수도 있다.
선택 소자층(123)은 가변 저항층(127)으로의 접근을 제어하는 기능을 할 수 있다. 이를 위하여, 선택 소자층(123)은 선택 소자 특성 즉, 인가되는 전압 또는 전류의 크기가 소정 임계값 이하인 경우에는 전류를 거의 흘리지 않다가, 소정 임계값을 초과하면 인가되는 전압 또는 전류의 크기에 실질적으로 비례하여 급격히 증가하는 전류를 흘리는 특성을 가질 수 있다. 이러한 선택 소자층(123)으로는, NbO2, TiO2 등과 같은 MIT(Metal Insulator Transition) 소자, ZrO2(Y2O3), Bi2O3-BaO, (La2O3)x(CeO2)1-x 등과 같은 MIEC(Mixed Ion-Electron Conducting) 소자, Ge2Sb2Te5, As2Te3, As2, As2Se3 등과 같이 칼코게나이드(chalcogenide) 계열 물질을 포함하는 OTS(Ovonic Threshold Switching) 소자, 기타 실리콘 산화물, 실리콘 질화물, 금속 산화물 등 다양한 절연 물질로 이루어지면서 얇은 두께를 가짐으로써 특정 전압 또는 전류 하에서 전자의 터널링을 허용하는 터널링 절연층 등이 이용될 수 있다. 선택 소자층(123)은 단일막 구조를 갖거나 또는 2 이상의 막의 조합으로 선택 소자 특성을 나타내는 다중막 구조를 가질 수 있다. 선택 소자층(123)은 필요에 따라 생략될 수 있다. 또는, 선택 소자층(123)과 가변 저항층(127)의 위치는 서로 뒤바뀔 수 있다.
도 3b를 참조하면, 도 3a의 공정 결과물 상에 제1 층간 절연막(140)을 형성할 수 있다. 제1 층간 절연막(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물 등 다양한 절연 물질을 포함할 수 있다.
또한, 제1 층간 절연막(140)은 하부 프로파일(profile)을 따라 형성될 수 있다. 그에 따라, 제1 층간 절연막(140)의 상면은 메모리 셀(120)이 형성되어 있는 제1 영역(A)에서는 상대적으로 높고 제2 영역(B)에서는 상대적으로 낮을 수 있고, 제1 영역(A)과 제2 영역(B)의 경계에서는 기판(100)의 상면에 대해 기울어진 예컨대, 실질적으로 수직일 수 있다.
이어서, 제1 층간 절연막(140) 상에 하부 프로파일을 따라 연마 정지막(150)을 형성할 수 있다. 연마 정지막(150)은 제1 영역(A) 및 제2 영역(B)에서 실질적으로 일정한 두께를 갖도록 형성될 수 있다.
특히, 기판(100)으로부터 상부 전극층(129)의 저면까지의 높이를 제1 높이(H1)라 하고, 제2 영역(B)에서 기판(100)으로부터 제1 층간 절연막(140)의 상면까지의 높이 즉, 제2 영역(B)에서 기판(100)으로부터 연마 정지막(150)의 저면까지의 높이를 제2 높이(H2)라 하고, 기판(100)으로부터 상부 전극층(129)의 상면까지의 높이를 제3 높이(H3)라 하고, 제2 영역(B)에서 기판(100)으로부터 연마 정지막(150)의 상면까지의 높이를 제4 높이(H4)라 할 때, 제4 높이(H4)는 제3 높이(H3)와 실질적으로 동일하거나 그보다 높을 수 있다. 이에 더하여, 제2 높이(H2)는 제3 높이(H3) 이하이면서 제1 높이(H1)와 유사할 수 있다. 본 실시예에서, 제2 높이(H2)가 제1 높이(H1)와 제3 높이(H3) 사이에 있으나, 제3 높이(H3)와 동일하거나, 제1 높이(H1)와 동일하거나, 또는 제1 높이(H1)보다 약간 낮을 수도 있다. 그에 따라, 층들의 적층 방향에 해당하는 수직 방향에서, 제2 영역(B)의 연마 정지막(150)은 상부 전극층(129)의 적어도 일부와 중첩하면서, 상부 전극층(129)의 상면 이상의 높이를 갖는 상면을 가질 수 있다.
여기서, 연마 정지막(150)은 절연성의 즉, 비저항이 높은 탄소 함유 물질을 포함할 수 있다. 예컨대, 연마 정지막(150)은 SiC막, SiCN막, SiOC막, SiOCN막, DLC(Diamond-like carbon)막 또는 비정질 탄소(amorphous carbon)막을 포함할 수 있다. 연마 정지막(150)의 탄소 함량은 10 내지 100wt%의 범위를 가질 수 있다. 전술한 바와 같이, 탄소 함유 물질은 연마 슬러리와의 반응성이 작고 특히, 탄소의 함량이 증가할수록 소수성(hydrophobic property)이 증가하여 반응성이 감소하기 때문에, 연마 정지막(150)의 탄소 함량이 100wt%이거나 이와 가까운 것이 더 바람직할 수 있다.
이어서, 연마 정지막(150) 상에 추가 층간 절연막(160)을 형성할 수 있다. 추가 층간 절연막(160)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물 등 다양한 절연 물질을 포함할 수 있다. 추가 층간 절연막(160)은 제1 층간 절연막(140)과 동일한 물질로 형성될 수 있다.
또한, 추가 층간 절연막(160)은 평탄화된 상면을 가질 수 있다. 이를 위하여, 추가 층간 절연막(160) 형성을 위한 절연 물질을 연마 정지막(150) 상에 두껍게 증착한 후, 연마 정지막(150)으로부터 소정 높이에 추가 층간 절연막(160)의 상면이 위치하도록 평탄화 공정 예컨대, CMP 공정을 수행할 수 있다.
도 3c를 참조하면, 제1 영역(A)의 연마 정지막(150)의 상면이 드러날 때까지 추가 층간 절연막(160)에 대한 평탄화 공정 예컨대, CMP 등의 연마 공정을 진행한 후, 드러나는 제1 영역(A)의 연마 정지막(150)을 제거할 수 있다. 추가 층간 절연막(160)은 연마에 의해 제거가 용이하지만, 연마 정지막(150)은 탄소 함유 물질로서 연마에 의해 제거가 어렵기 때문에, 에치백(etchback) 등의 식각 공정을 이용하여 제거될 수 있다. 제1 영역(A)의 연마 정지막(150) 제거에 의하여, 제1 영역(A) 및 제2 영역(B)의 경계와 제2 영역(B)에 잔류하는 연마 정지막(150)을 이하, 초기 연마 정지막 패턴(150A)이라 하기로 한다.
본 공정 결과, 제1 영역(A)에는 제1 층간 절연막(140)만이 잔류할 수 있다. 제2 영역(A)에는 제1 층간 절연막(140), 초기 연마 정지막 패턴(150A) 및 추가 층간 절연막 패턴(160A)의 적층 구조가 형성될 수 있다. 추가 층간 절연막 패턴(160A)은 제1 영역(A)의 제1 층간 절연막(140)과 실질적으로 동일한 높이의 상면을 가질 수 있고, 저면 및 측벽이 초기 연마 정지막 패턴(150A)에 의해 둘러싸일 수 있다.
도 3d를 참조하면, 제1 영역(A)의 메모리 셀(120)의 최상부에 위치하는 상부 전극층(129)이 드러날 때까지 평탄화 공정 예컨대, CMP 등의 연마 공정을 수행할 수 있다. 본 공정에 의하여 제1 영역(A)에서 메모리 셀(120) 사이의 공간을 매립하면서 제2 영역(B)에 잔류하는 제1 층간 절연막(140)을 제1 층간 절연막 패턴(140A)이라 하기로 한다. 또한, 제2 영역(B)에 잔류하는 초기 연마 정지막 패턴(150A)을 연마 정지막 패턴(150B)이라 하기로 한다.
이때, 상부 전극층(129)이 도전성의 탄소 물질을 포함할 뿐만 아니라, 제2 영역(B)에 상부 전극층(129)의 상면 높이 이상의 높이에 위치하는 상면을 갖고 절연성의 탄소 함유 물질을 포함하는 연마 정지막 패턴(150B)이 존재하기 때문에, 연마 공정 마진이 향상될 수 있다. 다시 말하면, 하드마스크 패턴(130)을 완전히 제거하기 위한 과도 연마가 진행되더라도, 상부 전극층(129)의 손실이 최소화될 수 있다. 상부 전극층(129)의 손실이 최소화되면, 형성 영역에 관계 없이 메모리 셀(120)의 높이가 일정할 수 있으므로, 메모리 셀(120)의 문턱 전압 등과 같은 전기적 특성이 균일하게 확보될 수 있다.
게다가, 제2 영역(B)의 제1 층간 절연막 패턴(140A) 상에 연마 정지막 패턴(150B)이 존재하기 때문에, 제2 영역(B), 및 제1 영역(A)과 제2 영역(B)의 경계에서의 제1 층간 절연막 패턴(140A)에 대한 손실이 최소화될 수 있다. 결과적으로, 제1 영역(A)과 제2 영역(B) 사이의 단차가 최소화될 수 있다. 제1 영역(A)에서 제1 층간 절연막 패턴(140A)은 상부 전극층(129)의 상면과 실질적으로 동일한 높이에 위치하는 상면을 가질 수 있고, 제2 영역(B) 중 연마 정지막 패턴(150B) 아래에서는 상부 전극층(129)의 상면보다 약간 하향된 상면을 가질 수 있다. 단, 전술한 도 3B의 공정에서 제2 높이(H2)를 어떻게 조절하느냐에 따라, 제2 영역(B)의 연마 정지층 패턴(150B)의 상면 높이가 다양하게 조절될 수 있다.
도 3e를 참조하면, 도 3d의 공정 결과물 상에 제1 영역(A)의 메모리 셀(120)과 접속하면서 제2 방향으로 연장하는 제2 배선(180)을 형성할 수 있다. 제2 배선(180)은 금속, 금속 질화물 등의 도전 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 제2 배선(180)은 도전 물질의 증착 및 패터닝 공정에 의하여 형성될 수 있고, 제2 배선(110) 사이의 공간은 절연 물질(미도시됨)로 매립될 수 있다.
이상으로 설명한 공정에 의하여 도 3e와 같은 반도체 메모리가 형성될 수 있다.
도 3e를 다시 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리는, 복수의 메모리 셀(120) 배치되는 제1 영역(A) 및 제1 영역(A) 주변의 제2 영역(B)을 포함하는 기판(100), 제1 영역(A)의 기판(100) 상에 위치하고 제1 방향으로 연장하는 제1 배선(110), 제1 영역(A)의 제1 배선(110) 및 제2 영역(B)의 기판(100)을 덮는 제1 층간 절연막 패턴(140A), 제1 영역(A)의 제1 층간 절연막 패턴(140A)을 관통하여 제1 배선(110)과 접속하는 복수의 메모리 셀(120), 제1 영역(A)의 제1 층간 절연막 패턴(140A) 및 메모리 셀(120) 상에 위치하고 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선(180), 및 제2 영역(B)의 제1 층간 절연막 패턴(140A) 상에 형성된 연마 정지막 패턴(150B)을 포함할 수 있다.
여기서, 복수의 메모리 셀(120) 각각은 자신의 최상부에 도전성의 탄소 물질 예컨대, 그라파이트, 탄소 나노 튜브 등을 포함하는 상부 전극층(129)을 포함할 수 있다. 또한, 연마 정지막 패턴(150B)은 절연성의 탄소 함유 물질 예컨대, SiC, SiCN, SiOC, SiOCN, DLC(Diamond-like carbon) 또는 비정질 탄소를 포함할 수 있다. 이러한 연마 정지막 패턴(150B)은 수직 방향에서 상부 전극층(129)과 유사한 높이에 위치할 수 잇다. 구체적으로, 수직 방향에서 연마 정지막 패턴(150B)은 상부 전극층(129)의 적어도 일부와 중첩하면서 그 상면이 상부 전극층(129)의 상면 이상의 높이에 위치하도록 형성될 수 있다.
이로써, 연마 공정 마진이 증가하고, 메모리 셀(120)의 특성의 균일성이 확보될 수 있으며, 제1 영역(A)과 제2 영역(B) 사이의 단차가 감소할 수 있다.
제1 배선(110) 및 제2 배선(180) 중 하나는 워드라인으로 기능하고 다른 하나는 비트라인으로 기능할 수 있다. 각 메모리 셀(120)은 접속된 워드라인 및 비트라인을 통하여 공급되는 전압 또는 전류에 따라 데이터를 저장하도록 동작할 수 있다.
한편, 위 반도체 메모리의 제1 영역(A)에서, 제1 배선(110), 제2 배선(120) 및 이들 사이의 교차점에 위치하는 메모리 셀(120)을 포함하는 크로스 포인트 구조물은 수직 방향으로 둘 이상이 적층될 수 있다. 이에 대해서는, 도 4 및 도 5를 참조하여 예시적으로 설명하기로 한다.
도 4는 본 발명의 다른 일 실시예에 따른 반도체 메모리를 나타내는 사시도이다.
도 4를 참조하면, 본 실시예의 반도체 메모리는, 메모리 셀 영역에서, 제1 방향으로 연장하는 제1 배선(110), 제1 배선(110) 상에 위치하고 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선(180), 제2 배선(180) 상에 위치하고 제1 방향으로 연장하는 제3 배선(280), 및 제1 배선(110)과 제2 배선(180)의 사이에서 이들 각각의 교차점에 배치되는 제1 메모리 셀(120), 및 제2 배선(180)과 제3 배선(280)의 사이에서 이들 각각의 교차점에 배치되는 제2 메모리 셀(220)을 포함할 수 있다.
제1 배선(110), 제1 메모리 셀(120) 및 제2 배선(180)을 제1 크로스 포인트 구조물이라 하고, 제2 배선(180), 제2 메모리 셀(220) 및 제3 배선(280)을 제2 크로스 포인트 구조물이라 할 때, 제2 배선(180)은 제1 크로스 포인트 구조물과 제2 크로스 포인트 구조물 양측에 이용되는 공통 배선 예컨대, 공통 비트라인 또는 공통 워드라인일 수 있다. 제1 크로스 포인트 구조물의 제1 메모리 셀(120)은 제1 배선(110)과 제2 배선(180)에 의해 구동되고, 제2 크로스 포인트 구조물의 제2 메모리 셀(220)은 제2 배선(180)과 제3 배선(280)에 의해 구동될 수 있다.
이하의 도 5의 단면도에 나타난 제1 영역(A)은 도 4의 A-A' 선에 따라 도시된 것일 수 있다.
도 5는 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다.
도 5를 참조하면, 본 실시예의 반도체 메모리는, 제1 영역(A)의 기판(100) 상에 위치하고 제1 방향으로 연장하는 제1 배선(110), 제1 영역(A)의 제1 배선(110) 및 제2 영역(B)의 기판(100)을 덮는 제1 층간 절연막 패턴(140A), 제1 영역(A)의 제1 층간 절연막 패턴(140A)을 관통하여 제1 배선(110)과 접속하는 복수의 제1 메모리 셀(120), 제1 영역(A)의 제1 층간 절연막 패턴(140A) 및 제1 메모리 셀(120) 상에 위치하고 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선(180), 및 제2 영역(B)의 제1 층간 절연막 패턴(140A) 상에 형성된 제1 연마 정지막 패턴(150B)을 포함하는 제1 구조물과, 제1 구조물을 덮는 제2 층간 절연막 패턴(240A), 제1 영역(A)의 제2 층간 절연막 패턴(240A)을 관통하여 제2 배선(180)과 접속하는 복수의 제2 메모리 셀(220), 제1 영역(A)의 제2 층간 절연막 패턴(240A) 및 제2 메모리 셀(220) 상에 위치하고 제1 방향으로 연장하는 제3 배선(380), 및 제2 영역(B)의 제2 층간 절연막 패턴(240A) 상에 형성된 제2 연마 정지막 패턴(250B)을 포함하는 제2 구조물을 포함할 수 있다.
여기서, 제2 구조물의 형성 방법은, 제1 배선(110)의 형성 단계를 제외하고는 제1 구조물의 형성 방법과 실질적으로 동일할 수 있다. 그에 따라, 제2 구조물은, 제1 배선(110)을 제외하고는 제1 구조물과 실질적으로 동일한 구조를 가질 수 있다. 예컨대, 제1 메모리 셀(120)이 순차적으로 적층된 제1 하부 전극층(121), 제1 선택 소자층(123), 제1 중간 전극층(125), 제1 가변 저항층(127) 및 제1 상부 전극층(129)을 포함하는 경우, 제2 메모리 셀(220)은 순차적으로 적층된 제2 하부 전극층(221), 제2 선택 소자층(223), 제2 중간 전극층(225), 제2 가변 저항층(227) 및 제2 상부 전극층(229)을 포함할 수 있다. 또한, 제1 및 제2 상부 전극층(129, 229)은 도전성의 탄소 물질을 포함할 수 있다. 또한, 제1 및 제2 연마 정지막 패턴(150B. 250B)은 절연성의 탄소 함유 물질을 포함할 수 있다.
본 실시예에 의하는 경우, 연마 공정 마진이 증가하고, 제1 및 제2 메모리 셀(120, 220)의 특성의 균일성이 확보될 수 있으며, 제1 영역(A)과 제2 영역(B) 사이의 단차가 감소할 수 있음은 물론이다.
나아가, 절연성의 탄소 함유 물질은 열 차폐(heat shielding) 특성을 가질 수 있다. 이러한 특성은 탄소 함유 물질의 탄소 함량이 증가할수록 더 증가할 수 있다. 따라서, 제1 메모리 셀(120)의 동작시 발생하는 열이 제2 메모리 셀(220)에 영향을 주는 것이 차단될 수 있고, 반대로 제2 메모리 셀(220)의 동작시 발생하는 열이 제1 메모리 셀(120)에 영향을 주는 것이 차단될 수 있다. 즉, 제1 영역(A)에서 상하로 적층된 제1 크로스 포인트 구조물과 제2 크로스 포인트 구조물 사이에서 열 간섭이 최소화될 수 있다. 결과적으로, 반도체 메모리의 동작 특성이 향상될 수 있다.
본 실시예에서는, 2층의 크로스 포인트 구조물에 관하여 설명하였으나, 3층 이상의 크로스 포인트 구조물이 적층될 수도 있다. 이러한 경우, 제2 영역(B)에 3층 이상의 크로스 포인트 구조물 각각에 대응하는 연마 정지막 패턴이 존재함으로써, 크로스 포인트 구조물 사이의 열 간섭을 차단할 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 6 내지 도 10은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 6을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 복수의 메모리 셀이 배치되는 제1 영역 및 상기 제1 영역 주변의 제2 영역을 포함하는 기판; 상기 기판 상의 제1 층간 절연막; 상기 제1 영역의 상기 제1 층간 절연막을 관통하는 복수의 제1 메모리 셀 - 여기서, 상기 복수의 제1 메모리 셀 각각은 최상부에 제1 도전성 탄소 함유 패턴을 포함함. - ; 및 상기 제2 영역의 상기 제1 층간 절연막 상에 위치하는 제1 절연성 탄소 함유 패턴을 포함할 수 있다. 이를 통해, 기억부(1010)의 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 7을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 복수의 메모리 셀이 배치되는 제1 영역 및 상기 제1 영역 주변의 제2 영역을 포함하는 기판; 상기 기판 상의 제1 층간 절연막; 상기 제1 영역의 상기 제1 층간 절연막을 관통하는 복수의 제1 메모리 셀 - 여기서, 상기 복수의 제1 메모리 셀 각각은 최상부에 제1 도전성 탄소 함유 패턴을 포함함. - ; 및 상기 제2 영역의 상기 제1 층간 절연막 상에 위치하는 제1 절연성 탄소 함유 패턴을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있다. 결과적으로, 프로세서(1100)의 동작 특성이 향상될 수 있다.
도 7에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 8을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Mersonal Digital Assistant), 휴대용 컴퓨터(Mortable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Mortable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 복수의 메모리 셀이 배치되는 제1 영역 및 상기 제1 영역 주변의 제2 영역을 포함하는 기판; 상기 기판 상의 제1 층간 절연막; 상기 제1 영역의 상기 제1 층간 절연막을 관통하는 복수의 제1 메모리 셀 - 여기서, 상기 복수의 제1 메모리 셀 각각은 최상부에 제1 도전성 탄소 함유 패턴을 포함함. - ; 및 상기 제2 영역의 상기 제1 층간 절연막 상에 위치하는 제1 절연성 탄소 함유 패턴을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 복수의 메모리 셀이 배치되는 제1 영역 및 상기 제1 영역 주변의 제2 영역을 포함하는 기판; 상기 기판 상의 제1 층간 절연막; 상기 제1 영역의 상기 제1 층간 절연막을 관통하는 복수의 제1 메모리 셀 - 여기서, 상기 복수의 제1 메모리 셀 각각은 최상부에 제1 도전성 탄소 함유 패턴을 포함함. - ; 및 상기 제2 영역의 상기 제1 층간 절연막 상에 위치하는 제1 절연성 탄소 함유 패턴을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 9의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 7의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 9를 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 복수의 메모리 셀이 배치되는 제1 영역 및 상기 제1 영역 주변의 제2 영역을 포함하는 기판; 상기 기판 상의 제1 층간 절연막; 상기 제1 영역의 상기 제1 층간 절연막을 관통하는 복수의 제1 메모리 셀 - 여기서, 상기 복수의 제1 메모리 셀 각각은 최상부에 제1 도전성 탄소 함유 패턴을 포함함. - ; 및 상기 제2 영역의 상기 제1 층간 절연막 상에 위치하는 제1 절연성 탄소 함유 패턴을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 10을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 복수의 메모리 셀이 배치되는 제1 영역 및 상기 제1 영역 주변의 제2 영역을 포함하는 기판; 상기 기판 상의 제1 층간 절연막; 상기 제1 영역의 상기 제1 층간 절연막을 관통하는 복수의 제1 메모리 셀 - 여기서, 상기 복수의 제1 메모리 셀 각각은 최상부에 제1 도전성 탄소 함유 패턴을 포함함. - ; 및 상기 제2 영역의 상기 제1 층간 절연막 상에 위치하는 제1 절연성 탄소 함유 패턴을 포함할 수 있다. 이를 통해, 메모리(1410)의 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있다. 결과적으로, 메모리 시스템(1400)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 복수의 메모리 셀이 배치되는 제1 영역 및 상기 제1 영역 주변의 제2 영역을 포함하는 기판; 상기 기판 상의 제1 층간 절연막; 상기 제1 영역의 상기 제1 층간 절연막을 관통하는 복수의 제1 메모리 셀 - 여기서, 상기 복수의 제1 메모리 셀 각각은 최상부에 제1 도전성 탄소 함유 패턴을 포함함. - ; 및 상기 제2 영역의 상기 제1 층간 절연막 상에 위치하는 제1 절연성 탄소 함유 패턴을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있다. 결과적으로, 메모리 시스템(1400)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
100: 기판 110: 제1 배선
120: 메모리 셀 140A: 제1 층간 절연막 패턴
150B: 연마 정지막 패턴 180: 제2 배선

Claims (25)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    복수의 메모리 셀이 배치되는 제1 영역 및 상기 제1 영역 주변의 제2 영역을 포함하는 기판;
    상기 기판 상의 제1 층간 절연막;
    상기 제1 영역의 상기 제1 층간 절연막을 관통하는 복수의 제1 메모리 셀 - 여기서, 상기 복수의 제1 메모리 셀 각각은 최상부에 제1 도전성 탄소 함유 패턴을 포함함. - ; 및
    상기 제2 영역의 상기 제1 층간 절연막 상에 위치하는 제1 절연성 탄소 함유 패턴을 포함하는
    전자 장치.
  2. 제1 항에 있어서,
    상기 제1 도전성 탄소 함유 패턴은,
    그라파이트 또는 탄소 나노 튜브를 포함하는
    전자 장치.
  3. 제1 항에 있어서,
    상기 제1 절연성 탄소 함유 패턴은,
    SiC, SiCN, SiOC, SiOCN, DLC(Diamond-like carbon) 또는 비정질 탄소를 포함하는
    전자 장치.
  4. 제3 항에 있어서,
    상기 제1 절연성 탄소 함유 패턴은,
    10 내지 100wt%의 탄소 함량을 갖는
    전자 장치.
  5. 제1 항에 있어서,
    상기 제1 절연성 탄소 함유 패턴의 상면 높이는, 상기 제1 도전성 탄소 함유 패턴의 상면 높이 이상인
    전자 장치.
  6. 제5 항에 있어서,
    상기 제1 절연성 탄소 함유 패턴의 저면 높이는, 상기 제1 도전성 탄소 함유 패턴의 상면 높이 이하이고 저면 높이 이상인
    전자 장치.
  7. 제1 항에 있어서,
    상기 제1 영역의 상기 제1 층간 절연막의 상면은, 상기 제1 도전성 탄소 함유 패턴의 상면과 실질적으로 동일한 높이에 위치하는
    전자 장치.
  8. 제7 항에 있어서,
    상기 제1 절연성 탄소 함유 패턴 아래에서 상기 제1 층간 절연막의 상면은, 상기 제1 영역의 상기 제1 층간 절연막의 상면 이하의 높이에 위치하는
    전자 장치.
  9. 제1 항에 있어서,
    상기 반도체 메모리는,
    상기 제1 영역의 상기 기판 상에 배치되고, 상기 제1 메모리 셀 아래에서 제1 방향으로 연장하는 복수의 제1 배선; 및
    상기 제1 영역의 상기 제1 층간 절연막 상에 배치되고, 상기 제1 도전성탄소 함유 패턴과 접촉하면서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선을 더 포함하고,
    상기 복수의 제1 메모리 셀은, 상기 제1 배선과 상기 제2 배선의 교차 영역에 위치하는
    전자 장치.
  10. 제1 항에 있어서,
    상기 제1 메모리 셀은,
    상단 및 하단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항층을 포함하고,
    상기 제1 도전성 탄소 함유 패턴은, 상기 가변 저항층 상에 위치하는
    전자 장치.
  11. 제10 항에 있어서,
    상기 제1 메모리 셀은,
    상기 가변 저항층으로의 접근을 제어하는 선택 소자층을 더 포함하고,
    상기 선택 소자층은, 상기 가변 저항층의 아래 또는 상기 제1 도전성 탄소 함유 패턴과 상기 가변 저항층 사이에 위치하는
    전자 장치.
  12. 제9 항에 있어서,
    상기 반도체 메모리는,
    상기 제1 층간 절연막, 상기 제2 배선 및 상기 제1 절연성 탄소 함유 패턴을 덮는 제2 층간 절연막;
    상기 제1 영역의 상기 제2 층간 절연막을 관통하여 상기 제2 배선과 접속하는 복수의 제2 메모리 셀 - 여기서, 상기 복수의 제2 메모리 셀 각각은 최상부에 제2 도전성 탄소 함유 패턴을 포함함 - ;
    상기 제2 영역의 상기 제2 층간 절연막 상에 위치하는 제2 절연성 탄소 함유 패턴; 및
    상기 제1 영역의 상기 제2 층간 절연막 상에 배치되고, 상기 제2 도전성 탄소 함유 패턴과 접촉하면서 상기 제1 방향으로 연장하는 제3 배선을 더 포함하고,
    상기 복수의 제2 메모리 셀은, 상기 제2 배선과 상기 제3 배선의 교차 영역에 위치하는
    전자 장치.
  13. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  14. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  15. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  16. 제1 항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  17. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  18. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    복수의 메모리 셀이 배치되는 제1 영역 및 상기 제1 영역 주변의 제2 영역을 포함하는 기판을 제공하는 단계;
    상기 제1 영역의 상기 기판 상에 복수의 제1 메모리 셀 및 제1 하드마스크 패턴의 제1 적층 구조물을 형성하는 단계 - 여기서, 상기 복수의 제1 메모리 셀 각각은 최상부에 제1 도전성 탄소 함유 패턴을 포함함. - ;
    상기 제1 적층 구조물이 형성된 결과물 상에 제1 영역의 상면이 제2 영역의 상면보다 높은 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막을 따라 절연성의 탄소 함유 물질을 포함하는 제1 연마 정지막을 형성하는 단계;
    상기 제1 영역의 상기 제1 연마 정지막을 제거하는 단계; 및
    상기 제1 도전성 탄소 함유 패턴이 드러날 때까지 연마를 수행하는 단계를 포함하는
    전자 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 제1 도전성 탄소 함유 패턴은,
    그라파이트 또는 탄소 나노 튜브를 포함하는
    전자 장치의 제조 방법.
  20. 제18 항에 있어서,
    상기 절연성의 탄소 함유 물질은,
    SiC, SiCN, SiOC, SiOCN, DLC(Diamond-like carbon) 또는 비정질 탄소를 포함하는
    전자 장치의 제조 방법.
  21. 제18 항에 있어서,
    상기 제2 영역의 상기 제1 층간 절연막의 상면은, 상기 제1 도전성 탄소함유 패턴의 상면 이하의 높이에 위치하는
    전자 장치의 제조 방법.
  22. 제18 항에 있어서,
    상기 제2 영역의 상기 제1 연마 정지막의 상면은, 상기 제1 도전성 탄소함유 패턴의 상면 이상의 높이에 위치하는
    전자 장치의 제조 방법.
  23. 제18 항에 있어서,
    상기 제1 연마 정지막 형성 단계 후에,
    상기 제1 연마 정지막 상에 추가 제1 층간 절연막을 형성하는 단계; 및
    상기 제1 영역의 상기 제1 연마 정지막이 드러나도록 상기 추가 제1 층간 절연막을 연마하는 단계를 더 포함하고,
    상기 제1 영역의 상기 제1 연마 정지막 제거 단계는,
    식각 공정으로 수행되는
    전자 장치의 제조 방법.
  24. 제18 항에 있어서,
    상기 제1 적층 구조물 형성 단계 전에, 상기 제1 영역의 상기 기판 상에, 상기 제1 메모리 셀 아래에서 제1 방향으로 연장하는 복수의 제1 배선을 형성하는 단계; 및
    상기 연마 수행 단계 후에, 상기 제1 도전성 탄소 함유 패턴 상에서 이와 접촉하면서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선을 형성하는 단계를 더 포함하는
    전자 장치의 제조 방법.
  25. 제24 항에 있어서,
    상기 제2 배선 형성 단계 후에, 상기 제2 배선 상에 복수의 제2 메모리 셀 및 제2 하드마스크 패턴의 제2 적층 구조물을 형성하는 단계 - 여기서, 상기 복수의 제2 메모리 셀 각각은 최상부에 제2 도전성 탄소 함유 패턴을 포함함. - ;
    상기 제2 적층 구조물이 형성된 결과물 상에 제1 영역의 상면이 제2 영역의 상면보다 높은 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막을 따라 절연성의 탄소 함유 물질을 포함하는 제2 연마 정지막을 형성하는 단계;
    상기 제1 영역의 상기 제2 연마 정지막을 제거하는 단계; 및
    상기 제2 도전성 탄소 함유 패턴이 드러날 때까지 연마를 수행하는 단계를 더 포함하는
    전자 장치의 제조 방법.
KR1020160087803A 2016-07-12 2016-07-12 전자 장치 및 그 제조 방법 KR102510707B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160087803A KR102510707B1 (ko) 2016-07-12 2016-07-12 전자 장치 및 그 제조 방법
US15/458,888 US10042767B2 (en) 2016-07-12 2017-03-14 Electronic device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160087803A KR102510707B1 (ko) 2016-07-12 2016-07-12 전자 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20180007078A true KR20180007078A (ko) 2018-01-22
KR102510707B1 KR102510707B1 (ko) 2023-03-17

Family

ID=60941118

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160087803A KR102510707B1 (ko) 2016-07-12 2016-07-12 전자 장치 및 그 제조 방법

Country Status (2)

Country Link
US (1) US10042767B2 (ko)
KR (1) KR102510707B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111009607A (zh) * 2018-10-05 2020-04-14 三星电子株式会社 可变电阻存储器件

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11088252B2 (en) 2019-03-04 2021-08-10 Sandisk Technologies Llc Three-dimensional memory device with a silicon carbon nitride interfacial layer in a charge storage layer and methods of making the same
KR20200106681A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US10873024B2 (en) * 2019-04-23 2020-12-22 Tetramem Inc. Providing thermal shield to RRAM cells
KR20200132366A (ko) * 2019-05-17 2020-11-25 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 제조 방법
US11114462B1 (en) 2020-02-19 2021-09-07 Sandisk Technologies Llc Three-dimensional memory device with composite charge storage structures and methods for forming the same
US11101289B1 (en) 2020-02-19 2021-08-24 Sandisk Technologies Llc Three-dimensional memory device with composite charge storage structures and methods for forming the same
KR20210116955A (ko) * 2020-03-18 2021-09-28 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20210154436A (ko) 2020-06-12 2021-12-21 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US11744085B2 (en) * 2020-09-10 2023-08-29 Globalfoundries Singapore Pte. Ltd. Semiconductor devices and methods of forming semiconductor devices with logic and memory regions insulation layers
CN111933656B (zh) * 2020-10-19 2021-02-23 长江先进存储产业创新中心有限责任公司 一种三维相变存储器及其制备方法
US11699765B2 (en) 2020-11-27 2023-07-11 Samsung Electronics Co., Ltd. Semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100680976B1 (ko) * 2006-01-23 2007-02-09 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
KR20070115707A (ko) * 2006-06-02 2007-12-06 키몬다 아게 메모리 디바이스, 특히 트랜지스터를 갖는 상 변화 랜덤액세스 메모리, 및 메모리 디바이스를 제조하는 방법
KR20110135756A (ko) * 2010-06-11 2011-12-19 삼성전자주식회사 반도체 장치의 제조 방법
JP2013197461A (ja) * 2012-03-22 2013-09-30 Toshiba Corp 半導体記憶装置
KR20160075176A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 전자 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0133264B1 (ko) 1992-12-22 1998-04-16 사또오 후미오 반도체 장치의 제조방법
KR100539268B1 (ko) * 2004-06-24 2005-12-27 삼성전자주식회사 반도체 메모리 소자의 제조 방법
US9178141B2 (en) 2006-04-04 2015-11-03 Micron Technology, Inc. Memory elements using self-aligned phase change material layers and methods of manufacturing same
US8557649B2 (en) 2011-10-21 2013-10-15 International Business Machines Corporation Method for controlling structure height
KR102001493B1 (ko) * 2013-04-16 2019-07-18 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100680976B1 (ko) * 2006-01-23 2007-02-09 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
KR20070115707A (ko) * 2006-06-02 2007-12-06 키몬다 아게 메모리 디바이스, 특히 트랜지스터를 갖는 상 변화 랜덤액세스 메모리, 및 메모리 디바이스를 제조하는 방법
KR20110135756A (ko) * 2010-06-11 2011-12-19 삼성전자주식회사 반도체 장치의 제조 방법
JP2013197461A (ja) * 2012-03-22 2013-09-30 Toshiba Corp 半導体記憶装置
KR20160075176A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 전자 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111009607A (zh) * 2018-10-05 2020-04-14 三星电子株式会社 可变电阻存储器件
KR20200039887A (ko) * 2018-10-05 2020-04-17 삼성전자주식회사 가변 저항 메모리 장치
CN111009607B (zh) * 2018-10-05 2023-08-15 三星电子株式会社 可变电阻存储器件

Also Published As

Publication number Publication date
US10042767B2 (en) 2018-08-07
KR102510707B1 (ko) 2023-03-17
US20180018263A1 (en) 2018-01-18

Similar Documents

Publication Publication Date Title
KR102510707B1 (ko) 전자 장치 및 그 제조 방법
KR102512794B1 (ko) 전자 장치
KR20160022046A (ko) 전자 장치
KR20170045871A (ko) 전자 장치 및 그 제조 방법
KR102075032B1 (ko) 전자 장치 및 그 제조 방법
KR20160114948A (ko) 전자 장치 및 그 제조 방법
KR20210111515A (ko) 전자 장치 및 그 제조 방법
KR20170080801A (ko) 전자 장치 및 그 제조 방법
KR20170012792A (ko) 전자 장치 및 그 제조 방법
US20220278044A1 (en) Electronic device and method for fabricating the same
KR102626234B1 (ko) 전자 장치 및 그 제조 방법
KR20150086017A (ko) 전자장치 및 그 제조 방법
KR102532018B1 (ko) 전자 장치 및 그 제조 방법
CN111668251B (zh) 电子设备及其制造方法
KR102668222B1 (ko) 전자 장치 및 그 제조 방법
KR20180100982A (ko) 전자 장치 및 그 제조 방법
KR20150066789A (ko) 전자 장치 및 그 제조 방법
KR20140109653A (ko) 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
US20210391387A1 (en) Electronic device and method for fabricating the same
KR20210116955A (ko) 전자 장치 및 그 제조 방법
KR20180049387A (ko) 전자 장치 및 그 제조 방법
KR20180016874A (ko) 전자 장치 및 그 제조 방법
KR20160133947A (ko) 전자 장치 및 그 제조 방법
KR20210074625A (ko) 전자 장치 및 그 제조 방법
US11568928B2 (en) Electronic device

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant