KR20110135756A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 소정 구조물을 갖는 기판 상에 제1 절연막, 제2 절연막 및 제1 희생막을 순차적으로 형성하는 단계; 제1 물질층 패턴이 형성될 영역의 제1 희생막, 제2 절연막 및 제1 절연막을 식각하여 제1 개구부를 형성하고, 제1 희생막 상에 제1 개구부를 매립하는 두께로 제1 물질층을 형성하고, 제1 희생막이 드러날 때까지 연마를 수행하여 노드가 분리된 제1 물질층 패턴을 형성하는 단계; 상기 제1 희생막 및 제1 물질층 패턴 상에 제2 희생막을 형성하는 단계; 제2 물질층 패턴이 형성될 영역의 제2 희생막, 제1 희생막, 제2 절연막 및 제1 절연막을 식각하여 제2 개구부를 형성하고, 제2 희생막 상에 제2 개구부를 매립하는 두께로 제2 물질층을 형성하고, 제2 희생막이 드러날 때까지 연마를 수행하여 노드가 분리된 제2 물질층 패턴을 형성하는 단계; 상기 제1 희생막 및 제2 희생막을 제거하는 단계; 및 상기 제2 절연막을 연마 정지막으로 하여 상기 제1 물질층 패턴 및 상기 제2 물질층 패턴을 연마하는 단계를 포함한다.

Description

반도체 장치의 제조 방법{METHOED FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 더욱 상세하게는 다마신 공정이나 콘택 형성 공정과 같이 연마를 수반하는 공정을 이용하는 반도체 장치를 제조 방법에 관한 것이다.
최근 디램이나 플레쉬 메모리 등의 기존 반도체 메모리 장치를 대신한 새로운 차세대 반도체 메모리 장치들이 제안되고 있으며, 그 중 하나가 상변화 메모리 장치이다.
상변화 메모리 장치는 열에 의하여 결정 상태가 변화함으로써 저항이 변하는 상변화 물질층을 포함한다. 이러한 상변화 물질층에 전극을 통하여 전류를 인가함으로써 상변화 물질층의 상전이에 요구되는 열을 제공하면, 상변화 물질층의 결정 상태 변화 및 그로 인한 저항 변화가 발생한다. 이와 같은 저항 상태의 차이를 이용하여 데이터가 저장될 수 있다.
최근 반도체 장치의 디자인 룰이 미세화됨에 따라 사진 식각 공정으로 패턴을 형성하던 방식에서 다마신(damascene) 공정으로 패턴을 형성하는 방식으로의 전환이 이루어지고 있으며, 그에 따라 상변화 메모리 장치 제조시 상변화 물질 패턴 역시 다마신 공정을 이용하여 형성되고 있다. 구체적으로, 몰드 산화막의 트렌치에 상변화 물질을 매립하고 CMP(Chemical Mechanical Polishing)를 수행함으로써 단위 셀 별로 노드가 분리된 상변화 물질 패턴을 형성할 수 있다.
그런데, CMP에 의해 상변화 물질 패턴을 형성하는 것은 아래와 같은 문제점을 초래한다.
즉, 동일 타겟으로 CMP를 수행하더라도 균일도(uniformity) 차이에 의해 웨이퍼 영역 별로 상변화 물질 패턴의 높이차가 발생하거나 또는 단일 칩 내에서도 영역별로 상변화 물질 패턴의 높이차가 발생한다. 그로 인하여 단위 셀 마다 리셋 전류(Ireset)가 상이한 현상이 유발되는 등의 문제가 있다.
또한, CMP 후 상변화 물질 패턴은 일반적으로 주변의 몰드 산화막보다 리세스되어 있기 때문에, 후속 공정에 악영향을 미친다. 예컨대, 상변화 물질 패턴 상부에 전극 형성시 전극이 굴곡 형상을 갖게 되어 균열이 발생할 수 있고, 그에 따라 전극 상부에 콘택을 형성하는 경우 콘택 하부에 위치하는 전극, 상변화 물질 패턴 등에 손상이 가해질 수 있다.
한편, 상변화 메모리 장치에는 소정 개수의 셀마다 활성 영역과 금속 배선을 연결시켜 활성 영역의 시트 저항을 낮추는 역할을 하는 콘택이 배치된다. 이 콘택은 층간 절연막의 콘택홀에 금속 물질을 매립하고 CMP를 수행함으로써 형성된다. 즉, 콘택 형성 공정은 다마신 공정과 유사하게 CMP를 수반하므로, 위에서 설명한 것과 유사한 문제점을 가질 수 있다.
본 발명이 해결하려는 과제는, 다마신 공정이나 콘택 형성 공정과 같이 연마를 수반하는 공정에서 발생하는 문제점들을 방지하면서, 공정 단순화가 가능한 반도체 장치의 제조 방법을 제공하는 것이다. 더 구체적으로는, 연마를 수반하는 공정에서 연마 후의 구조물이 영역별로 높이차가 나는 것을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 해결하려는 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 소정 구조물을 갖는 기판 상에 제1 절연막, 제2 절연막 및 제1 희생막을 순차적으로 형성하는 단계; 제1 물질층 패턴이 형성될 영역의 제1 희생막, 제2 절연막 및 제1 절연막을 식각하여 제1 개구부를 형성하고, 제1 희생막 상에 제1 개구부를 매립하는 두께로 제1 물질층을 형성하고, 제1 희생막이 드러날 때까지 연마를 수행하여 노드가 분리된 제1 물질층 패턴을 형성하는 단계; 상기 제1 희생막 및 제1 물질층 패턴 상에 제2 희생막을 형성하는 단계; 제2 물질층 패턴이 형성될 영역의 제2 희생막, 제1 희생막, 제2 절연막 및 제1 절연막을 식각하여 제2 개구부를 형성하고, 제2 희생막 상에 제2 개구부를 매립하는 두께로 제2 물질층을 형성하고, 제2 희생막이 드러날 때까지 연마를 수행하여 노드가 분리된 제2 물질층 패턴을 형성하는 단계; 상기 제1 희생막 및 제2 희생막을 제거하는 단계; 및 상기 제2 절연막을 연마 정지막으로 하여 상기 제1 물질층 패턴 및 상기 제2 물질층 패턴을 연마하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 단면을 나타내는 도면이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 본 발명의 실시예들은 상변화 메모리 장치를 이용하여 설명될 것이다. 그러나, 본 발명은 서로 다른 종류의 둘 이상의 패턴을 포함하되, 이들 패턴이 각각 연마 공정을 수반하여 형성되는 반도체 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술분야의 당업자에게 자명하다.
도 1은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 단면을 나타내는 도면이다.
도 1을 참조하면, 본 실시예의 상변화 메모리 장치는, 복수개의 단위 셀을 포함하며 각 단위 셀은 소정 매립 구조물을 포함하는 반도체 기판(100) 상에 순차적으로 형성된 스위칭 소자로서의 다이오드(110), 하부 전극(120), 상변화 물질 패턴(130) 및 상부 전극(140)을 포함한다. 본 도면에는 예컨대 두개의 단위 셀을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 본 도면에는 스위칭 소자로서 다이오드(110)가 도시되었으나, 본 발명이 이에 한정되는 것은 아니며 스위칭 소자로는 트랜지스터가 이용될 수도 있다.
상변화 물질 패턴(130)은 하부 전극(120) 및 상부 전극(140)에 인가되는 전류에 의해 발생하는 열에 의하여 결정 상태가 변화함으로써 저항이 변화되고, 게르마늄(Ge), 안티몬(Sb) 및 텔루리움(Te) 중에서 선택된 2개 이상의 원소를 포함하는 물질로 이루어진다. 예컨대, 상변화 물질 패턴(130)은, 2개의 원소를 화합한 GaSb, InSb, InSe. SbTe, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질로 구성될 수 있다.
하부 전극(120)은 TiN 등과 같은 금속 물질로 이루어질 수 있다.
하부 전극(120)에 연결된 다이오드(110)는 N형 반도체 및 P형 반도체가 접합되어 형성될 수 있다. 다이오드(110) 하부의 액티브 영역에는 불순물이 도핑된다.
그런데, 다이오드(110) 하부의 액티브 영역에 도핑된 불순물은 액티브 영역의 시트 저항을 상대적으로 증가시킬 수 있다. 따라서, 액티브 영역을 통한 전류의 효율적인 공급을 위하여, 본 실시예의 상변화 메모리 장치는 금속 배선(160), 및 금속 배선(160)과 액티브 영역을 연결시키는 콘택부(162, 164)를 더 포함한다.
여기서, 콘택부(162, 164)는 액티브 영역과 직접 연결되는 제1 콘택(162)과, 금속 배선(160)과 직접 연결되는 제2 콘택(164)의 두 부분으로 구분되고, 제1 콘택(162)을 먼저 형성한 후 제2 콘택(164)이 형성된다. 이는 일반적으로 금속 배선(160)과 액티브 영역 사이의 거리가 크기 때문에 콘택부(162, 164)의 종횡비(aspect ratio)가 증가하므로 금속 배선(160)에서 액티브 영역까지 직접 연결되는 콘택을 형성하기 어렵기 때문이다. 제1 콘택(162) 및 제2 콘택(164)은 텅스텐(W) 등과 같은 금속 물질로 이루어질 수 있다.
상부 전극(140)은 TiN 등과 같은 금속 물질로 이루어질 수 있고, 상부 전극 콘택(144)을 통하여 예컨대, 비트라인(150)에 연결된다.
설명되지 않은 도면부호 132 및 134은 다마신 공정으로 상변화 물질 패턴(130)을 형성하는데 이용되는 몰드 절연막으로서, 각각 산화막 및 질화막으로 이루어질 수 있다. 이에 대하여는 이하의 상변화 메모리 장치의 제조 방법을 설명하면서 더욱 상세히 설명하기로 한다.
기타, 설명되지 않은 도면부호 112, 122, 142 및 152는 각각 층간 절연막을 나타내며, 예컨대 산화막으로 이루어질 수 있다. 또한, 설명되지 않은 도면부호 146은 캡핑용 절연막으로서, 예컨대 질화막으로 이루어질 수 있다.
도 1의 상변화 메모리 장치는 이하에서 설명되는 제조 방법을 이용하여 제조되기 때문에, 종래 기술에서 언급한 문제점들 즉, 영역별로 상변화 물질 패턴(130)의 높이 차이가 발생하는 것과, 영역별로 제1 콘택(162)의 높이 차이가 발생하는 것과, 상변화 물질 패턴(130) 및 제1 콘택(162)이 주변의 몰드 절연막(132, 134)보다 리세스되는 것 등이 방지된다. 이에 대하여는 이하에서 제조 방법을 설명하면서 해당 부분에서 더욱 상세히 설명하기로 한다.
이하, 도 2 내지 도 9와 전술한 도 1을 참조하여 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기로 하며, 특히 본 발명의 이해를 돕기 위하여 본 발명의 특징과 크게 관련이 없는 부분은 그 설명을 간략히 하기로 한다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 본 도면들에는 연마 공정 후의 구조물 높이가 서로 다른 영역(도면부호 A, B 참조)과, 이 서로 다른 영역(A, B) 각각에서 도 1의 상변화 메모리 장치를 제조하는 과정 중간 단계의 장치 단면이 도시되어 있다. 여기서, A 영역은 연마 후 구조물 높이가 상대적으로 높은 영역 예컨대, 웨이퍼 또는 칩 중심 영역일 수 있고, B 영역은 연마 후 구조물 높이가 상대적으로 낮은 영역 예컨대, 웨이퍼 또는 칩 가장자리 영역일 수 있다.
도 2를 참조하면, 반도체 기판(100)이 제공된다. 반도체 기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판 등이 사용될 수 있다. 본 도면에는 도시되지 않았으나, 반도체 기판(100)의 활성 영역에는 불순물이 도핑되어 있다.
이어서, 반도체 기판(100) 상에 제1 층간 절연막(112)에 의하여 서로 절연되는 다이오드(110)를 형성한다. 다이오드(110)는 예컨대, 에피택시얼 성장(epitaxial growth) 공정을 통하여 형성될 수 있으며 하부는 N형 반도체이고 상부는 P형 반도체로 이루어질 수 있다.
이어서, 다이오드(110) 상에 제2 층간 절연막(122)에 의하여 서로 절연되는 하부 전극(120)을 형성한다.
이어서, 도 3을 참조하면, 도 2의 구조물 상에 몰드 절연막 형성을 위한 제1 절연막(132) 및 제2 절연막(134)을 형성하고, 제2 절연막(134) 상에 제1 희생막(136)을 형성한다.
여기서, 제1 절연막(132)은 종래의 다마신 공정과 같이 몰드 절연막을 형성하기 위한 것이다. 제2 절연막(134)은 제1 절연막(132)과 함께 몰드 절연막을 구성하면서 아울러 후술될 3차 연마 공정에서 연마 정지막으로도 사용된다. 제1 희생막(136)은 후술될 1차 연마 공정에서 연마 정지막으로 사용되면서 추후 제거될 막이다. 종래에는 다마신 공정에서 몰드 절연막이 단일 산화막으로 이루어졌으나, 본 실시예에서는 제1 절연막(132) 상에 제2 절연막(134) 및 제1 희생막(136)을 추가적으로 형성된다.
본 실시예에서 제1 절연막(132)은 산화막이고, 제2 절연막(134)은 질화막이고, 제1 희생막(136)은 산화막일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제1 절연막(132)과 제2 절연막(134)이 서로 다른 막질이고, 제2 절연막(134)과 제3 절연막(136)이 서로 다른 막질일 수 있다. 나아가, 제2 절연막(134)과 제3 절연막(136)은 그들 사이의 식각 선택비가 높은 막으로 각각 이루어질 수 있다.
이어서, 도 4를 참조하면, 제1 희생막(136), 제2 절연막(134), 제1 절연막(132), 제2 층간 절연막(122) 및 제1 층간 절연막(121)을 관통하여 반도체 기판(100)의 액티브 영역과 연결되는 제1 콘택(162)을 형성한다.
구체적으로 설명하면, 우선, 제1 희생막(136) 상에 제1 콘택(162)이 형성될 영역을 노출시키는 포토레지스트 패턴(미도시됨)을 형성하고, 이 포토레지스트 패턴을 식각 마스크로 제1 희생막(136), 제2 절연막(134), 제1 절연막(132), 제2 층간 절연막(122) 및 제1 층간 절연막(121)을 식각함으로써 반도체 기판(100)의 액티브 영역을 노출시키는 콘택홀(h)을 형성한다.
이어서, 콘택홀(h)을 포함하는 결과물의 전체 구조 상에 콘택홀(h)을 충분히 매립하는 두께로 금속 물질 예컨대, 텅스텐을 증착하고, 제1 희생막(136)이 드러날 때까지 1차 연마 공정을 수행함으로써, 노드가 분리된 콘택(162)을 형성한다. 여기서, 1차 연마 공정은 CMP를 이용하여 수행될 수 있다.
전술한 바와 같이 A 영역은 연마 후 구조물 높이가 상대적으로 높은 영역이고 B 영역은 연마 후 구조물 높이가 상대적으로 낮은 영역이다. 따라서, 본 도면에 도시된 바와 같이 1차 연마 후 A 영역의 제1 콘택(162) 및 제1 희생막(136) 높이는 B 영역의 제1 콘택(162) 및 제1 희생막(136) 높이보다 높게 된다. 여기서, A 영역의 제1 콘택(162)과 B 영역의 제1 콘택(162)의 높이차는, 1차 연마 후 A 영역에 잔류하는 제1 희생막(136)의 높이(t1)와 B 영역에 잔류하는 제1 희생막(136)의 높이(t2)의 차(t1-t2)에 대응한다.
한편, 제1 콘택(162)의 노드를 완전히 분리하기 위해서 금속 물질에 대해서 과도 연마가 수행되므로, A 영역 및 B 영역에서 제1 콘택(162)은 제1 희생막(136)보다 리세스되어 있다(점선 부분 참조).
즉, 본 도면의 공정 결과, 제1 콘택(162)이 영역별로 서로 다른 높이를 갖는 현상 및 주변보다 리세스되는 현상이 발생한다. 이러한 경우, 후속 공정 수행이 어려운 문제점 등이 발생할 수 있다. 예컨대, 제1 콘택(162) 상부에 제2 콘택(164) 형성시, 제1 콘택(162) 높이가 영역별로 차이가 나면 제2 콘택(164) 형성을 위한 식각시 식각 타겟을 정하기가 어려워 제1 콘택(162)이 오픈되지 않는 불량이 발생할 수도 있다. 본 실시예에서는 후술될 도 7 및 도 8의 공정을 통하여 이와 같은 문제점을 해결한다.
이어서, 도 5를 참조하면, 도 4의 구조물 상에 제2 희생막(138)을 형성한다.
제2 희생막(138)은 후술될 노드가 분리된 상변화 물질 패턴(130) 형성을 위한 2차 연마 공정에서 연마 정지막으로 사용되면서 추후 제거될 막이다. 제2 희생막(138)은 제1 희생막(136)과 동일한 물질막일 수 있으며, 예컨대 산화막일 수 있다.
이어서, 도 6을 참조하면, 제2 희생막(138), 제1 희생막(136), 제2 절연막(134) 및 제1 절연막(132)을 관통하여 하부 전극(120)과 연결되는 상변화 물질 패턴(130)을 형성한다.
구체적으로 설명하면, 우선, 제2 희생막(138) 상에 상변화 물질 패턴(130)이 형성될 영역을 노출시키는 포토레지스트 패턴(미도시됨)을 형성하고, 이 포토레지스트 패턴을 식각 마스크로 제2 희생막(138), 제1 희생막(136), 제2 절연막(134) 및 제1 절연막(132)을 식각함으로써 적어도 하부 전극(120)을 노출시키는 트렌치(T)를 형성한다.
이어서, 트렌치(T)를 포함하는 결과물의 전체 구조 상에 트렌치(T)을 충분히 매립하는 두께로 상변화 물질을 증착하고 제2 희생막(138)이 드러날 때까지 2차 연마 공정을 수행함으로써, 노드가 분리된 상변화 물질 패턴(130)을 형성한다. 여기서, 2차 연마 공정은 CMP를 이용하여 수행될 수 있다.
전술한 바와 같이 A 영역은 연마 후 구조물 높이가 상대적으로 높은 영역이고 B 영역은 연마 후 구조물 높이가 상대적으로 낮은 영역이다. 따라서, 본 도면에 도시된 바와 같이 2차 연마 후 A 영역의 상변화 물질 패턴(130) 및 제2 희생막(138)의 높이는 B 영역의 상변화 물질 패턴(130) 및 제2 희생막(138)의 높이보다 높게 된다. 여기서, A 영역의 상변화 물질 패턴(130)과 B 영역의 상변화 물질 패턴(130)의 높이차는, 2차 연마 후 A 영역에 잔류하는 제2 희생막(138)의 높이(t3)와 B 영역에 잔류하는 제2 희생막(138)의 높이(t4)의 차(t3-t4)에, 1차 연마 공정에서 이미 발생한 구조물의 높이 차이(t1-t2)를 합한 값(t3-t4+t1-t2)에 실질적으로 대응한다.
한편, 상변화 물질 패턴(130)의 노드를 완전히 분리하기 위해서 상변화 물질에 대해서 과도 연마가 수행되므로, A 영역 및 B 영역에서 상변화 물질 패턴(130)은 제2 희생막(138)보다 리세스되어 있다(점선 부분 참조).
즉, 본 도면의 공정 결과, 상변화 물질 패턴(130)이 영역별로 서로 다른 높이를 갖는 현상 및 주변보다 리세스되는 현상이 발생한다. 이러한 경우, 후속 공정 수행이 어려운 문제점이 발생할 수 있다. 예컨대, 상변화 물질 패턴(130)이 제2 희생막(138)보다 리세스된 상태에서 상변화 물질 패턴(130) 상에 상부 전극을 형성하면 상부 전극에 균열이 생기는 등의 문제가 발생할 수 있다. 게다가, 상변화 물질 패턴(130)이 영역별로 높이차를 갖게 되면 리셋 전류(Ireset)의 산포가 증가하는 문제가 발생할 수 있다. 본 실시예에서는 후술될 도 7 및 도 8의 공정을 통하여 이와 같은 문제점을 해결한다.
즉, 본 실시예에서는 제1 콘택(162)이 영역별로 높이차를 갖거나 주변보다 리세스되는 현상과, 상변화 물질 패턴(130)이 영역별로 높이차를 갖거나 주변보다 리세스되는 현상을 이하의 도 7 및 도 8의 공정을 통하여 동시에 해결할 수 있다.
한편, 전술한 제1 콘택(162) 형성 공정 및 상변화 물질 패턴(130) 형성 공정 순서는 서로 뒤바뀌어도 무방하다. 즉, 제1 희생막(136)을 형성한 상태에서 상변화 물질 패턴(130)을 먼저 형성한 후, 제2 희생막(138) 형성 및 제1 콘택(162) 형성을 수행하여도 무방하다.
도 7을 참조하면, 제1 희생막(136) 및 제2 희생막(138)을 제거함으로써, 제1 콘택(162) 및 상변화 물질 패턴(130)이 제2 절연막(134)으로부터 소정 높이로 돌출되어 있는 결과물을 형성한다.
여기서, 제1 희생막(136)과 제2 희생막(138)의 제거는 습식 식각 또는 건식 식각으로 수행될 수 있다. 또한, 제1 희생막(136)과 제2 희생막(138)이 동일한 물질로 이루어진 경우에는 제1 희생막(136) 및 제2 희생막(138)이 동시에 제거될 수 있다. 예컨대, 제1 및 제2 희생막(136, 138)이 산화막으로 이루어진 경우에는, LAL 용액 또는 HF 용액을 이용하는 습식 식각 방식 또는 CH2F2와 같은 플로린계(Fluorine-base) 가스를 이용하는 건식 식각 방식으로 제1 및 제2 희생막(136, 138)을 동시에 용이하게 제거할 수 있다.
이와 같이 제1 및 제2 희생막(136, 138)을 제거하더라도 제2 절연막(134)은 제1 및 제2 희생막(136, 138)에 비하여 식각율이 낮은 물질막 예컨대, SiN와 같은 질화막으로 이루어지기 때문에, 제1 및 제2 희생막(136, 138) 제거 공정에서 함께 제거되지 않고 높이를 유지하며 아울러 하부의 제1 절연막(132)을 보호한다.
도 8을 참조하면, 제2 절연막(134)을 연마 정지막으로 하여 상변화 물질 패턴(130) 및 제1 콘택(162)에 대하여 3차 연마 공정을 수행함으로써, 도 7에서 상변화 물질 패턴(130) 중 제2 절연막(134)으로부터 돌출된 부분과 제1 콘택(162) 중 제2 절연막(134)으로부터 돌출된 부분이 제거한다. 그 결과, 제2 절연막(134), 상변화 물질 패턴(130) 및 제1 콘택(162)의 표면 높이가 동일한 결과물이 형성된다. 여기서, 3차 연마 공정은 CMP로 수행될 수 있으며, 나아가 버핑(buffing) 방식으로 수행될 수도 있다.
위와 같은 3차 연마 공정 수행시 상변화 물질 패턴(130) 및 제1 콘택(162)은 노드가 이미 분리된 상태이기 때문에, 3차 연마 공정은 과도 연마가 요구되지 않으며 제2 절연막(134)을 연마 정지막으로 하여 수행되면 족하다.
결과적으로, 상변화 물질 패턴(130) 및 제1 콘택(162)은 A 영역 및 B 영역에서 모두 동일한 높이 즉, 자신들의 표면이 제2 절연막(134) 표면과 일치하는 높이를 갖는다. 나아가, 상변화 물질 패턴(130) 및 제1 콘택(162)이 제2 절연막(134)보다 리세스되는 현상이 발생하지 않는다.
요약하자면, 본 실시예에서는 한 층의 연마 정지막 즉, 제2 절연막(134)을 이용하여 2번의 연마 공정 즉, 제1 콘택 형성(162)을 위한 1차 연마 공정 및 상변화 물질 패턴(130) 형성을 위한 2차 연마 공정에서 발생하는 문제점들 즉, 제1 콘택(162) 및 상변화 물질 패턴(130)의 높이가 영역별로 차이나는 것이나 제1 콘택(162) 및 상변화 물질 패턴(130)이 주변보다 리세스되는 것 등이 동시에 방지된다. 따라서, 공정 단순화가 가능하다. 아울러 전술한 효과들 즉, 상변화 물질 패턴(130)의 높이 산포가 감소하여 리셋 전류 산포가 감소하는 효과나, 도 8의 공정 이후의 후속 공정이 용이하여지는 효과 등을 얻을 수 있다.
도 8의 구조물이 평탄화된 표면을 갖기 때문에, 이후의 공정 단계를 설명하는 도면에서 A 영역의 장치와 B 영역의 장치는 실질적으로 동일하게 나타내어질 것이다. 따라서, 이후의 도면에서는 하나의 영역만을 도시하기로 하며, 이 하나의 영역은 A 영역이나 B 영역 둘 중 어느 영역이어도 무방하다.
이어서, 도 9를 참조하면, 도 8의 구조물 상에 상변화 물질 패턴(130)과 연결되는 상부 전극(140)을 형성한 후, 상부 전극(140)이 형성된 결과물 전면 상에 캡핑용 절연막(146)을 형성한다.
구체적으로 설명하면, 도 8의 구조물 상에 상부 전극(140) 형성을 위한 도전 물질로서 예컨대, TiN와 같은 금속 물질을 증착한 후, 마스크 및 식각 공정으로 금속 물질을 패터닝하여, 상변화 물질 패턴(130)과 연결되는 상부 전극(140)을 형성한다. 전술한 바와 같이, 상부 전극(140) 아래의 상변화 물질 패턴(130)과 그 주변부가 실질적으로 동일한 표면 높이를 갖기 때문에 상부 전극(140)에 균열이 발생하는 등의 문제가 발생하지 않는다. 나아가, 상부 전극(140) 아래에 배치되는 제2 절연막(140)이 질화막인 경우에는 종래와 같이 산화막이 배치되는 경우에 비하여 상부 전극(140) 형성시 사용되는 에천트(etchant)에 대하여 강한 내성을 갖기 때문에, 상부 전극(140)이 과도 식각되는 현상이 감소될 수도 있다.
이어서, 상부 전극(140)이 형성된 결과물의 전면 상에 캡핑용 절연막(146)을 형성한다. 캡핑용 절연막(146)은 질화막으로 이루어질 수 있다.
캡핑용 절연막(146)은 후속 공정에서 상부 전극(140)이나 제1 콘택(162)을 보호하는 역할을 한다. 상세하게는, 상부 전극(140) 형성 후 제3 층간 절연막(142) 형성 공정이 수행되는데 제3 층간 절연막(142)은 일반적으로 산화막으로 이루어진다. 따라서, 상부 전극(140) 형성 후 캡핑용 절연막(146) 형성 없이 바로 제3 층간 절연막(142)을 형성하면 고온의 산화 공정에 의해서 상부 전극(140)이 손상되거나 산화될 가능성이 있고, 제1 콘택(162)의 표면 역시 산화될 수 있다. 특히 제1 콘택(162) 표면이 산화되면 후술될 제2 콘택(164)과의 접촉 특성이 열화될 수 있다.
따라서, 위와 같은 캡핑용 절연막(146)을 더 형성한 후, 후속 공정을 수행할 수도 있다.
이어서, 도 1을 다시 참조하면, 캡핑용 절연막(146) 상에 제3 층간 절연막(142)을 형성한다.
이어서, 제3 층간 절연막(142) 및 캡핑용 절연막(146)을 선택적으로 식각하여 상부 전극(140)을 노출시키는 콘택홀을 형성하고 이 콘택홀에 도전 물질을 매립함으로써, 상부 전극 콘택(144)을 형성한다.
이어서, 상부 전극 콘택(144)을 포함하는 제3 층간 절연막(142) 상에 도전 물질을 증착하고 이 도전물질을 패터닝하여 일 방향으로 연장되는 하나의 도전 라인 예컨대, 비트라인(150)을 형성한다.
이어서, 비트라인(150)을 포함하는 결과물의 전체 구조 상에 제4 층간 절연막(152)을 형성한다.
이어서, 제4 층간 절연막(152), 제3 층간 절연막(142) 및 캡핑용 절연막(146)을 선택적으로 식각하여 제1 콘택(162)을 노출시키는 콘택홀을 형성한 후, 이 콘택홀에 도전 물질을 매립하여 제2 콘택(164)을 형성한다.
이어서, 제2 콘택(164)을 포함하는 제4 층간 절연막(152) 상에 도전 물질을 증착하고 이 도전물질을 패터닝하여 비트라인(150)의 방향과 다른 일 방향으로 연장되는 금속 배선(160)을 형성한다.
위에서는 상변화 메모리 장치 및 그 제조 방법을 이용하여 본 발명의 일 실시예를 설명하였다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 서로 다른 종류의 둘 이상의 패턴을 포함하되 이들 패턴이 각각 연마 공정을 수반하여 형성되는 반도체 장치 및 그 제조 방법에 모두 적용될 수 있음은 본 발명이 속하는 기술분야의 당업자에게 자명하다.
예를 들어, 상변화 메모리 장치 대신에 다른 메모리 장치에서, 일 종류의 패턴이 다마신 공정을 형성되고 다른 일 종류의 패턴이 콘택 공정을 이용하여 형성되는 경우, 본 발명이 적용될 수 있다. 또는, 예를 들어, 일 종류의 패턴과 다른 일 종류의 패턴이 모두 다마신 공정을 이용하여 형성되는 경우, 또는, 일 종류의 패턴과 다른 일 종류의 패턴이 모두 콘택 공정을 이용하여 형성되는 경우에도 본 발명이 적용될 수 있다. 또한, 상기 다마신 공정과 콘택 공정 외에도 절연막에 개구부를 형성하고 이 개구부를 매립하는 물질을 증착한 후 연마를 수행하는 모든 공정에 본 발명이 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 기판 110: 다이오드
120: 하부 전극 130: 상변화 물질 패턴
132: 제1 절연막 134: 제2 절연막
140: 상부 전극 144: 상부 전극 콘택
146: 캡핑용 절연막 150: 비트라인
160: 금속 배선 162: 제1 콘택
164: 제2 콘택

Claims (10)

  1. 소정 구조물을 갖는 기판 상에 제1 절연막, 제2 절연막 및 제1 희생막을 순차적으로 형성하는 단계;
    제1 물질층 패턴이 형성될 영역의 제1 희생막, 제2 절연막 및 제1 절연막을 식각하여 제1 개구부를 형성하고, 제1 희생막 상에 제1 개구부를 매립하는 두께로 제1 물질층을 형성하고, 제1 희생막이 드러날 때까지 연마를 수행하여 노드가 분리된 제1 물질층 패턴을 형성하는 단계;
    상기 제1 희생막 및 제1 물질층 패턴 상에 제2 희생막을 형성하는 단계;
    제2 물질층 패턴이 형성될 영역의 제2 희생막, 제1 희생막, 제2 절연막 및 제1 절연막을 식각하여 제2 개구부를 형성하고, 제2 희생막 상에 제2 개구부를 매립하는 두께로 제2 물질층을 형성하고, 제2 희생막이 드러날 때까지 연마를 수행하여 노드가 분리된 제2 물질층 패턴을 형성하는 단계;
    상기 제1 희생막 및 제2 희생막을 제거하는 단계; 및
    상기 제2 절연막을 연마 정지막으로 하여 상기 제1 물질층 패턴 및 상기 제2 물질층 패턴을 연마하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 희생막 및 제2 희생막은 동일한 물질로 이루어지는 반도체 장치의 제조 방법.
  3. 제1 항에 있어서,
    상기 제2 절연막은 질화막으로 이루어지고, 상기 제1 희생막 및 상기 제2 희생막은 산화막으로 이루어지는 반도체 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 제1 물질층 패턴 및 상기 제2 물질층 패턴을 연마하는 단계는, 버핑 방식으로 수행되는 반도체 장치의 제조 방법.
  5. 제1 항에 있어서,
    상기 기판은, 반도체 기판과, 상기 반도체 기판 상에 배치된 층간 절연막과, 상기 층간 절연막 내에 배치된 스위칭 소자와, 상기 층간 절연막 내에 배치되면서 상기 스위칭 소자의 일단과 연결되는 하부 전극을 포함하고,
    상기 제1 물질층 패턴은, 하부가 상기 반도체 기판과 연결되는 제1 콘택이고,
    상기 제2 물질층 패턴은, 하부가 상기 하부 전극과 연결되는 상변화 물질 패턴이고,
    상기 제1 물질층 패턴 형성 단계는, 제1 물질층 패턴이 형성될 영역의 층간 절연막을 더 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
  6. 제5 항에 있어서,
    상기 제1 물질층 패턴 및 상기 제2 물질층 패턴을 연마하는 단계 후에,
    상기 제2 물질층 패턴과 연결되는 상부 전극을 형성하는 단계; 및
    상기 상부 전극이 형성된 결과물 전면 상에 캡핑용 절연막을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  7. 제5 항에 있어서,
    상기 제1 물질층 패턴 및 상기 제2 물질층 패턴을 연마하는 단계 후에,
    상기 제1 콘택 상에 상기 제1 콘택과 금속 배선을 연결시키는 제2 콘택을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  8. 제1 항에 있어서,
    상기 기판은, 반도체 기판과, 상기 반도체 기판 상에 배치된 층간 절연막과, 상기 층간 절연막 내에 배치된 스위칭 소자와, 상기 층간 절연막 내에 배치되면서 상기 스위칭 소자의 일단과 연결되는 하부 전극을 포함하고,
    상기 제1 물질층 패턴은, 하부가 상기 하부 전극과 연결되는 상변화 물질 패턴이고,
    상기 제2 물질층 패턴은, 하부가 상기 반도체 기판과 연결되는 콘택이고,
    상기 제2 물질층 패턴 형성 단계는, 제2 물질층 패턴이 형성될 영역의 층간 절연막을 더 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
  9. 제8 항에 있어서,
    상기 제1 물질층 패턴 및 상기 제2 물질층 패턴을 연마하는 단계 후에,
    상기 제1 물질층 패턴과 연결되는 상부 전극을 형성하는 단계; 및
    상기 상부 전극이 형성된 결과물 전면 상에 캡핑용 절연막을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  10. 제8 항에 있어서,
    상기 제1 물질층 패턴 및 상기 제2 물질층 패턴을 연마하는 단계 후에,
    상기 제1 콘택 상에 상기 제1 콘택과 금속 배선을 연결시키는 제2 콘택을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
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