KR20090012580A - 상변화 메모리 소자의 제조 방법 - Google Patents

상변화 메모리 소자의 제조 방법 Download PDF

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Abstract

리셋 전류가 감소된 상변화 메모리 소자의 제조 방법이 제공된다. 상변화 메모리 소자의 제조 방법은 반도체 기판 상에 하부 상변화 물질막을 형성하고, 하부 상변화 물질막을 식각하여 하부 상변화 물질 패턴을 형성하고, 결과물의 전면에 상부 상변화 물질막을 형성하고, 상부 상변화 물질막을 식각하여 하부 상변화 물질 패턴 상에 상부 상변화 물질 패턴을 형성한다.
상변화, 칼코제나이드

Description

상변화 메모리 소자의 제조 방법{Methods of fabricating phase change memory device}
본 발명은 상변화 메모리 소자에 관한 것으로, 보다 상세하게는 리셋 전류가 감소된 상변화 메모리 소자의 제조 방법에 관한 것이다.
상변화 메모리 소자(Phase change Random Access Memory; PRAM)는 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는 칼코제나이드(chalcogenide)과 같은 상변화 물질을 이용하여 데이터를 저장한다. 즉, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높기 때문에, 결정 상태는 셋(set) 또는 논리 레벨 0로 정의하고 비정질 상태는 리셋(reset) 또는 논리 레벨 1로 정의할 수 있다.
이러한 상변화 메모리 소자의 상변화 물질은 외부 전원의 인가가 없더라도 그 결정 상태를 유지한다. 따라서, 상변화 메모리 소자는 비휘발성 메모리 소자로서의 특성을 갖는다.
그러나, 상변화 메모리 소자는 상변화 물질을 비정질화시키는데 필요한 리셋 전류가 크다. 특히, 상변화 물질에 주울 열을 제공하는 하부 전극 콘택으로는 도전성 물질이 적용되는데, 이러한 도전성 물질은 일반적으로 비저항은 낮지만, 동시에 열전도도가 높다. 따라서, 상변화 물질에 제공된 주울 열이 충분히 상변화 물질을 가열하기 전에 도전성 물질인 콘택 전극 측으로 쉽게 방출된다. 이는 더욱 높은 리셋 전류가 제공될 것을 요구한다.
리셋 전류를 감소시키기 위한 방안으로 하부 전극 콘택 물질로 비저항이 크고 열전도도가 낮은 물질(예를 들어, 칼코제나이드)을 사용할 수 있다. 여기서, 종래의 상변화 메모리 소자의 제조 방법에 따른 칼코제나이드의 하부 전극 콘택을 형성하는 과정을 살펴보면, 먼저 개구부를 형성하고 화학 기상 증착법(CVD)에 의해 칼코제나이드를 매립하고, 화학 기계적 연마(CMP) 공정을 수행하여 하부 전극 콘택을 형성한다. 이 때, 칼코제나이드는 스텝 커버리지(step coverage)에 취약하기 때문에 개구부에 매립되지 않거나, 매립되더라도 틈이 생길 수 있다. 또한, 여기서 수행되는 화학 기계적 연마(CMP) 공정 기술이 완벽하지 못하기 때문에 공정상 용이하지 못하다.
따라서, 본 발명이 해결하고자 하는 과제는 리셋 전류를 감소시키기 위해 하부 전극 콘택이 칼코제나이드로 형성된 상변화 메모리 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조 방법은 반도체 기판 상에 하부 상변화 물질막을 형성하고, 상기 하부 상변화 물질막을 식각하여 하부 상변화 물질 패턴을 형성하고, 상기 결과물의 전면에 상부 상변화 물질막을 형성하고, 상기 상부 상변화 물질막을 식각하여 상기 하부 상변화 물질 패턴 상에 상부 상변화 물질 패턴을 형성한다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 제조 방법은 반도체 기판 상에 하부 상변화 물질막을 형성하고, 상기 하부 상변화 물질막을 식각하여 하부 상변화 물질 패턴을 형성하고, 상기 결과물의 전면에 절연성 스페이서막 및 산화막을 형성하고, 상기 산화막, 절연성 스페이서막, 및 하부 상변화 물질 패턴을 식각하여 제1 및 제2 하부 상변화 물질 패턴을 형성하고, 상기 산화막 및 측벽을 제외한 상부의 절연성 스페이서막를 제거하고, 상기 결과물의 전면에 상부 상변화 물질막을 형성하고, 상기 상부 상변화 물질막을 식각하여 상기 제1 및 제2 하부 상변화 물질 패턴 상에 상부 상변화 물질 패턴을 각각 형성한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 상변화 메모리 소자의 제조 방법에 의하면, 비저항이 크고 열전도도가 낮은 칼코제나이드로 이루어진 상변화 물질 패턴을 포함하는 상변화 메모리 소자를 용이하게 제조할 수 있다. 본 발명에 의해 제조된 상변화 메모리 소자는 열효율이 향상되고, 낮은 전류로도 제어될 수 있다. 따라서, 각 메모리 셀에 소요되는 리셋 전류가 감소될 수 있다. 뿐만 아니라, 각 상변화 메모리 셀의 디자인룰을 감소시킴으로써, 상변화 메모리 소자의 대용량화, 고집적화에 유리할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는 의미로 사용한다. 그리고, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예들에 따른 상변화 메모리 소자의 제조 방법에 대해 설명한다.
도 1 내지 도 10은 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 1에 도시된 바와 같이, 반도체 기판(100) 내에 또는 상에 워드 라인(110)을 형성한다. 예를 들어, 반도체 기판(100) 내에 소자 분리막(미도시)을 형성하여 활성 영역(미도시)을 정의하고, 정의된 활성 영역에 n형 불순물을 고농도로 도핑하여 형성할 수 있다. 다른 예로, 도전형(예를 들어, n형)의 반도체 기판(100) 상에 개구부(미도시)를 포함하는 몰드 패턴(미도시)을 형성하고, 상기 개구부 내에 반도체 기판(100)의 실리콘 단결정을 시드층으로 채택하는 선택적 에피택시얼 성장 기술(selective epitaxial growth technique)을 사용하여 형성할 수도 있다. 여기서, 반도체 기판(100)으로는 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등을 이용하여 형성할 수 있다. 워드 라인(110)은 반도체 기판(100)과 동일한 도전형(예를 들어, n형)일 수 있다.
이어서, 도 2에 도시된 바와 같이, 워드 라인(110) 상에 하부 층간 절연막(120)을 형성하고, 이를 패터닝하여 워드 라인(110)의 소정 영역을 노출하는 개구부(121)를 형성한다. 여기서, 하부 층간 절연막(120)은 실리콘 산화막(SiOx), 예를 들어, FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG (Undoped Silicate Glass), BSG (Boro Silicate Glass), PSG (Phospho Silicate Glass), BPSG (BoroPhospho Silicate Glass), PE-TEOS(Plasma Enhanced―Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(high density plasma)일 수 있다.
이어서, 도 3에 도시된 바와 같이, 개구부(121) 내에 워드 라인(110)을 시드층으로 채택하는 선택적 에피택시얼 성장 기술에 의해 셀 다이오드(125)를 형성한다. 필요에 따라 셀 다이오드(125)를 평탄화하는 공정을 더 수행할 수 있다. 이어서, 셀 다이오드(125)의 하부 영역에 n형 불순물을 도핑하고, 셀 다이오드(125)의 상부 영역에 p형 불순물을 도핑하여 하부의 n형 불순물 영역(122) 및 상부의 p형 불순물 영역(124)을 형성한다. 여기서, 하부의 n형 불순물 영역(122)의 불순물 농도는 워드 라인(110)보다 낮은 불순물 농도일 수 있고, 상부의 p형 불순물 영역(124)의 불순물 농도는 하부의 n형 불순물 영역(122)보다 높을 수 있다.
이러한, 셀 다이오드(125)는 역 바이어스(reverse bias)가 인가되는 경우, 역 바이어스된 셀 다이오드(125)(reverse biased cell diode)를 통해서 흐르는 누설 전류를 감소시킬 수 있다.
여기서, 하부 층간 절연막(120)의 다수의 개구부(121)에 셀 다이오드(125)를 형성한 경우만을 예로 들었으나, 다수의 개구부(121) 내의 셀 다이오드(125) 상에 도전성 플러그를 선택적으로 더 형성할 수 있다. 이러한 도전성 플러그는 저항성 접촉을 갖는 금속 플러그일 수 있다. 예를 들어, 도전성 플러그는 텅스텐 플러그일 수 있다.
이어서, 셀 다이오드(125) 및 하부 층간 절연막(120) 상에 상변화 물질 패턴(145)을 형성한다. 상변화 물질 패턴(145)은 하부 상변화 물질 패턴(130) 및 상부 상변화 물질 패턴(140)이 적층된 구조일 수 있으며, 이에 한정되지 않는다.
먼저, 도 4에 도시된 바와 같이, 셀 다이오드(125) 및 하부 층간 절연막(120) 상에 하부 상변화 물질 패턴(130)을 형성한다.
구체적으로, 셀 다이오드(125) 및 하부 층간 절연막(120) 상에, 하부 상변화 물질막을 형성한다. 하부 상변화 물질막의 두께는 예를 들어, 800 ~ 1000Å일 수 있다.
하부 상변화 물질막으로는 예를 들어, 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등이 적용될 수 있다. 본 발명의 예시적인 실시예는 하부 상변화 물질막으로서 게르마늄(Ge), 안티몬(Sb), 텔루리움(Te)으로 이루어진 화합물막인 칼코제나이드(Chalcogenice)막을 이용한다. 이러한 하부 상변화 물질막은 물리 기상 증착법(PVD)에 의해 형성할 수 있으며, 이에 한정되지 않는다.
그런 다음, 하부 상변화 물질막 상에 포토레지스트 패턴을 형성하고, 식각하여 하부 상변화 물질 패턴(130)을 형성한다. 이 때, 후술할 상부 상변화 물질 패턴(140)보다 폭을 작게 형성하여 상부 상변화 물질 패턴(140)과 접촉하는 부분을 감소시키므로써, 열효율을 높일 수 있다. 따라서, 하부 상변화 물질 패턴(130)과 상부 상변화 물질 패턴(140)이 적층된 상변화 물질 패턴(145)은 T자형으로 형성될 수 있으며, 이에 한정되지 않는다.
이어서, 도 5에 도시된 바와 같이, 도 4의 결과물 상에 절연물질을 증착한다.
이어서, 도 6에 도시된 바와 같이, 화학 기계적 연마(CMP) 공정을 통해 하부 상변화 물질 패턴(130)이 드러나도록 평탄화하여 제1 층간 절연막(135)을 형성한다.
결과적으로, 제1 층간 절연막(135)은 하부 상변화 물질 패턴(130) 사이에 형성된다.
이어서, 도 7에 도시된 바와 같이, 상부 상변화 물질막(140a) 및 상부 전극막(142a)을 순차적으로 형성한다.
상부 상변화 물질막(140a) 상에 형성된 상부 전극막(142a)은 예를 들어, Ti, TiN 또는 이들을 적층하여 구성할 수 있으며, 이에 한정되지는 않는다.
상부 상변화 물질막(140a)은 상부 전극막(142a)의 금속 물질, 예를 들어 Ti(티타늄)이 하부 상변화 물질 패턴(130)으로 확산되는 것을 억제시킬 수 있는 두께로 형성하는 것이 바람직하다. 상부 상변화 물질막(140a)의 두께는 500 ~ 800Å 일 수 있으며, 이에 한정되지 않는다.
상부 상변화 물질막(140a)은 하부 상변화 물질막과 동일한 물질로 형성될 수 있다. 또한, 상부 상변화 물질막(140a)은 하부 상변화 물질막의 형성 방법과 동일하게 물리 기상 증착법(PVD)에 의해 형성될 수 있다.
이어서, 도 8에 도시된 바와 같이, 상부 전극막(142a) 및 상부 상변화 물질막(140a)을 순차적으로 식각하여 상부 전극 패턴(142) 및 상부 상변화 물질 패턴(140)을 각각 형성한다. 상기 식각에는 포토레지스트 패턴 또는 하드 마스크 패턴이 식각 마스크로 이용될 수 있다. 특히, 하나의 식각 마스크를 이용하여 식각되는 경우, 상부 전극 패턴(142) 및 상부 상변화 물질 패턴(140)은 모두 동일한 패턴을 가질 것이다.
여기서, 공정의 편의상 상부 상변화 물질막(140a) 및 상부 전극막(142a)을 순차적으로 형성하고, 상부 상변화 물질막(140a) 및 상부 전극막(142a)을 함께 식각하는 방법을 상술하였으나, 이에 한정되지 않으며, 각 막을 형성한 후 바로 식각할 수도 있다.
상부 전극(142)은 상부 상변화 물질 패턴(140)의 물질과 상부 상변화 물질 패턴(140) 상에 형성되는 비트 라인(150)의 물질이 서로 확산되는 것을 방지할 수 있다.
이어서, 도 9에 도시된 바와 같이, 제1 층간 절연막(130) 상에 상부 전극(142)을 덮는 제2 층간 절연막(146)을 형성하고, 패터닝하여 상부 전극(142)을 노출하는 콘택홀(147)을 형성한다.
이어서, 콘택홀(147)을 매립하는 상부 전극 콘택(148)을 형성하고, 그 위에 비트 라인(150)을 형성하여 도 10에 도시된 바와 같은 상변화 메모리 소자를 완성한다.
비트 라인(150)은 예를 들어, 알루미늄(Al) 또는 텅스텐(W)으로 형성될 수 있다.
상술한 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조 방법에 의하면 엑세스 소자(예를 들어, 다이오드)와 상부 상변화 물질 패턴을 연결하는 하부 상변화 물질 패턴을 칼코제나이드를 사용하여 용이하게 형성할 수 있다. 구체적으로, 개구부를 형성하고 상변화 물질을 매립하여 하부 상변화 물질 패턴을 형성하는 방법과는 달리, 하부 상변화 물질막을 형성하고 패터닝하여 하부 상변화 물질 패턴을 형성함으로써, 보이드(void) 또는 틈(seam)의 발생을 근본적으로 방지할 수 있다.
또한, 본 발명에 의해 제조된 상변화 메모리 소자는 비저항이 크고 열전도도가 낮은 칼코제나이드로 형성된 상변화 물질 패턴을 구비함으로써, 열효율을 높이고, 리셋 전류를 감소시킬 수 있다. 게다가, 상변화 메모리 소자에서 상변화 물질 패턴에 형성되는 비정질/결정 영역(Programmmable Volume)은 상부 전극과 충분한 이격거리가 형성됨에 따라, 상부 전극의 도전성 물질의 확산을 제어할 수 있다. 구체적으로, 상변화 메모리 소자는 상변화 물질 패턴에 전류를 인가하여 열을 제공함으로써, 상변화 물질의 결정 상태를 변화시킬 수 있으며, 결정 상태에 따라서 저항의 크기가 다르기 때문에 저항 차이를 감지하여 논리 정보를 결정할 수 있다. 예를 들어, 결정 상태는 저항이 낮고, 비정실 상태는 저항이 높다. 상변화 메모리 소자에서 비정질/결정 영역(Programmmable Volume)은 상부 상변화 물질 패턴과 하부 상변화 물질 패턴이 다른 물질로 형성될 경우, 예를 들어, 상부 상변화 물질 패턴이 칼코제나이드 물질로 형성되고, 하부 상변화 물질 패턴 대신에 TiN으로 이루어진 하부 전극 콘택이 형성될 경우에는 상부 상변화 물질 패턴과 하부 전극 콘택이 접촉하는 부분에 상변화 영역이 형성될 수 있다. 이 때, 상변화 영역은 상부 전극과 상대적으로 가까운 거리에 형성될 수 있으며, 상부 전극의 물질, 예를 들어, 금속 물질로 비저항이 낮으며, 열전도도가 높은 Ti이 확산되어 상변화 영역에 영향을 줄 수 있다. 결과적으로 상변화 메모리 소자의 특성이 열화될 수 있다. 그러나, 본 발명에 따라 칼코제나이드로 형성된 하부 상변화 물질 패턴과 칼코제나이드로 형성된 상부 상변화 물질 패턴이 적층된 상변화 물질 패턴을 구비하는 경우에는 상변화 물질 패턴의 중간 부분에 비정질/결정 영역이 형성될 수 있다. 이는, 비정질/결정 영역이 상부 전극과 충분한 이격거리를 확보할 수 있게한다. 따라서, 상변화 물질 패턴의 비정질/결정 영역이 상부 전극의 도전성 물질로부터 영향받을 수 있는 가능성이 감소될 수 있다.
이하, 도 11 내지 도 15를 참조하여 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 제조 방법을 설명한다.
도 11 내지 도 15는 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
여기서, 하부 상변화 물질 패턴(130)을 포함하는 제1 층간 절연막(135)을 형 성하는 단계까지는 도 1 내지 도 4를 참조하여 상술한 것과 실질적으로 동일하므로 이에 대한 상세한 설명은 생략하기로 한다.
이어서, 도 11에 도시된 바와 같이, 하부 상변화 물질 패턴(130) 상에 절연성 스페이서막(131a) 및 산화막(132)을 형성한다.
구체적으로, 셀 다이오드(125) 및 하부 층간 절연막(120) 상에, 하부 상변화 물질막을 형성한 후, 식각하여 하부 상변화 물질 패턴(130)을 형성한다. 그런 다음, 상기 결과물 상에 절연성 스페이서막(131a) 및 산화 물질을 증착하고 CMP 공정을 통해 평탄화하여 산화막(132)을 형성한다.
여기서, 절연성 스페이서막(131a)은 하부 상변화 물질 패턴(130)과 산화막(132) 사이에 개재되어, 상부에 형성된 산화막(132)으로부터 하부 상변화 물질 패턴(130)을 보호할 수 있다. 뿐만 아니라, 하부 상변화 물질 패턴(130)이 직접적으로 노출되는 것을 방지함으로써 하부 상변화 물질 패턴(130)의 산화를 억제하는 역할도 할 수 있다. 절연성 스페이서막(131a)은 질소를 포함하는 물질로 형성될 수 있으며, 예를 들어, SiN 일 수 있다.
이어서, 도 12에 도시된 바와 같이, 산화막(132), 절연성 스페이서막(131a) 및 하부 상변화 물질 패턴(130)을 식각하여 제1 및 제2 하부 상변화 물질 패턴(130)을 형성한다.
구체적으로, 산화막(132) 상에 하부 상변화 물질 패턴(130)의 중심부에 위치한 산화막(132)을 노출시키는 포토레지스트 패턴(133)을 형성한다. 그런 다음, 포토레지스트 패턴(133)을 이용하여 산화막(132), 절연성 스페이서막(131a)을 순차적 으로 식각한다. 이 후, 포토레지스트 패턴(133)을 제거한다.
그런 다음, 산화막(132)을 식각 마스크로하여 하부 상변화 물질 패턴(130)을 식각함으로써, 제1 및 제2 하부 상변화 물질 패턴(130)을 형성한다.
이어서, 도 13에 도시된 바와 같이, 산화막(132) 및 절연성 스페이서막(131a)을 부분 제거한다. 산화막(132)은 불산(HF) 세정 공정에 의해 제거될 수 있고, 절연성 스페이서막(131a)은 에치백 공정(etch back)에 의해 부분 제거될 수 있으며, 이에 한정되지 않는다. 여기서, 절연성 스페이스(131)의 제거시, 하부 상변화 물질 패턴(130)의 측벽에 형성된 부분을 제외하고, 하부 상변화 물질 패턴(130)의 상부에 형성된 부분만을 제거한다. 그 결과, 제1 및 제2 하부 상변화 물질 패턴(130)의 일 측벽에는 절연성 스페이스막(131)이 잔류한다.
이어서, 도 14에 도시된 바와 같이, 제1 및 제2 하부 상변화 물질 패턴(130) 사이에 제1 층간 절연막(135)을 형성한다.
구체적으로, 절연물질을 증착하고, 제1 및 제2 하부 상변화 물질 패턴(130)의 상부가 노출될 때까지 화학 기계적 연마(CMP) 공정을 수행하여 제1 층간 절연막(135)을 형성한다.
이어서, 제1 및 제2 하부 상변화 물질 패턴(130) 상에 상부 상변화 물질 패턴(140) 및 상부 전극(142)을 형성하고, 이후 후속 공정을 수행하여 도 15에 도시된 바와 같은 상변화 메모리 소자를 완성한다.
상술한 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 제조 방법에 의하면 엑세스 소자(예를 들어, 다이오드)와 상부 물질 패턴을 연결하는 하부 물질 패턴을 칼코제나이드 물질을 이용하여 용이하게 형성할 수 있다. 또한, 본 발명에 의해 제조된 상변화 메모리 소자는 비저항이 크고 열전도도가 낮은 칼코제나이드 물질로 형성된 T자형의 상변화 물질 패턴을 구비함으로써, 열효율을 높이고, 리셋 전류를 감소시킬 수 있다. 뿐만 아니라, 하나의 하부 상변화 물질 패턴을 두 개의 하부 상변화 물질 패턴 즉, 제1 및 제2 하부 상변화 물질 패턴으로 형성하는 단계를 수행하여, 각 상변화 메모리 셀의 디자인룰을 감소시키는데 용이할 수 있다. 따라서, 상변화 메모리 소자의 대용량화, 고집적화에 유리할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들을 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1 내지 도 10은 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 11 내지 도 15는 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 기판 110: 워드 라인
120: 하부 층간 절연막 122: n형 불순물 영역
124: p형 불순물 영역 125: 셀 다이오드
130: 하부 상변화 물질 패턴 135: 제1 층간 절연막
140: 상부 상변화 물질 패턴 142: 상부 전극
146: 제2 층간 절연막 148: 상부 전극 콘택
150: 비트 라인

Claims (8)

  1. 반도체 기판 상에 하부 상변화 물질막을 형성하고,
    상기 하부 상변화 물질막을 식각하여 하부 상변화 물질 패턴을 형성하고,
    상기 결과물의 전면에 상부 상변화 물질막을 형성하고,
    상기 상부 상변화 물질막을 식각하여 상기 하부 상변화 물질 패턴 상에 상부 상변화 물질 패턴을 형성하는 상변화 메모리 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 하부 상변화 물질막 및 상기 상부 상변화 물질막은 칼코제나이드로 이루어진 상변화 메모리 소자의 제조 방법.
  3. 제1 항에 있어서,
    상기 하부 상변화 물질막 및 상기 상부 상변화 물질막은 물리 기상 증착법(PVD)으로 형성되는 상변화 메모리 소자의 제조 방법.
  4. 제1 항에 있어서,
    상기 하부 상변화 물질 패턴 및 상기 상부 상변화 물질 패턴이 적층된 상변화 물질 패턴은 T자형으로 형성되는 상변화 메모리 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 하부 상변화 물질 패턴 상에 절연물질을 형성하고, 하부 상변화 물질 패턴이 노출되도록 평탄화하여, 하부 상변화 물질 패턴 사이에 제1 층간 절연막을 형성하는 상변화 메모리 소자의 제조 방법.
  6. 반도체 기판 상에 하부 상변화 물질막을 형성하고,
    상기 하부 상변화 물질막을 식각하여 하부 상변화 물질 패턴을 형성하고,
    상기 결과물의 전면에 절연성 스페이서막 및 산화막을 형성하고,
    상기 산화막, 절연성 스페이서막, 및 하부 상변화 물질 패턴을 식각하여 제1 및 제2 하부 상변화 물질 패턴을 형성하고,
    상기 산화막 및 측벽을 제외한 상부의 절연성 스페이서막를 제거하고,
    상기 결과물의 전면에 상부 상변화 물질막을 형성하고,
    상기 상부 상변화 물질막을 식각하여 상기 제1 및 제2 하부 상변화 물질 패턴 상에 상부 상변화 물질 패턴을 각각 형성하는 상변화 메모리 소자의 제조 방법.
  7. 제6 항에 있어서,
    상기 하부 상변화 물질막 및 상기 상부 상변화 물질막은 칼코제나이드로 이루어진 상변화 메모리 소자의 제조 방법.
  8. 제6 항에 있어서,
    상기 산화막 및 상기 절연성 스페이서막은 불산(HF) 세정 공정 및 에치백 공정에 의해 각각 제거되는 상변화 메모리 소자의 제조 방법.
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