CN110875427A - 半导体器件 - Google Patents

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CN110875427A CN201910608310.4A CN201910608310A CN110875427A CN 110875427 A CN110875427 A CN 110875427A CN 201910608310 A CN201910608310 A CN 201910608310A CN 110875427 A CN110875427 A CN 110875427A
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成东俊
白晙焕
郑炯钟
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Samsung Electronics Co Ltd
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Abstract

提供了一种半导体器件。所述半导体器件包括：第一电极和位于所述第一电极上的第一碳层。开关层被设置在所述第一碳层上，第二碳层被设置在所述开关层上。至少一个隧穿氧化物层被设置在所述第一碳层与所述第二碳层之间。所述半导体器件还包括位于所述第二碳层上的第二电极。

Description

半导体器件
相关申请的交叉引用
本申请要求于2018年8月31日在韩国知识产权局提交的韩国专利申请No.10-2018-0103252的优先权，其公开内容通过引用整体并入本文。
技术领域
本公开涉及一种半导体器件及其制造方法。
背景技术
半导体存储器件包括断电时丢失所存储的信息的易失性存储器件和即使断电也会保留所存储的信息的非易失性存储器件。
非易失性存储器件的常见类型是具有堆叠栅极结构的闪速存储器件。近来提出了将电阻存储器件和相变存储器件作为闪速存储器件的替代品。
发明内容
根据一些示例性实施例，一种半导体器件包括第一电极和位于所述第一电极上的第一碳层。开关层被设置在所述第一碳层上，第二碳层被设置在所述开关层上。至少一个隧穿氧化物层被设置在所述第一碳层与所述第二碳层之间。所述半导体器件还包括位于所述第二碳层上的第二电极。
根据另外的示例性实施例，一种半导体器件包括：第一电极，位于所述第一电极上的相变层和位于所述相变层上的第二电极。所述半导体器件还包括位于所述第二电极上的第一碳层、位于所述第一碳层上的OTS(双向阈值开关)层以及位于所述OTS层上的第二碳层。第三电极被设置在所述第二碳层上。至少一个隧穿氧化物层被设置在所述第一碳层与所述第二碳层之间。
根据又一示例性实施例，一种半导体器件包括：第一字线，所述第一字线沿第一方向延伸；第二字线，所述第二字线与所述第一字线平行地沿所述第一方向延伸；以及位线，所述位线沿与所述第一方向相交的第二方向延伸，并且被设置在所述第一字线与所述第二字线之间。所述半导体器件还包括位于所述第一字线与所述位线之间的第一存储单元。所述第一存储单元包括：第一电极、位于所述第一电极上的第一碳层、位于所述第一碳层上的OTS层位于、所述OTS层上的第二碳层、位于所述第二碳层上的第二电极；以及位于所述第一碳层与所述第二碳层之间的至少一个隧穿氧化物层。具有类似结构的第二存储单元可以被设置在所述第二字线与所述位线之间。
附图说明
通过参考附图详细描述本公开的示例性实施例，本公开的上述以及其他方面和特征将变得更加明显，其中：
图1是示出了根据本公开的一些示例性实施例的半导体器件的布局图；
图2是沿图1中的线A-A'截取的截面图；
图3是图2的K部分的放大截面图；
图4是沿图1中的线B-B'截取的截面图；
图5是示出了图1的半导体器件的截止电流(off-current)的曲线图；
图6是示出了根据本公开的一些示例性实施例的半导体器件的截面图；
图7是示出了根据本公开的一些示例性实施例的半导体器件的布局图；
图8是沿图7中的线C-C'截取的截面图；
图9是沿图7中的线D-D'截取的截面图；
图10是示出了根据本公开的一些示例性实施例的半导体器件的截面图；
图11是示出了根据本公开的一些示例性实施例的半导体器件的截面图；以及
图12至图23是示出了根据本公开的一些示例性实施例的制造半导体器件的方法的处理步骤的截面图。
具体实施方式
在下文中，将参照图1至图5来描述根据本公开的一些示例性实施例的半导体器件。
图1是示出了根据本公开的一些示例性实施例的半导体器件的布局图。图2是沿图1中的线A-A'截取的截面图。图3是图2的K部分的放大截面图。图4是沿图1中线B-B'截取的截面图。图5是示出了图1的半导体器件的截止电流的曲线图。
参照图1至图4，根据本公开的一些示例性实施例的半导体器件包括第一底部字线BWL1至第四底部字线BWL4、第一顶部字线TWL1至第四顶部字线TWL4、第一位线BL1至第四位线BL4、第一下部存储单元LC1至第八下部存储单元LC8、第一上部存储单元UC1至第八上部存储单元UC8以及第一模制层至第五模制层10、15、30、35和50等。应当注意的是，每个元件的数目仅为示例，并不限于上述数字。
第一底部字线BWL1至第四底部字线BWL4可以沿第一方向X平行延伸。第一底部字线BWL1至第四底部字线BWL4可以沿第二方向Y间隔开。第一方向X可以与第二方向Y相交。例如，第一方向X可以与第二方向Y正交。
第一底部字线BWL1至第四底部字线BWL4可以平行地形成在同一水平高度。更具体地，第二底部字线BWL2可以位于第一底部字线BWL1与第三底部字线BWL3之间，第三底部字线BWL3可以位于第二底部字线BWL2与第四底部字线BWL4之间。第一底部字线BWL1至第四底部字线BWL4可以包括导体。例如，第一底部字线BWL1至第四底部字线BWL4可以包括诸如钨的金属。
第一顶部字线TWL1至第四顶部字线TWL4可以沿第一方向X平行延伸。第一顶部字线TWL1至第四顶部字线TWL4可以沿第二方向Y间隔开。第一顶部字线TWL1至第四顶部字线TWL4可以平行地形成在同一水平高度。更具体地，第二顶部字线TWL2可以位于第一顶部字线TWL1与第三顶部字线TWL3之间，第三顶部字线TWL3可以位于第二顶部字线TWL2与第四顶部字线TWL4之间。
第一顶部字线TWL1至第四顶部字线TWL4可以形成在比第一底部字线BWL1至第四底部字线BWL4高的水平高度。第一顶部字线TWL1至第四顶部字线TWL4可以在第三方向Z上与第一底部字线BWL1至第四底部字线BWL4间隔开。第三方向Z可以与第一方向X和第二方向Y都相交。第三方向Z可以与第一方向X和第二方向Y都正交。
第一顶部字线TWL1至第四顶部字线TWL4可以沿第三方向Z与第一底部字线BWL1至第四底部字线BWL1至BWL4间隔开。如图1所示，第一顶部字线TWL1至第四顶部字线TWL4可以在第三方向Z上与第一底部字线BWL1至第四底部字线BWL4完全重叠。
第一顶部字线TWL1至第四顶部字线TWL1至TWL4可以包括导体。例如，第一顶部字线TWL1至第四顶部字线TWL4可以包括诸如钨的金属。
第一位线BL1至第四位线BL4可以形成在第一底部字线BWL1至第四底部字线BWL4与第一顶部字线TWL1至第四顶部字线TWL4之间。第一位线BL1至第四位线BL4可以沿第二方向Y平行延伸。第一位线BL1至第四位线BL4可以在第一方向X上彼此间隔开。因此，当从半导体器件的顶部看时，第一底部字线BWL1至第四底部字线BWL4和第一顶部字线TWL1至第四顶部字线TWL4以及第一位线BL1至第四位线BL4可以形成网状结构。
具体地，第二位线BL2位于第一位线BL1与第三位线BL3之间，第三位线BL3可以位于第二位线BL2与第四位线BL4之间。第一位线BL1至第四位线BL4可以形成在使得它们与第一底部字线BWL1至第四底部字线BWL4以及第一顶部字线TWL1至第四顶部字线TWL4正交的位置。
第一位线BL1至第四位线BL4可以包括导体。例如，第一位线BL1至第四位线BL4可以包括诸如钨的金属。第一下部存储单元LC1至第八下部存储单元LC8中的每一个下部存储单元可以与第一底部字线BWL1至第四底部字线BWL4中的一条底部字线以及第一位线BL1至第四位线BL4中的两条位线接触。具体地，第一下部存储单元LC1的下表面可以与第三底部字线BWL3接触，并且第一下部存储单元LC1的上表面可以与第一位线BL1和第二位线BL2接触。
第一下部存储单元LC1可以包括1a下部存储单元LC1a和1b下部存储单元LC1b。具体地，1a下部存储单元LC1a的下表面可以与第三底部字线BWL3接触，并且其上表面可以与第一位线BL1接触。1b下部存储单元LC1b的下表面可以与第三底部字线BWL3接触，并且其上表面可以与第二位线BL2接触。
同样地，第二下部存储单元LC2的下表面可以与第三底部字线BWL3接触，并且第二下部存储单元LC2的上表面可以与第三位线BL3和第四位线BL4接触。第三下部存储单元LC3的下表面可以与第四底部字线BWL4接触，并且第三下部存储单元LC3的上表面可以与第一位线BL1和第二位线BL2接触。第四下部存储单元LC4的下表面可以与第四底部字线BWL4接触，并且第四下部存储单元LC4的上表面可以与第三位线BL3和第四位线BL4接触。
第二下部存储单元LC2可以包括2a下部存储单元LC2a和2b下部存储单元LC2b。具体地，2a下部存储单元LC2a的下表面可以与第三底部字线BWL3接触，并且其上表面可以与第三位线BL3接触。2b下部存储单元LC2b的下表面可以与第三底部字线BWL3接触，并且其上表面可以与第四位线BL4接触。
第三下部存储单元LC3可以包括3a下部存储单元LC3a和3b下部存储单元LC3b。具体地，3a下部存储单元LC3a的下表面可以与第四底部字线BWL4接触，并且其上表面可以与第一位线BL1接触。3b下部存储单元LC3b的下表面可以与第四底部字线BWL4接触，并且其上表面可以与第二位线BL2接触。
第四下部存储单元LC4可以包括4a下部存储单元LC4a和4b下部存储单元LC4b。具体地，4a下部存储单元LC4a的下表面可以与第四底部字线BWL4接触，并且其上表面可以与第三位线BL3接触。4b下部存储单元LC4b的下表面可以与第四底部字线BWL3接触，并且其上表面可以与第四位线BL4接触。
另外，第五下部存储单元LC5的下表面可以与第二底部字线BWL2接触，并且第五下部存储单元LC5的上表面可以与第一位线BL1和第二位线BL2接触。第六下部存储单元LC6的下表面可以与第二底部字线BWL2接触，并且第六下部存储单元LC6的上表面可以与第三位线BL3和第四位线BL4接触。
第五下部存储单元LC5可以包括5a下部存储单元LC5a和5b下部存储单元LC5b。具体地，5a下部存储单元LC5a的下表面可以与第二底部字线BWL2接触，并且其上表面可以与第一位线BL1接触。5b下部存储单元LC5b的下表面可以与第二底部字线BWL2接触，并且其上表面可以与第二位线BL2接触。
第六下部存储单元LC6可以包括6a下部存储单元LC6a和6b下部存储单元LC6b。具体地，6a下部存储单元LC6a的下表面可以与第二底部字线BWL2接触，并且其上表面可以与第三位线BL3接触。6b下部存储单元LC6b的下表面可以与第二底部字线BWL2接触，并且其上表面可以与第四位线BL4接触。
第七下部存储单元LC7的下表面可以与第一底部字线BWL1接触，并且第七下部存储单元LC7的上表面可以与第一位线BL1和第二位线BL2接触。第八下部存储单元LC8的下表面可以与第一底部字线BWL1接触，并且第八下部存储单元LC8的上表面可以与第三位线BL3和第四位线BL4接触。
第七下部存储单元LC7可以包括7a下部存储单元LC7a和7b下部存储单元LC7b。具体地，7a下部存储单元LC7a的下表面可以与第一底部字线BWL1接触，并且其上表面可以与第一位线BL1接触。7b下部存储单元LC7b的下表面可以与第一底部字线BWL1接触，并且其上表面可以与第二位线BL2接触。
第八下部存储单元LC8可以包括8a下部存储单元LC8a和8b下部存储单元LC8b。具体地，8a下部存储单元LC8a的下表面可以与第一底部字线BWL1接触，并且其上表面可以与第三位线BL3接触。8b下部存储单元LC8b的下表面可以与第一底部字线BWL1接触，并且其上表面可以与第四位线BL4接触。
第一上部存储单元UC1至第八上部存储单元UC8中的每一个上部存储单元可以与第一位线BL1至第四位线BL4中的一条位线以及第一顶部字线TWL1至第四顶部字线TWL4中的两条顶部字线接触。具体地，第一上部存储单元UC1的下表面可以与第二位线BL2接触，并且第一上部存储单元UC1的上表面可以与第三顶部字线TWL3和第四顶部字线TWL4接触。第二上部存储单元UC2的下表面可以与第二位线BL2接触，并且第二上部存储单元UC2的上表面可以与第一顶部字线TWL1和第二顶部字线TWL2接触。
第一上部存储单元UC1可以包括1a上部存储单元UC1a和1b下部存储单元UC1b。具体地，1a上部存储单元UC1a的下表面可以与第二位线BL2接触，并且其上表面可以与第四顶部字线TWL4接触。1b上部存储单元UC1b的下表面可以与第二位线BL2接触，并且其上表面可以与第三顶部字线TWL3接触。
第二上部存储单元UC2可以包括2a上部存储单元UC2a和2b上部存储单元UC2b。具体地，2a上部存储单元UC2a的下表面可以与第二位线BL2接触，并且其上表面可以与第二顶部字线TWL2接触。2b上部存储单元UC2b的下表面可以与第二位线BL2接触，并且其上表面可以与第一顶部字线TWL1接触。
类似地，第三上部存储单元UC3的下表面可以与第一位线BL1接触，并且第三上部存储单元UC3的上表面可以与第三顶部字线TWL3和第四顶部字线TWL4接触。第四上部存储单元UC4的下表面可以与第一位线BL1接触，并且第四上部存储单元UC4的上表面可以与第一顶部字线TWL1和第二顶部字线TWL2接触。
第三上部存储单元UC3可以包括3a上部存储单元UC3a和3b上部存储单元UC3b。具体地，3a上部存储单元UC3a的下表面可以与第一位线BL1接触，并且其上表面可以与第四顶部字线TWL4接触。3b上部存储单元UC3b的下表面可以与第一位线BL1接触，并且其上表面可以与第三顶部字线TWL3接触。
第四上部存储单元UC4可以包括4a上部存储单元UC4a和4b下部存储单元UC4b。具体地，4a上部存储单元UC4a的下表面可以与第一位线BL1接触，并且其上表面可以与第二顶部字线TWL2接触。4b上部存储单元UC4b的下表面可以与第一位线BL1接触，并且其上表面可以与第一顶部字线TWL1接触。
第五上部存储单元UC5的下表面可以与第三位线BL3接触，并且第五上部存储单元UC5的上表面可以与第三顶部字线TWL3和第四顶部接触字线TWL4。第六上部存储单元UC6的下表面可以与第三位线BL3接触，并且第六上部存储单元UC6的上表面可以与第一顶部字线TWL1和第二顶部字线TWL2接触。
第五上部存储单元UC5可以包括5a上部存储单元UC5a和5b下部存储单元UC5b。具体地，5a上部存储单元UC5a的下表面可以与第三位线BL3接触，并且其上表面可以与第四顶部字线TWL4接触。5b上部存储单元UC5b的下表面可以与第三位线BL3接触，并且其上表面可以与第三顶部字线TWL3接触。
第六上部存储单元UC6可以包括6a上部存储单元UC6a和6b上部存储单元UC6b。具体地，6a上部存储单元UC6a的下表面可以与第三位线BL3接触，并且其上表面可以与第二顶部字线TWL2接触。6b上部存储单元UC6b的下表面可以与第三位线BL3接触，并且其上表面可以与第一顶部字线TWL1接触。
第七上部存储单元UC7的下表面可以与第四位线BL4接触，并且第七上部存储单元UC7的上表面可以与第三顶部字线TWL3和第四顶部字线TWL4接触。第八上部存储单元UC8的下表面可以与第四位线BL4接触，并且第八上部存储单元UC8的上表面可以与第一顶部字线TWL1和第二顶部字线TWL2接触。
第七上部存储单元UC7可以包括7a上部存储单元UC7a和7b上部存储单元UC7b。具体地，7a上部存储单元UC7a的下表面可以与第四位线BL4接触，并且其上表面可以与第四顶部字线TWL4接触。7b上部存储单元UC7b的下表面可以与第一位线BL4接触，并且其上表面可以与第三顶部字线TWL3接触。
第八上部存储单元UC8可以包括8a上部存储单元UC8a和8b上部存储单元UC8b。具体地，8a上部存储单元UC8a的下表面可以与第四位线BL4接触，并且其上表面可以与第二顶部字线TWL2接触。8b上部存储单元UC8b的下表面可以与第四位线BL4接触，并且其上表面可以与第一顶部字线TWL1接触。
参照图1至图3，第一下部存储单元LC1包括第一下部单元下部电极100、第一下部单元相变层110、第一下部单元中间电极120、第一下部单元下部碳层125、第一下部单元隧穿氧化物层127、第一下部单元OTS(双向阈值开关)层130、第一下部单元上部碳层145和第一下部单元上部电极140。
第一下部单元下部电极100可以形成在第三底部字线BWL3的上表面上。第一下部单元下部电极100可以与第三底部字线BWL3接触。第一下部单元下部电极100可以位于第一下部存储单元LC1的底部，因此第一下部单元下部电极100的下表面可以是第一下部存储单元LC1的底部。第一下部单元下部电极100可以由1a下部存储单元LC1a和1b下部存储单元LC1b共享。
第一下部单元下部电极100可以包括导体。例如，第一下部单元下部电极100可以包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN中的至少一种。第一下部单元下部电极100可以向第一下部单元相变层110施加热量，与稍后将描述的第一下部单元中间电极120和第一下部单元上部电极140类似。
参照图3，第一下部单元下部电极100可以具有破折号结构。具体地，第一下部单元下部电极100可以包括属于1a下部存储单元LC1a的第一部分100-1、属于1b下部存储单元LC1b的第二部分100-2以及连接第一部分100-1与第二部分100-2的第三部分100-3。第一部分100-1和第二部分100-2可以分别连接到第三部分100-3沿第一方向X的两端并分别从这两端向上延伸。
参照图1至图4，第一下部单元相变层110可以位于第一下部单元下部电极100上。第一下部单元相变层110可以包含相变材料。第一下部单元相变层110可以包括各种材料，所述各种材料包括：诸如GaSb、InSb、InSe、SbTe和GeTe的二元化合物；诸如GeSbTe、GeBiTe、GaSeTe、InSbTe、SnSb2Te4和InSbGe的三元化合物；以及诸如AgInSbTe、(GeSn)SbTe、GeSb(SeTe)和Te81Ge15Sb2S2的四元化合物。另外，上述材料可以掺杂有氮(N)、硅(Si)、碳(C)或氧(O)，以改善第一下部单元相变层110的半导体特性。例如，掺杂有氮(N)、硅(Si)、碳(C)或氧(O)的GeSbTe可以被包括在第一下部单元相变层110中。
第一下部单元相变层110可以通过由第一下部单元下部电极100、第一下部单元中间电极120和第一下部单元上部电极140产生的热量而以晶相、非晶相或熔融相存在，第一下部单元相变层110可以根据这些相位来存储信息。
第一下部单元中间电极120可以形成在第一下部单元相变层110上。第一下部单元中间电极120可以将热量施加到第一下部单元相变层110，类似于上述第一下部单元下部电极100和稍后将描述的第一下部单元上部电极140。
第一下部单元中间电极120可以包括导体。例如，第一下部单元下部电极100可以包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN中的至少一种。
第一下部单元下部碳层125可以形成在第一下部单元中间电极120上。第一下部单元下部碳层125可以改善第一下部单元中间电极120与第一下部单元OTS层130之间的界面特性。第一下部单元下部碳层125可以包括碳(C)。
第一下部单元隧穿氧化物层127可以形成在第一下部单元下部碳层125上。第一下部单元隧穿氧化物层127能够防止在未向第一下部存储单元LC1施加电压时出现电流(即，截止电流)。
第一下部单元隧穿氧化物层127可以在未向第一下部存储单元LC1施加电压时阻挡截止电流，但是可以在施加电压时由于隧穿效应而传送电流。稍后将更详细地描述通过第一下部单元隧穿氧化物层127阻挡截止电流的效果。
由于第一下部单元隧穿氧化物层127使用隧穿效应，所以其厚度不应太大。因此，第一下部单元隧穿氧化物层127的厚度可以为5至
Figure BDA0002121405590000111
例如，第一下部单元隧穿氧化物层127可以包括SiO2、AlOx、TiOx、TaOx和HfOx中的至少一种。第一下部单元隧穿氧化物层127相对于第一模制层至第五模制层10、15、30、35和50可以具有蚀刻选择性。
第一下部单元隧穿氧化物层127可以具有5eV或更大的带隙以阻挡截止电流。
第一下部单元OTS层130可以形成在第一下部单元隧穿氧化物层127上。第一下部单元OTS层130可以包含硫属元素化物。第一下部单元OTS层130可以包括Si、Ge、As、Te和S中的至少一种。然而，本公开的示例性实施例不限于此。
第一下部单元OTS层130可以使第一下部单元相变层110的状态在非晶态(当第一下部单元OTS层130导通时)与晶态(当第一下部单元OTS层130关断时)之间改变。第一下部单元OTS层130可以根据施加到第一下部单元相变层110的电压来改变第一下部单元相变层110的状态。因此，第一下部单元OTS层130可以用作存储器的开关。
第一下部单元OTS层130可以基于流经第一下部单元OTS层130的电流是否超过阈值电流或者第一下部单元OTS层130上的电压是否超过阈值电压，来切换第一下部单元相变层110的状态。
第一下部单元上部碳层145可以形成在第一下部单元OTS层130上。第一下部单元上部碳层145可以改善第一下部单元上部电极140与第一下部单元OTS层130之间的界面特性。第一下部单元上部碳层145可以包括碳(C)。
第一下部单元上部电极140可以形成在第一下部单元上部碳层145上。第一下部单元上部电极140可以将热量施加到第一下部单元相变层110，像第一下部单元下部电极100和第一下部单元中间电极120那样。
在根据本公开的一些示例性实施例的半导体器件中，第一下部单元存储单元LC1可以包括第一下部单元下部电极100和第一下部单元上部电极140而不包括第一下部单元中间电极120。通过添加第一下部单元中间电极120，能够进一步提高加热效率，并且存储器的操作可以变得更快。
第二下部单元下部电极200可以形成在第三底部字线BWL3的上表面上。第二下部存储单元LC2可以具有与第一下部存储单元LC1相同的结构。第一下部单元下部电极100、第一下部单元相变层110、第一下部单元中间电极120、第一下部单元下部碳层125、第一下部单元隧穿氧化物层127、第一下部单元OTS层130、第一下部单元上部碳层145和第一下部单元上部电极140可以分别对应于第二下部单元下部电极200、第二下部单元相变层210、第二下部单元中间电极220、第二下部单元下部碳层225、第二下部单元隧穿氧化物层227、第二下部单元OTS层230、第二下部单元上部碳层245和第二下部单元上部电极240。
尽管未在附图中示出，但是第三下部存储单元LC3至第八下部存储单元LC8具有与第一下部存储单元LC1相同的结构。第三下部存储单元LC3至第八下部存储单元LC8可以分别包括第三下部单元下部电极300至第八下部单元下部电极800、第三下部单元相变层310至第八下部单元相变层810、第三下部单元中间电极320至第八下部单元中间电极820、第三下部单元下部碳层325至第八下部单元下部碳层825、第三下部单元隧穿氧化物层327至第八下部单元隧穿氧化物层827、第三下部单元OTS层330至第八下部单元OTS层830、第三下部单元上部碳层345至第八下部单元上部碳层845以及第三下部单元上部电极340至第八下部单元上部电极840。
第一下部单元相变层110、第一下部单元中间电极120、第一下部单元下部碳层125、第一下部单元隧穿氧化物层127、第一下部单元OTS层130、第一下部单元上部碳层145和第一下部单元上部电极140可以在第一方向X上具有相同的宽度。这是因为第一下部单元相变层110、第一下部单元中间电极120、第一下部单元下部碳层125、第一下部单元隧穿氧化物层127、第一下部单元OTS层130、第一下部单元上部碳层145和第一下部单元上部电极140全部通过单个工艺进行图案化。这些特性可以被同样地应用于第二下部存储单元LC2至第八下部存储单元LC8。
第一下部存储单元LC1至第八下部存储单元LC8均可以具有高纵横比。例如，第一下部存储单元LC1至第八下部存储单元LC8中的每一个下部存储单元的纵横比可以为5至20。然而，应当理解，本公开不限于此。
第一底部字线BWL1至第四底部字线BWL4、第一顶部字线TWL1至第四顶部字线TWL4、第一位线BL1至第四位线BL1至BL4、第一下部存储单元LC1至第八下部存储单元LC8以及第一上部存储单元UC1至第八上部存储单元UC8可以被第一模制层至第五模制层10、15、30、35和50以及第一覆盖层至第四覆盖层C1至C4覆盖。
第一模制层至第五模制层10、15、30、35和50可以包括SiN、SiON、SiCN和SiBN中的至少一种。
在根据本公开的一些示例性实施例的半导体器件中，第一下部单元下部电极100至第八下部单元下部电极800可以与第一模制层10直接接触而没有任何间隔物。当第一模制层10由SiN制成时，即使由于第一下部单元下部电极100至第八下部单元下部电极800的加热导致的热量，在界面上也不会发生氧化，使得半导体器件的热耐久性能够得到改善。
第二模制层15可以围绕第一下部存储单元LC1至第八下部存储单元LC8的侧表面。具体地，第二模制层15可以围绕1a下部存储单元LC1a至8a下部存储单元LC8a以及1b下部存储单元LC1b至8b下部存储单元LC8b的侧表面。第二模制层20可以形成在第一模制层15上。
第二模制层15可以围绕1a下部存储单元LC1a至8a下部存储单元LC8a以及1b下部存储单元LC1b至8b下部存储单元LC8b的侧表面，但是可以不围绕第一下部单元下部电极100至第八下部单元下部电极800的侧表面。而第一下部单元下部电极100至第八下部单元下部电极800的侧表面可以被第一模制层10围绕。
第二模制层15可以围绕第一下部单元相变层110的侧表面、第一下部单元中间电极120的侧表面、第一下部单元下部碳层125的侧表面、第一下部单元隧穿氧化物层127的侧表面、第一下部单元OTS层130的侧表面、第一下部单元上部碳层145的侧表面和第一下部单元上部电极140的侧表面。这些特性可以同等地应用于第二下部存储单元LC2至第八下部存储单元LC8。
再次参照图1至图4，第二模制层15可以被用于填充第一下部存储单元LC1至第八下部存储单元LC8中的每两个下部存储单元之间的空间。
第二模制层15的上表面的高度可以等于第一下部存储单元LC1至第八下部存储单元LC8的上表面的高度，即，第一下部单元上部电极140至第八下部单元上部电极840的上表面的高度。
第一上部单元下部电极150可以形成在第二位线BL2的上表面上。第一上部存储单元UC1可以具有与第一下部存储单元LC1相同的结构。第一下部单元下部电极100、第一下部单元相变层110、第一下部单元中间电极120、第一下部单元下部碳层125、第一下部单元隧穿氧化物层127、第一下部单元OTS层130、第一下部单元上部碳层145和第一下部单元上部电极140可以分别对应于第一上部单元下部电极150、第一上部单元相变层160、第一上部单元中间电极170、第一上部单元下部碳层175、第一上部单元隧穿氧化物层177、第一上部单元OTS层180、第一上部单元上部碳层195和第一上部单元上部电极190。
这样的结构特征可以同样地应用于第二上部存储单元UC2至第八上部存储单元UC8。第二上部存储单元UC2至第八上部存储单元UC8可以分别包括第二上部单元下部电极250至第八上部单元下部电极850、第二上部单元相变层260至第八上部单元相变层860、第二上部单元中间电极270至第八上部单元中间电极870、第二上部单元下部碳层275至第八上部单元下部碳层875、第二上部单元隧穿氧化物层277至第八上部单元隧穿氧化物层877、第二上部单元OTS层280至第八上部单元OTS层880、第二上部单元上部碳层295至第八上部单元上部碳层895、第二上部单元上部电极290至第八上部单元上部电极890。
第一上部存储单元UC1至第八上部存储单元UC8均可以具有高纵横比。例如，第一上部存储单元UC1至第八上部存储单元UC8中的每一个部存储单元的纵横比可以为5至20。然而，应当理解，本公开不限于此。
第一下部存储单元LC1至第八下部存储单元LC8延伸的方向是第一方向X，第一上部存储单元UC1至第八上部存储单元UC8延伸的方向是第二方向Y。如本文所使用的，当存储单元具有包括长边和短边的矩形截面时，可以说存储单元沿着长边延伸。
因此，第一上部存储单元UC1至第八上部存储单元UC8具有与第一下部存储单元LC1至第八下部存储单元LC8相同的结构，而它们可以沿不同方向延伸并且可以具有不同的竖直高度(vertical level)。具体地，如果第一上部存储单元UC1至第八上部存储单元UC8的竖直高度在位线与顶部字线之间，则第一下部存储单元LC1至第八下部存储单元LC8的竖直高度可以在位线与底部字线之间。
在根据本公开的一些示例性实施例的半导体器件中，第一上部单元下部电极150至第八上部单元下部电极850可以与第一模制层30直接接触而没有间隔物。当第三模制层30由SiN制成时，即使由于第一上部单元下部电极150至第八上部单元下部电极850的加热导致的热量，在界面上也不会发生氧化，使得半导体器件的热耐久性能够得到改善。
第四模制层35可以对应于上述第二模制层15。第四模制层35可以围绕第一上部存储单元UC1至第八上部存储单元UC8的侧表面。具体地，第四模制层35可以围绕1a上部存储单元UC1a至8a上部存储单元UC8a以及1b上部存储单元UC1b至8b上部存储单元UC8b的侧表面。第四模制层35可以形成在第三模制层30上。
图5是示出了当存储单元不包括隧穿氧化物层时的电流-电压特性的曲线图(L1)以及当存储单元包括隧穿氧化物层时的电流-电压特性的曲线图(L2)。
从图5可以看出，存储单元不包括隧穿氧化物层(L1)时的阈值开关电压之前的截止电流大于存储单元包括隧穿氧化物层(L2)时的阈值开关电压之前的截止电流。
因此，根据本公开的一些示例性实施例的半导体器件可以极大地减小截止电流，从而显著提高作为存储器件的可靠性。
根据本公开的一些示例性实施例的半导体器件可以采用二极管代替OTS层。作为OTS材料的替代，二极管材料可以起到开关层的作用。
另外，由于根据本公开的一些示例性实施例的半导体器件使用了相变层，因此该半导体器件可以被实现为相变存储器，即相变RAM(PRAM)。根据本公开的一些示例性实施例的半导体器件可以通过采用电阻层代替相变层而被实现为具有变化电阻的存储器，即电阻RAM(RRAM)。
在下文中，将参照图6描述根据本公开的一些示例性实施例的半导体器件。将省略或简要描述与上述相同元件的描述以避免冗余。
图6是示出了据本公开的一些示例性实施例的半导体器件的截面图。
参照图6，根据本公开的一些示例性实施例的半导体器件可以包括代替图2中的第二模制层15和第四模制层35的第一覆盖层12、第二覆盖层14、第三覆盖层32和第四覆盖层34。
第一覆盖层12可以围绕第一下部存储单元LC1至第八下部存储单元LC8的侧表面。具体地，第一覆盖层12可以围绕1a下部存储单元LC1a至8a下部存储单元LC8a以及1b下部存储单元LC1b至8b下部存储单元LC8b的侧表面。第一覆盖层12可以沿着第一模制层10的上表面形成。
具体地，参照图6，第一覆盖层12可以沿着1a下部存储单元LC1a至8a下部存储单元LC8a、1b下部存储单元LC1b至8b下部存储单元LC8b以及第一模制层10的上表面形成，使得第一覆盖层12与它们共形。
第二覆盖层14可以形成在第一覆盖层12上。第二覆盖层14可以用于填充第一下部存储单元LC1至第八下部存储单元LC8中的每两个下部存储单元之间的空间。
第二覆盖层14的上表面的高度可以等于第一下部存储单元LC1至第八下部存储单元LC8的上表面的高度，即，第一下部单元上部电极140至第八下部单元上部电极840的上表面的高度。
第一覆盖层12和第二覆盖层14可以具有不同的特性。第一覆盖层12可以在低温下用N2等离子体形成，因此可以抑制存储单元中的OTS元件的挥发，从而可以保护第一下部单元OTS层130。
然而，由于第一覆盖层12是在低温下形成的，因此其相对于Hf可以具有大的湿蚀刻速率(WER)，因此在随后的蚀刻工艺期间可能被损坏。另外，第一覆盖层12是在低温工艺期间形成的，因此可能具有差的阶梯覆盖。如果仅用第一覆盖层12填充存储单元之间的空间，则可能形成气隙或接缝。结合上述提高了对Hf的湿蚀刻速率的特性，这种气隙或接缝可能导致损坏OTS元件。具体地，在随后的蚀刻工艺期间，蚀刻化学品可以沿着气隙或接缝渗透到OTS元件附近。另外，第一覆盖层12的湿蚀刻速率也很高，可能暴露和损坏OTS元件。
因此，在根据本公开的一些示例性实施例的半导体器件中，第二覆盖层14还可以形成在第一覆盖层12上，从而克服损坏OTS的问题。可以使用N2等离子体和NH3等离子体在比形成第一覆盖层12的温度更高温度的工艺中形成第二覆盖层14。应当注意，第二覆盖层14的沉积工艺也可以在130℃至400℃的温度下进行。然而，本公开不限于此。
这样，第二覆盖层14可以具有较低的湿蚀刻速率和较好的阶梯覆盖。由于第二覆盖层14具有更好的阶梯覆盖，所以可以完全填充存储单元的外围而不形成任何气隙或接缝。因此，可以防止Hf等在随后的蚀刻工艺期间渗透到OTS层的周围。此外，由于第二覆盖层14具有较低的湿蚀刻速率，因此可以防止Hf通过第二覆盖层14渗透到OTS层中。通过这种方式，根据本公开的一些示例性实施例的半导体器件可以具有更高的可靠性。
第一覆盖层12和第二覆盖层14均可以包括SiN、SiON、SiCN和SiBN中的至少一种。另外，第一覆盖层12和第二覆盖层14可以包括不同的材料。例如，第一覆盖层12可以包括SiON，第二覆盖层14可以包括SiN。然而，应当理解的是这仅仅是说明性的。第一覆盖层12和第二覆盖层14的材料没有特别限制，只要它们具有上述阶梯覆盖和湿蚀刻速率方面的差异即可。
第三覆盖层32和第四覆盖层34可以分别对应于上述第一覆盖层12和第二覆盖层14。由于与第四覆盖层34相比，第三覆盖层32是在较低温度工艺下形成的，所以第三覆盖层32可以保护OTS层，但是第三覆盖层32的阶梯覆盖差并且湿蚀刻速率较大。相反，第四覆盖层34具有相对优异的阶梯覆盖并且具有较小的湿蚀刻速率，从而防止Hf在后续工艺中渗透。
在下文中，将参照图7至图9描述根据本公开的一些示例性实施例的半导体器件。对上述相同元件的描述将省略或简要描述，以避免冗余。
图7是示出了根据本公开的一些示例性实施例的半导体器件的布局图。图8是沿图7的线C-C'截取的截面图。图9是沿图7的线D-D'截取的截面图。
参照图7至图9，与根据图1至图6的示例性实施例的具有破折号结构的第一下部存储单元LC1至第八下部存储单元LC8和第一上部存储单元UC1至第八上部存储单元UC8不同，根据本公开的一些示例性实施例的半导体器件可以具有条形结构。具体地，1a下部存储单元LC1a至8a下部存储单元LC8a以及1b下部存储单元LC1b至8b下部存储单元LC8b可以彼此完全分隔开，1a上部存储单元UC1a至8a上部存储单元UC8a以及1b上部存储单元UC1b至8b上部存储单元UC8b可以彼此完全分隔开。
因此，1a下部存储单元LC1a至8a下部存储单元LC8a可以分别包括1a下部单元相变层110a至8a下部单元相变层810a、1a下部单元中间电极120a至8a下部单元中间电极820a、1a下部单元下部碳层125a至8a下部单元下部碳层825a、1a下部单元隧穿氧化物层127a至8a下部单元隧穿氧化物层827a、1a下部单元OTS层130a至8a下部单元OTS层830a、1a下部单元上部碳层145a至8a下部单元上部碳层845a、1a下部单元上部电极140a至8a下部单元上部电极840a。
另外，1b下部存储单元LC1b至8b下部存储单元LC8b可以分别包括1b下部单元相变层110b至8b下部单元相变层810b、1b下部单元中间电极120b至8b下部单元中间电极820b、1b下部单元下部碳层125b至8b下部单元下部碳层825b、1b下部单元隧穿氧化物层127b至8b下部单元隧穿氧化物层827b、1b下部单元OTS层130b至8b下部单元OTS层830b、1b下部单元上部碳层145b至8b下部单元上部碳层845b、1b下部单元上部电极140b至8b下部单元上部电极840b。
因此，1a上部存储单元UC1a至8a上部存储单元UC8a可以分别包括1a上部单元相变层160a至8a上部单元相变层860a、1a上部单元中间电极170a至8a上部单元中间电极870a、1a上部单元下部碳层175a至8a上部单元下部碳层875a、1a上部单元隧穿氧化物层177a至8a上部单元隧穿氧化物层877a、1a上部单元OTS层180a至8a上部单元OTS层880a、1a上部单元上部碳层195a至8a上部单元上部碳层895a以及1a上部单元上部电极190a至8a上部单元上部电极890a。
另外，1b上部存储单元UC1b至8b上部存储单元UC8b可以分别包括1b上部单元相变层160b至8b上部单元相变层860b、1b上部单元中间电极170b至8b上部单元中间电极870b、1b上部单元下部碳层175b至8b上部单元下部碳层875b、1b上部单元隧穿氧化物层177b至8b上部单元隧穿氧化物层877b、1b上部单元OTS层180b至8b上部单元OTS层880b、1b上部单元上部碳层195b至8b上部单元上部碳层895b、1b上部单元上部电极190b至8b上部单元上部电极890b。
在破折号结构中，两个堆叠连接在一起以提高工艺效率。相比之下，在根据该示例性实施例的条形结构中，多个单元更加隔离，因此可以大大减小相邻单元之间的干扰。因此，可以显著提高半导体器件的可靠性。
在下文中，将参照图10描述根据本公开的一些示例性实施例的半导体器件。将省略或简要描述与上述相同元件的描述以避免冗余。
图10是示出了根据本公开的一些示例性实施例的半导体器件的截面图。
参照图10，在根据本公开的一些示例性实施例的半导体器件中，可以在每个存储单元中的上部碳层与OTS层之间形成隧穿氧化物层。
具体地，在作为示例的第一下部存储单元LC1中，第一下部单元OTS层130可以直接形成在第一下部单元下部碳层125上，第一下部单元隧穿氧化物层147可以形成在第一下部单元OTS层130上。
第一下部单元上部碳层145可以形成在第一下部单元隧穿氧化物层147上。隧穿氧化物层的位置不受限制，只要其能够阻挡截止电流即可。例如，它可以位于OTS层之下或之上。
因此，在根据该示例性实施例的半导体器件中，隧穿氧化物层被设置在OTS层上并且可以阻挡截止电流。
在下文中，将参照图11描述根据本公开的一些示例性实施例的半导体器件。将省略或简要描述与上述相同元件的描述以避免冗余。
图11是示出了根据本公开的一些示例性实施例的半导体器件的截面图。
参照图11，在根据本公开的一些示例性实施例的半导体器件中，隧穿氧化物层可以形成在每个存储单元的下部碳层与OTS层之间以及上部碳层与OTS层之间。
具体地，以第一下部存储单元LC1为例，第一下部单元隧穿氧化物层127可以形成在第一下部单元下部碳层125上，第一下部单元OTS层130可以形成在第一下部单元隧穿氧化物层127上，并且第一下部单元隧穿氧化物层147可以形成在第一下部单元OTS层130上。第一下部单元上部碳层145可以形成在第一下部单元隧穿氧化物层147上。
通过这种方式，隧穿氧化物层形成在OTS层上面和下面，使得可以更有效地阻挡截止电流。另外，为了利用隧穿效应，隧穿氧化物层不应太厚。因此，为了更有效地阻挡截止电流，隧穿氧化物层可以被设置在上侧和下侧。
因此，在根据本公开的一些示例性实施例的半导体器件中，两个隧穿氧化物层阻挡了截止电流，使得能够进一步提高可靠性并且能够提高操作性能。
在下文中，将参照图1以及图12至图23描述根据本公开的一些示例性实施例的制造半导体器件的方法。将省略或简要描述与上述相同元件的描述以避免冗余。
图12至图23是示出了根据本公开的一些示例性实施例的制造半导体器件的方法的处理步骤的截面图。
首先参照图12，形成沿第一方向X延伸的第三底部字线BWL3。
尽管在图中未示出除了第三底部字线BWL3之外的其它底部字线，但是应当理解，也可以形成第一底部字线BWL1至第四底部字线BWL4。在以下描述中，为了便于说明，仅描述沿图1的线A-A'截取的截面。
随后，在第三底部字线BWL3上形成第一模制层10、第一下部单元下部电极100和第二下部单元下部电极200。第一下部单元下部电极100和第二下部单元下部电极200可以具有U形结构或网状结构。
例如，第一下部单元下部电极100和第二下部单元下部电极200可以包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN中的至少一种。然而，应当理解，这仅仅是说明性的。
第一模制层10可以形成在第三底部字线BWL3的上表面和侧表面上。第一模制层10可以包括例如SiN、SiON、SiCN和SiBN中的一种。
随后，参照图13，顺序地形成下部单元相变层110p、下部单元中间电极层120p、下部单元下部碳层125p、下部单元隧穿氧化物层127p、下部单元OTS层130p、下部单元上部碳层145p和下部单元上部电极层140p。
下部单元相变层110可以包含相变材料。下部单元相变层110P可以包括各种材料，所述各种材料包括：诸如GaSb、InSb、InSe、SbTe和GeTe的二元化合物；诸如GeSbTe、GeBiTe、GaSeTe、InSbTe、SnSb2Te4和InSbGe的三元化合物；以及诸如AgInSbTe、(GeSn)SbTe、GeSb(SeTe)和Te81Ge15Sb2S2的四元化合物。另外，上述材料可以掺杂有氮(N)、硅(Si)、碳(C)或氧(O)，以改善下部单元相变层110p的半导体特性。例如，掺杂有氮(N)、硅(Si)、碳(C)或氧(O)的GeSbTe可以被包括在下部单元相变层110P中。
下部单元中间电极层120p可以包括导体。例如，下部单元中间电极层120p可以包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN中的至少一种。
下部单元下部碳层125p和下部单元上部碳层145p可以包含碳(C)。
下部单元隧穿氧化物层127p可以包括绝缘体。例如，下部单元隧穿氧化物层127p可以包括SiO2、AlOx、TiOx、TaOx和HfOx中的至少一种。
下部单元隧穿氧化物层127p可以形成为具有第一厚度d1。通过调节第一厚度d1，可以调节第一下部存储单元LC1至第八下部存储单元LC8的阈值开关电压。
随着第一厚度d1变大，第一下部存储单元LC1至第八下部存储单元LC8的阈值开关电压也可以变大。因此，根据该示例性实施例的制造半导体器件的方法，通过调节第一厚度d1，可以调节第一下部存储单元LC1至第八下部存储单元LC8的阈值开关电压。
下部单元OTS层130p可以包含硫属元素化物。下部单元中间电极层140p可以包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN中的至少一种。
随后，参照图14，对下部单元相变层110p、下部单元中间电极层120p、下部单元下部碳层125p、下部单元隧穿氧化物层127p、下部单元OTS层130p、下部单元上部碳层145p和下部单元上部电极层140p进行图案化，从而形成第一下部存储单元LC1和第二下部存储单元LC2。尽管未在附图中示出，但是可以一起形成第三下部存储单元LC3至第八下部存储单元LC8。
第一下部存储单元LC1可以包括1a下部存储单元LC1a和1b下部存储单元LC1b，第二下部存储单元LC2可以包括2a下部存储单元LC2a和2b下部存储单元LC2b。
下部单元相变层110p可以被图案化成第一下部单元相变层110和第二下部单元相变层210。下部单元中间电极层120p可以被图案化成第一下部单元中间电极120和第二下部单元中间电极220。
另外，下部单元下部碳层125p可以被图案化成第一下部单元下部碳层125和第二下部单元下部碳层225。下部单元隧穿氧化物层127p可以被图案化成第一下部单元隧穿氧化物层127和第二下部单元隧穿氧化物层227。
另外，下部单元OTS层130p可以被图案化成第一下部单元OTS层130和第二下部单元OTS层230。下部单元上部碳层145p可以被图案化为第一下部单元上部碳层145和第二下部单元上部碳层245。下部单元上部电极层140p可以被图案化成第一下部单元上部电极140和第二下部单元上部电极240。
应当理解，上述形成第一下部存储单元LC1和第二下部存储单元LC2的方法同样适用于第三下部存储单元LC3至第八下部存储单元LC8。
可以通过使用下部单元隧穿氧化物层127p和其它层相对于第一模制层10的蚀刻选择性来执行这种图案化。当下部单元隧穿氧化物层127p和其它层被蚀刻时，第一模制层10不会被蚀刻。
随后，参照图15，形成第二模制层15。
第二模制层15可以覆盖第一下部存储单元LC1至第八下部存储单元LC8的上表面和侧表面以及第一模制层10的上表面。第二模制层15可以用于填充第一下部存储单元LC1至第八下部存储单元LC8之间的间隙。第一下部存储单元LC1至第八下部存储单元LC8之间的空间可以用第二模制层15完全填充。
第二模制层15可以用第一等离子体P1形成。第一等离子体P1可以是例如N2等离子体和NH3等离子体。
随后，参照图16，通过去除第二模制层15的一部分，可以暴露第一下部单元上部电极140的上表面和第二下部单元上部电极240的上表面。
随后，参照图17，形成第一位线BL1至第四位线BL4。
第一位线BL1至第四位线BL4可以形成在与1a下部存储单元LC1a、1b下部存储单元LC1b、2a下部存储单元LC2a和2b下部存储单元LC2b对齐的位置处，使得它们沿第二方向Y延伸。
随后，参照图18，形成第一上部单元下部电极150、第三上部单元下部电极350、第五上部单元下部电极550和第七上部单元下部电极750。应当注意，它们可以以与第一下部单元下部电极100相同的方式形成，但是它们可以沿第二方向Y而不是第一方向X延伸。
随后，参照图19，顺序地形成上部单元相变层160p、上部单元中间电极层170p、上部单元下部碳层175p、上部单元隧穿氧化物层177p、上部单元OTS层180p、上部单元上部碳层195p和上部单元上部电极层190p。上部单元相变层160p可以包含相变材料。上部单元中间电极层170p可以包括导体。
上部单元下部碳层175p和上部单元上部碳层195p可以包含碳(C)。上部单元隧穿氧化物层177p可以包括绝缘体。例如，上部单元隧穿氧化物层177p可以包括SiO2、AlOx、TiOx、TaOx和HfOx中的至少一种。上部单元隧穿氧化物层177p可以形成为具有第一厚度d1。上部单元隧穿氧化物层177p的厚度可以与下部单元隧穿氧化物层127p的厚度相同。通过这种方式，可以保持上部存储单元与下部存储单元之间的一致性。
上部单元OTS层180p可以包含硫属元素化物。上部单元上部电极层190p可以包括导体。
随后，参照图20，对上部单元相变层160p、上部单元中间电极层170p、上部单元下部碳层175p、上部单元隧穿氧化物层177p、上部单元OTS层180p、上部单元上部碳层195p和上部单元上部电极层190p图案化，从而形成第一上部存储单元UC1和第三上部存储单元UC3以及第五上部存储单元UC5和第七上部存储单元UC7。尽管未在附图中示出，但是可以一起形成第二上部存储单元UC2、第四上部存储单元UC4、第六上部存储单元UC6和第八上部存储单元UC8。
上部单元相变层160p可以被图案化成第一上部单元相变层160、第三上部单元相变层360、第五上部单元相变层560和第七上部单元相变层760。上部单元中间电极层170p可以被图案化成第一上部单元中间电极170、第三上部单元中间电极370、第五上部单元中间电极570和第七上部单元中间电极770。
另外，上部单元下部碳层175p可以被图案化成第一上部单元下部碳层175、第三上部单元下部碳层375、第五上部单元下部碳层575和第七上部单元下部碳层775。上部单元隧穿氧化物层177p可以被图案化成第一上部单元隧穿氧化物层177、第三上部单元隧穿氧化物层377、第五上部单元隧穿氧化物层577和第七上部单元隧穿氧化物层777。
另外，上部单元OTS层180p可以被图案化成第一上部单元OTS层180、第三上部单元OTS层380、第五上部单元OTS层580和第七上部单元OTS层780。上部单元上部碳层195p可以被图案化成第一上部单元上部碳层195、第三上部单元上部碳层395、第五上部单元上部碳层595和第七上部单元上部碳层795。
上部单元上部电极层190p可以被图案化成第一上部单元上部电极190、第三上部单元上部电极390、第五上部单元上部电极590和第七上部单元上部电极790。
应当理解，形成第一上部存储单元UC1、第三上部存储单元UC3、第五上部存储单元UC5和第七上部存储单元UC7的方法同样适用于第二上部存储单元UC2、第四上部存储单元UC4、第六上部存储单元UC6和第八上部存储单元UC8。
随后，参照图21，形成第四模制层35。
第四模制层35可以用第二等离子体P2形成。第二等离子体P2可以是例如N2等离子体和NH3等离子体。
随后，参照图22，通过去除第四模制层35的一部分，可以暴露第一上部单元上部电极190的上表面、第三上部单元上部电极390的上表面、第五上部单元上部电极的上表面590和第七上部单元上部电极790的上表面。
随后，参照图23，形成第三顶部字线TWL3。
第三顶部字线TWL3可以沿第一方向X延伸，并且可以与第一上部单元上部电极190、第三上部单元上部电极390、第五上部单元上部电极590和第七上部单元上部电极790接触。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
第一电极；
第一碳层，所述第一碳层位于所述第一电极上；
开关层，所述开关层位于所述第一碳层上；
第二碳层，所述第二碳层位于所述开关层上；
至少一个隧穿氧化物层，所述至少一个隧穿氧化物层位于所述第一碳层与所述第二碳层之间；以及
第二电极，所述第二电极位于所述第二碳层上。
2.根据权利要求1所述的半导体器件，其中，所述至少一个隧穿氧化物层被设置在所述开关层与所述第一碳层之间或所述开关层与所述第二碳层之间。
3.根据权利要求1所述的半导体器件，其中，所述至少一个隧穿氧化物层包括位于所述开关层与所述第一碳层之间的第一隧穿氧化物层以及位于所述开关层与所述第二碳层之间的第二隧穿氧化物层。
4.根据权利要求1所述的半导体器件，其中，所述至少一个隧穿氧化物层中的每个隧穿氧化物层的厚度为5至
Figure FDA0002121405580000011
5.根据权利要求1所述的半导体器件，其中，所述至少一个隧穿氧化物层包括SiO2、AlOx、TiOx、TaOx和HfOx中的至少一种。
6.根据权利要求1所述的半导体器件，其中，所述至少一个隧穿氧化物层中的每个隧穿氧化物层的带隙等于或大于5eV。
7.根据权利要求1所述的半导体器件，其中，所述开关层是双向阈值开关。
8.根据权利要求1所述的半导体器件，其中，所述开关层是二极管。
9.根据权利要求1所述的半导体器件，还包括位于所述第一电极下面的相变材料层。
10.一种半导体器件，所述半导体器件包括：
第一电极；
相变层，所述相变层位于所述第一电极上；
第二电极，所述第二电极位于所述相变层上；
第一碳层，所述第一碳层位于所述第二电极上；
双向阈值开关层，所述双向阈值开关层位于所述第一碳层上；
第二碳层，所述第二碳层位于所述双向阈值开关层上；
第三电极，所述第三电极位于所述第二碳层上；以及
至少一个隧穿氧化物层，所述至少一个隧穿氧化物层被设置在所述第一碳层与所述第二碳层之间。
11.根据权利要求10所述的半导体器件，其中，所述至少一个隧穿氧化物层包括位于所述第一碳层与所述双向阈值开关层之间的隧穿氧化物层和位于所述第二碳层与所述双向阈值开关层之间的隧穿氧化物层中的至少一者。
12.根据权利要求10所述的半导体器件，还包括模制层，所述模制层围绕所述第一电极、所述相变层、所述第二电极、所述第一碳层、所述双向阈值开关层、所述第二碳层、所述第三电极以及所述至少一个隧穿氧化物层。
13.根据权利要求12所述的半导体器件，其中，所述模制层相对于所述至少一个隧穿氧化物层具有蚀刻选择性。
14.根据权利要求13所述的半导体器件，其中，所述至少一个隧穿氧化物层包括SiO2、AlOx、TiOx、TaOx和HfOx中的至少一种。
15.根据权利要求13所述的半导体器件，其中，所述模制层包括SiN、SiON、SiCN和SiBN中的至少一种。
16.一种半导体器件，所述半导体器件包括：
第一字线，所述第一字线沿第一方向延伸；
第二字线，所述第二字线与所述第一字线平行地沿所述第一方向延伸；
位线，所述位线沿与所述第一方向相交的第二方向延伸，并且被设置在所述第一字线与所述第二字线之间；以及
第一存储单元，所述第一存储单元位于所述第一字线与所述位线之间并且包括：
第一电极；
第一碳层，所述第一碳层位于所述第一电极上；
双向阈值开关层，所述双向阈值开关层位于所述第一碳层上；
第二碳层，所述第二碳层位于所述双向阈值开关层上；
第二电极，所述第二电极位于所述第二碳层上；以及
至少一个隧穿氧化物层，所述至少一个隧穿氧化物层位于所述第一碳层与所述第二碳层之间。
17.根据权利要求16所述的半导体器件，还包括位于所述第二字线与所述位线之间的第二存储单元，并且所述第二存储单元包括：
第一电极；
第一碳层，所述第一碳层位于所述第一电极上；
双向阈值开关层，所述双向阈值开关层位于所述第一碳层上；
第二碳层，所述第二碳层位于所述双向阈值开关层上；
第二电极，所述第二电极位于所述第二碳层上；以及
至少一个隧穿氧化物层，所述至少一个隧穿氧化物层位于所述第一碳层与所述第二碳层之间。
18.根据权利要求17所述的半导体器件，其中，所述第一存储单元的所述至少一个隧穿氧化物层和所述第二存储单元的所述至少一个隧穿氧化物层具有相同的厚度。
19.根据权利要求17所述的半导体器件，还包括围绕所述第一存储单元和所述第二存储单元的至少一个模制层。
20.根据权利要求16所述的半导体器件，其中，所述第一存储单元还包括位于所述第一电极与所述第一字线之间的相变层。
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