KR101521321B1 - 상변화를 이용한 선택소자를 가지는 상변화 메모리 및 이의 제조방법 - Google Patents
상변화를 이용한 선택소자를 가지는 상변화 메모리 및 이의 제조방법 Download PDFInfo
- Publication number
- KR101521321B1 KR101521321B1 KR1020110086865A KR20110086865A KR101521321B1 KR 101521321 B1 KR101521321 B1 KR 101521321B1 KR 1020110086865 A KR1020110086865 A KR 1020110086865A KR 20110086865 A KR20110086865 A KR 20110086865A KR 101521321 B1 KR101521321 B1 KR 101521321B1
- Authority
- KR
- South Korea
- Prior art keywords
- change layer
- phase change
- phase
- state
- layer
- Prior art date
Links
- 230000008859 change Effects 0.000 title claims abstract description 140
- 238000004519 manufacturing process Methods 0.000 title description 12
- 239000000463 material Substances 0.000 claims abstract description 27
- 150000004770 chalcogenides Chemical class 0.000 abstract description 7
- 230000007246 mechanism Effects 0.000 abstract description 5
- 230000006870 function Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 description 11
- 238000005530 etching Methods 0.000 description 9
- 238000002425 crystallisation Methods 0.000 description 8
- 230000008025 crystallization Effects 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 229910052714 tellurium Inorganic materials 0.000 description 8
- 229910052718 tin Inorganic materials 0.000 description 6
- 238000002844 melting Methods 0.000 description 5
- 230000008018 melting Effects 0.000 description 5
- 229910052711 selenium Inorganic materials 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910002909 Bi-Te Inorganic materials 0.000 description 2
- 229910018110 Se—Te Inorganic materials 0.000 description 2
- 229910002855 Sn-Pd Inorganic materials 0.000 description 2
- 229910052797 bismuth Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000012782 phase change material Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- ITWBWJFEJCHKSN-UHFFFAOYSA-N 1,4,7-triazonane Chemical compound C1CNCCNCCN1 ITWBWJFEJCHKSN-UHFFFAOYSA-N 0.000 description 1
- 229910015345 MOn Inorganic materials 0.000 description 1
- 229910019794 NbN Inorganic materials 0.000 description 1
- 229910004491 TaAlN Inorganic materials 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910003071 TaON Inorganic materials 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 229910010060 TiBN Inorganic materials 0.000 description 1
- 229910010282 TiON Inorganic materials 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- 229910008807 WSiN Inorganic materials 0.000 description 1
- -1 ZrSiN Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000004132 cross linking Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000010248 power generation Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8825—Selenides, e.g. GeSe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
Landscapes
- Semiconductor Memories (AREA)
Abstract
동일한 상변화 메커니즘을 가지는 칼코게나이드 물질들이 직렬로 연결된 상변화 메모리가 개시된다. 데이터를 저장하는 제1 상변화층 상부에는 제2 상변화층이 형성된다. 제2 상변화층은 데이터의 읽기 또는 쓰기 동작을 위한 스위칭 또는 밸브의 기능을 수행한다. 동일한 상태에서 제2 상변화층은 제1 상변화층에 비해 높은 저항값을 가진다. 읽기 동작을 위해 제2 상변화층은 저저항인 셋 상태로 진입한다. 쓰기 동작이 종료된 후에는 데이터의 보존을 위해 제2 상변화층은 고저항 상태인 리셋 상태로 진입한다.
Description
본 발명은 상변화 메모리에 관한 것으로, 더욱 상세하게는 상변화 소자를 상변화 셀의 선택소자로 이용하는 상변화 메모리 및 이의 제조방법에 관한 것이다.
상변화 메모리는 특정 물질의 상의 변화를 이용하는 메모리 소자이다. 즉, 특정의 물질이 비정질상 및 다결정상으로 변화하는 경우 저항의 변화가 발생하는데, 저항의 변화는 메모리의 데이터로서 의미를 가지게 된다. 물질의 상의 변화는 온도와 시간에 의해 결정된다.
즉, 비교적 저온인 결정화 온도 내지 용융점 사이에서 일정 시간 가열후 서서히 냉각하는 경우, 물질은 결정화된다. 결정화가 진행된 물질은 저저항 상태를 유지하며, 이는 데이터 '0'이 저장된 상태이다. 또한, 용융점 이상의 온도로 가열한 후 급냉하는 경우, 물질은 비정질화된다. 이는 고저항 상태의 유지를 의미하며, 데이터 '1'이 저장된 상태이다.
상술한 상변화 메모리의 동작 메커니즘에서 결정화 상태를 유도하는 셋 상태는 비교적 저온에서 수행되므로 많은 전류량이 요구되지 않는다. 그러나, 비정질 상태로 유도하는 리셋 상태는 높은 전류량을 요구한다. 따라서, 높은 집적도를 가진 메모리 소자의 제작을 위해서는 리셋 동작시, 리셋을 위한 전류량을 줄이는 노력이 필요하다.
또한, 각각의 셀에 대한 선택성을 향상시키기 위해 상변화를 수행하는 상변화층에 선택소자가 채용되어야 한다. 예컨대, p/n 다이오드 등이 선택소자로 사용될 수 있으며, 최근에는 OTS(Ovanics Threshold Switching) 소자를 선택소자로 활용하는 기술이 제안되고 있다. 대한민국 공개특허 제2006-513881호 및 제2010-80466호 등에서는 OTS를 스위칭 소자로 이용하는 비휘발성 메모리에 대해 개시하고 있다.
상기 OTS는 주기율표의 6 그룹의 원소들인 Te, S 또는 Se와 같은 칼코게닉 재료의 합금들로 이루어진다. 즉, 칼코게틱 재료에 Ga, Al, In Si, P, As 또는 Sb와 같은 개질 원소들을 혼합하여 교차결합(cross-linking) 구조를 이용한 OTS가 적용된다. 특히, OTS는 임계전류 이상에서는 오프 상태에서 온 상태로 저항이 변화되는 전도성 스위칭 동작을 나타낸다. 이를 통해 양방향 스위칭 동작을 구현할 수 있는 것으로 보고되고 있다.
그러나, 상기 OTS는 기존의 상변화층과는 다른 제조공정을 이용하여야 하고, 다른 조성 또는 다른 구조를 가짐으로 인해 제조공정 상의 번거러움이 있다. 특히, 상변화층과는 다른 결정 구조를 가져야만, 구별된 동작을 수행할 수 있으므로, 추가적인 구조의 개선 또는 개발이 필수적으로 수행되어야 한다.
전술한 p/n 다이오드를 선택소자로 활용하는 기술은 소자의 제작이 비교적 간단하고, 널리 알려진 공정을 이용한다는 잇점이 있다. 그러나, 상기 기술은 셀 사이즈의 감소에 따라 도핑 프로파일의 불안정이 예상되며, 셀 사이즈의 감소에 따른 상변화층의 열적 변화에 따른 다이오드의 특성 열화가 예상된다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 간단한 제조공정을 통해 스위칭 기능을 통해 셀의 선택성을 확보할 수 있는 상변화 메모리를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명은, 하부 전극 상에 형성되고, 제1 단면적을 가지는 제1 상변화층; 상기 제1 상변화층 상에 형성되고, 상기 제1 단면적보다 작은 제2 단면적을 가지는 제2 상변화층; 및 상기 제2 상변화층 상에 형성된 상부 전극을 포함하고, 동일 상태에서 상기 제1 상변화층의 저항은 상기 제2 상변화층의 저항보다 적은 것을 특징으로 하는 상변화 메모리를 제공한다.
상술한 본 발명에 따르면, 2개의 상변화층은 직렬로 연결된다. 또한, 상변화층들의 재질은 칼코게나이드 물질들로 선택된다. 인가되는 전류 또는 전압에 따라 상변화층은 셋, 리셋 상태가 제어된다. 이를 통해 데이터의 저장 및 읽기 동작이 원활히 수행될 수 있다.
특히, 동일한 상변화 메커니즘을 가지되 2개의 상변화층이 각각 다른 저항값을 가지므로, 2개의 상변화층 각각에 대한 개별적인 상변화 동작을 유도할 수 있으며, 이를 통해 용이하게 데이터의 쓰기 및 읽기 동작이 수행될 수 있다. 또한, 제조공정상 동일 공정을 사용할 수 있으며, 간단한 구성을 통한 상변화 메모리를 구성할 수 있는 잇점이 있다.
도 1은 본 발명의 바람직한 실시예에 따른 상변화 메모리를 도시한 단면도이다.
도 2 내지 도 4는 본 발명의 바람직한 실시예에 따른 상변화 메모리의 동작을 설명하기 위한 등가 회로도들이다.
도 5는 본 발명의 바람직한 실시예에 따른 상변화 메모리를 도시한 다른 단면도이다.
도 6 및 도 7은 본 발명이 바람직한 실시예에 따라 상기 도 5에 개시된 상변화 메모리의 제조방법을 설명하기 위한 단면도들이다.
도 2 내지 도 4는 본 발명의 바람직한 실시예에 따른 상변화 메모리의 동작을 설명하기 위한 등가 회로도들이다.
도 5는 본 발명의 바람직한 실시예에 따른 상변화 메모리를 도시한 다른 단면도이다.
도 6 및 도 7은 본 발명이 바람직한 실시예에 따라 상기 도 5에 개시된 상변화 메모리의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
실시예
도 1은 본 발명의 바람직한 실시예에 따른 상변화 메모리를 도시한 단면도이다.
도 1을 참조하면, 본 발명에 따른 상변화 메모리는 하부 전극(100)과 상부 전극(110) 사이에 배치된 제1 상변화층(210) 및 제2 상변화층(220)을 가진다.
먼저, 하부 전극(100) 상에는 제1 상변화층(210)이 형성된다. 상기 제1 상변화층(210)은 제1 단면적을 가지고 형성된다. 상기 제1 상변화층(210)은 통상의 상변화 물질로 구성된다. 따라서, 제1 상변화층(210)은 칼코게나이드 물질을 포함하는 바, 예컨대 Ge-Te, Ge-Sb-Te, Ge-Te-Se, Ge-Te-As, Ge-Te-Sn, Ge-Te-Ti, Ge-Bi-Te, Ge-Sn-Sb-Te, Ge-Sb-Se-Te, Ge-Sb-Te-S, Ge-Te-Sn-O, Ge-Te-Sn-Au, Ge-Te-Sn-Pd, Sb-Te, Se-Te-Sn, Sb-Se-Bi, In-Se 또는 In-Sb-Te를 포함할 수 있다.
상기 제1 상변화층(210) 상부에는 제2 상변화층(220)이 구비된다.
상기 제2 상변화층(220)은 제1 단면적보다 작은 제2 단면적을 가지고 형성된다. 또한, 상기 제2 상변화층(220)은 칼코게나이드 물질을 포함한다. 따라서, 제1 상변화층(210)을 구성하는 물질군으로부터 적절히 선택된다. 특히, 상기 제2 상변화층(220)과 제1 상변화층(210)은 동일한 조성을 가질 수 있다. 다만, 상기 제2 상변화층(220)은 제1 상변화층(210)에 비해 동일한 비저항을 가질 수는 있으되, 제2 상변화층(220)의 저항이 제1 상변화층(210)의 저항에 비해 10배 이상 클 것이 요구된다.
또한, 하부 전극(100) 및 상부 전극(110)은 Al, Cu, W, Ti, Ta, TiW, TiAl, C, TiN, TiAlN, TaN, WN, MoN, NbN, TiSiN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TaSiN, TaAlN, TiON, TiAlON, WON, TaON, TiCN 또는 TaCN을 포함한다.
도 2 내지 도 4는 본 발명의 바람직한 실시예에 따른 상변화 메모리의 동작을 설명하기 위한 등가 회로도들이다.
도 2 내지 도 4를 참조하면, 하나의 상변화 메모리에 2개의 저항 R1 및 R2가 직렬로 연결된 구조가 개시된다. R1은 상기 도 1에 도시된 제1 상변화층(210) 및 하부 전극(100)을 하나의 저항으로 모델링한 것이고, R2는 상기 도 1에 도시된 상부 전극(110) 및 제2 상변화층(220)을 하나의 저항으로 모델링한 것이다.
만일, 제1 상변화층(210)이 리셋 상태이고, 제2 상변화층(220)이 리셋 상태인 경우, R1은 R2보다 작은 값을 가진다. 이는 R1을 구성하는 제1 상변화층(210)의 단면적이 R2를 구성하는 제2 상변화층(220)의 단면적보다 크다는 전제에 기인한다. 또한, 제1 상변화층(210)이 셋 상태이고, 제2 상변화층(220)이 셋 상태인 경우도 R1은 R2보다 작은 값을 유지한다.
만일, 제1 상변화층(210)이 셋 상태이고 제2 상변화층(220)이 리셋 상태이면, R1는 R2보다 작은 값을 유지하며, 제1 상변화층(210)이 리셋 상태이고 제2 상변화층(220)이 셋 상태이면, R1은 R2보다 큰 값을 유지한다.
도 2는 읽기 동작시의 상변화 메모리의 동작을 설명하기 위한 등가회로도이다.
도 2를 참조하면, 먼저, (a)에서는 저항 R2는 고저항 상태에 있는 것으로 가정한다. 이는 데이터를 저장하는 제1 상변화층(210)인 R1의 데이터를 저장하기 위해 배선들의 영향을 배제하기 위한 것이다. 즉, 저항 R2가 고저항인 리셋 상태의 진입을 통해 배선을 통한 전류의 공급을 차단할 수 있다.
읽기 동작을 위해 저항 R2를 셋 동작시킨다. 셋 동작을 위해서 저항 R1 및 R2에 전압을 인가하여 전류를 공급한다. 저항값은 R2가 R1에 비해 높으므로 R2에서 대부분의 주울열이 발생한다. 이는 다음의 전력 공식에 의해 설명된다.
[수학식 1]
P=IR2 (R은 저항, P는 저항에서 소모되는 전력, I는 저항을 흐르는 전류)
즉, 높은 저항값을 가지는 R2에서 대부분의 전력이 소모되고, 이는 주울열에 의해 R2의 재결정화를 유도한다. 물론, R1에서는 낮은 주울열로 인해 제1 상변화층(210)에서의 상변화는 발생하지 않는다. 따라서, R2는 재결정화되어 저저항 상태로 진입한다.
저저항 상태의 R2를 통해 전압 또는 전류를 인가하여 제1 상변화층(210)의 저항 상태를 감지할 수 있다.
또한, 상기 도 2의 (b)에서는 최초에 R1이 셋 상태에 의한 저저항 상태를 유지하고, R2가 리셋 상태를 유지하는 것으로 나타난다. R2의 저항값이 매우 높은 값을 유지하므로 R2에서 대부분의 주울열이 발생하고, R2를 비정질로 리셋하는 동작이 수행될 수 있다. 또한, 셋 상태의 제1 상변화층(210)에서의 상변화는 나타나지 않는다.
이를 통해 R2는 고저항에서 저저항으로 변경되고, 비정질 상태에서 결정질 상태로 상변화된다. 낮은 저항값을 가지는 R2에 의해 R1의 셋 상태와 리셋 상태는 용이하게 감지될 수 있다. 즉, 일정 전압의 인가에 의해 흐르는 전류의 차이를 감지하거나, 일정 전류의 인가에 의해 상변화 메모리에서 나타나는 전압차이를 감지하여 R1의 제1 상변화층(210)에 저장된 정보를 읽을 수 있다.
도 3은 본 발명의 바람직한 실시예에 따라 상기 도 1의 제1 상변화층에 데이터 '1'의 쓰기 동작을 설명하기 위한 개념도이다.
쓰기 동작이 개시되기 전의 상태는 상기 도 2에 개시된 바대로 읽기 동작이 선행된다. 따라서, R2는 셋 상태로 저저항 상태가 된다. 또한, 쓰기 동작이 개시되기 이전에 R1은 리셋 상태인 데이터 '1'을 저장할 수 있고, 셋 상태인 데이터 '0'을 저장할 수도 있다. 상기 도 3의 (a)에는 R1에 데이터 '1'이 저장된 상태가 개시되고, (b)에는 R1에 데이터 '0'이 저장된 상태가 개시된다.
R1에 저장된 데이터에 무관하게 데이터 '1'을 쓰기 위해서는 R1을 리셋시키는 동작이 필요하다. 즉, 제1 상변화층(210)에 용융점 이상의 주울열을 인가하는 과정이 필요하다.
예컨대, 도 3의 (a)에서 R1은 R2에 비해 매우 높은 저항값을 가진다. 따라서, 공급되는 전력은 R1에서 대부분 주울열로 나타난다. 이는 제1 상변화층(210)이 용융 상태로 진입함을 의미한다. 이를 급속 냉각하기 위해 전력의 공급을 차단하는 경우, R1은 비정질 상태로 리셋되고, R1은 데이터 '1'을 저장한다. 바람직하게는 주울열의 충분한 공급을 통해 R1의 제1 상변화층(210)과 R2의 제2 상변화층(220)을 비정질 상태로 개질한다. 이를 통해 R1에 데이터 '1'을 기록하고, R2를 고저항 상태 또는 리셋 상태로 전환하여 R1에 기록된 데이터를 저장할 수 있다.
또한, 도 3의 (b)에서는 R1의 제1 상변화층(210)이 셋 상태이고, 데이터 '0'이 최초에 저장된 상태이다. 전술한 바대로 R1과 R2가 셋 상태인 경우, R1이 높은 저항을 가지나 충분한 전류의 공급을 통해 R1의 제1 상변화층(210)과 R2의 제2 상변화층(220)을 용융 상태로 진입시키고, 급속 냉각을 통해 제1 상변화층(210)과 제2 상변화층(220)을 동시에 리셋 상태로 전환할 수 있다. 따라서, R1에는 데이터 '1'이 저장되고, R2는 고저항 상태로 진입하여 외부의 전압 또는 전류의 영향이 차단되고, R1의 저장 상태를 유지할 수 있다.
도 4는 본 발명의 바람직한 실시예에 따라 상기 도 1의 제1 상변화층에 데이터 '0'의 쓰기 동작을 설명하기 위한 개념도이다.
상기 도 3에서 언급된 바대로, 읽기 동작 직후에 R2는 저저항 상태이다. 또한, 이전 상태에서 R1의 제1 상변화층(210)은 리셋 상태를 통해 데이터 '1'을 저장할 수 있고, 셋 상태를 통해 데이터 '0'을 저장할 수 있다.
먼저, 도 4의 (a)에서 R1의 제1 상변화층(210)은 리셋 상태로 고저항을 유지하며 데이터 '1'을 저장하고 있다. 따라서, 상변화 메모리에 전류를 인가하면, 대부분의 전력은 고저항 상태인 R1에서 발생된다. 따라서, 적절한 전류의 공급을 통해 R1의 제1 상변화층(210)이 결정화 온도 내지 용융점 이내에 셋팅되도록 한다. 따라서, 제1 상변화층(210)에 대한 결정화가 수행되는 동안, R2의 제2 상변화층(220)에서는 결정화가 수행되지 않을 수 있다. 또한, 제1 상변화층(210)에 대한 결정화와 함께 제2 상변화층(220)에 대한 결정화가 동시에 진행될 수도 있다.
1차적으로 R1의 제1 상변화층(210)에 대한 결정화가 진행되면, R1의 제1 상변화층(210)은 셋 상태가 되며, R1은 R2에 비해 낮은 저항값을 가진다.
계속해서, R1 및 R2에 R2의 리셋에 필요한 전류를 공급한다. R1의 셋 동작에 의해 R2는 R1보다 높은 값의 저항 상태를 유지한다. 따라서, R2에서 공급되는 전류에 의한 전력의 발생이 수행되며, 주울열이 발생한다. 따라서, R2의 리셋 동작에도 R1은 상의 변화는 발생하지 않는다. 이는 R2가 리셋되고, R1은 셋 상태를 유지함을 의미한다. 따라서, R2는 고저항 상태로 변환되고, 외부의 전류의 공급에 의한 R1의 저장상태의 변경은 차단된다.
또한, 도 4의 (b)를 참조하면, 쓰기 동작 이전에 R1의 제1 상변화층(210)과 R2의 제2 상변화층(220)이 셋 상태로 설정된다. 따라서, R1 및 R2는 저저항 상태에 있음을 의미한다. 이는 R2가 데이터 '0'을 저장하고 있음을 의미한다.
상기 도 4의 (a)에서 고저항 상태의 R1을 셋 상태로 전환하기 위한 전류를 상기 도 4의 (b)에 공급한다. 동일한 값의 전류가 공급된다 하더라도, R1의 낮은 저항으로 인해 R2의 상변화를 유도할 수 있는 전력은 발생되지 않는다. 따라서, R1 및 R2는 어떠한 상변화없이 처음의 상태를 유지한다.
계속해서, R2에 대한 리셋 동작을 수행한다. 이는 상기 도 4의 (a)에서 저저항 상태의 R2에 대한 리셋 동작과 동일하다. 즉, 동일한 셋 상태이더라도, 높은 저항값을 가지는 R2의 제2 상변화층(220)에 전력을 집중시키고, 높은 주울열을 통해 제2 상변화층(220)의 용융을 유도하고, 급속 냉각을 통해 제2 상변화층(220)을 비정질로 개질시킨다. 이를 통해 R2는 고저항 상태로 변경된다. 따라서, R1에는 데이터 '0'상태가 유지되고, 고저항 상태의 R2에 의해 외부의 전류에 의한 영향은 차단된다.
상술한 동작을 통해 2개의 저항으로 모델링되는 상변화 메모리는 읽기 동작 및 쓰기 동작을 수행할 수 있다. 또한, 상변화층의 상이한 물리적 구조의 연결을 통해 특정의 상변화층에 대한 상변화를 유도할 수 있다.
도 5는 본 발명의 바람직한 실시예에 따른 상변화 메모리를 도시한 다른 단면도이다.
도 5를 참조하면, 본 실시예에 따른 상변화 메모리는 하부 전극(300)과 상부 전극(310) 사이에 배치된 제1 상변화층(410), 중간 전극층(320) 및 제2 상변화층(420)을 가진다.
먼저, 하부 전극(300) 상에는 제1 상변화층(410)이 형성된다. 상기 제1 상변화층(410)은 제1 단면적을 가지고 형성된다. 상기 제1 상변화층(410)은 통상의 상변화 물질로 구성된다. 따라서, 제1 상변화층(410)은 칼코게나이드 물질을 포함하는 바, 예컨대 Ge-Te, Ge-Sb-Te, Ge-Te-Se, Ge-Te-As, Ge-Te-Sn, Ge-Te-Ti, Ge-Bi-Te, Ge-Sn-Sb-Te, Ge-Sb-Se-Te, Ge-Sb-Te-S, Ge-Te-Sn-O, Ge-Te-Sn-Au, Ge-Te-Sn-Pd, Sb-Te, Se-Te-Sn, Sb-Se-Bi, In-Se 또는 In-Sb-Te를 포함할 수 있다.
상기 제1 상변화층(410) 상부에는 중간 전극층(320)이 형성된다. 상기 중간 전극층(320)은 하부의 제1 상변화층(410)에 대한 선택적 식각 저지막으로 기능하며, 상변화 메모리에 공급되는 전류를 인접한 상변화층(410, 420)에 공급하는 역할을 수행한다.
또한, 상기 중간 전극층(320) 상부에는 제2 상변화층(420)이 형성된다. 제2 상변화층(420)은 상기 제1 상변화층(410)에서 언급된 칼코게나이드 물질을 이용한다. 다만, 사용되는 칼코게나이드 물질의 재질은 상기 제1 상변화층(410)과 동일할 수도 있으며, 상이할 수도 있다.
또한, 하부 전극(300) 및 상부 전극(310)은 상기 도 1에서 설명된 바와 동일하다.
다만, 상기 중간 전극층(320)은 선택적 식각 저지막으로 동작하기 위해 제1 상변화층(410) 또는 제2 상변화층(420)에 대한 식각 선택비를 가지는 물질로 선택됨이 바람직하다.
예컨대 상기 중간 전극층(320)은 상기 도 1에서 설명된 하부 전극(300) 및 상부 전극(310)을 구성하는 물질 중에서 선택됨이 바람직하다.
상술한 도 5의 상변화 메모리에서도 제1 상변화층(410)은 제2 상변화층(420)에 비해 넓은 단면적을 가진다. 따라서, 2개의 상변화층(410, 420)이 동일한 셋 상태 또는 리셋 상태에 진입할 경우, 제1 상변화층(410)이 제2 상변화층(420)에 비해 낮은 저항값을 가진다. 따라서, 제1 상변화층(410)에 대한 읽기 동작 및 쓰기 동작이 가능해진다.
도 6 및 도 7은 본 발명이 바람직한 실시예에 따라 상기 도 5에 개시된 상변화 메모리의 제조방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 기판(10) 상에 하부 전극(300), 제1 상변화층(410), 중간 전극층(320), 제2 상변화층(420) 및 상부 전극(310)을 순차적으로 형성한다.
전극들(300, 310, 320) 및 상변화층들(410, 420)의 재질은 상기 도 1 또는 도 5에 개시된 바와 동일하다. 또한, 각각의 막질들의 형성은 통상의 방법에 의한다. 특히, 제1 상변화층(410)과 제2 상변화층(420)은 동일 제조공정에 의해 수행된다. 따라서, 공정적인 부담은 저감된다.
도 7을 참조하면, 선택적 식각을 통해 상부 전극(310) 및 제2 상변화층(420)을 선택적으로 식각한다. 선택적 식각은 통상의 포토리소그래피 공정에 의한다. 즉, 상기 도 6에 개시된 상부 전극(310) 상에 포토레지스트를 도포하고, 통상의 리소그래피 공정을 통해 소정의 프로파일을 가진 포토레지스트 패턴을 형성한다. 이어서, 형성된 포토레지스트를 식각 마스크로 하여 식각을 수행한다.
식각은 다양한 방법을 통해 수행될 수 있다. 예컨대, 상부 전극(310) 및 제2 상변화층(420)에 대한 식각이 1차적으로 수행될 수 있다. 이는 중간 전극층(320)을 식각 저지막으로 활용하는 경우이다.
따라서, 상부 전극(310)과 제2 상변화층(420)은 상호간에 동일한 프로파일을 가지고, 중간 전극층(320), 제1 상변화층(410) 및 하부 전극(300)은 상호간에 동일한 프로파일을 가지게 된다.
식각을 통해 상기 도 7에서 개시된 바대로 제1 상변화층(410)의 단면적은 제2 상변화층(420)의 단면적보다 큰 값을 가지게 된다. 또한, 동일한 상태에서는 제1 상변화층(410)의 저항이 제2 상변화층(420)의 저항보다 낮은 값을 가지게 된다. 따라서, 제2 상변화층(420)에 대한 선택적 읽기 동작 및 쓰기 동작이 용이하게 수행될 수 있다.
또한, 적어도 2회의 식각 공정을 통해 중간 전극층(320)과 제2 상변화층(420)은 상호간에 동일한 프로파일을 가질 수 있다. 즉, 1회 또는 2회의 식각공정을 통해 상부 전극(310) 및 제2 상변화층(420)을 식각한다. 이어서, 에천트를 변경하여 중간 전극층(320)에 대한 식각을 수행한다. 중간 전극층(320)은 제1 상변화층(410)에 대해 식각 선택비를 가진 물질로 선택되므로 중간 전극층(320)의 패터닝을 통해 제1 상변화층(410)의 표면 일부를 노출시킬 수 있다.
이를 통해 중간 전극층(320)은 상부 전극(310) 또는 제1 상변화층(410)과 동일한 프로파일을 가질 수 있다.
또한, 중간 전극층(320)의 개입을 통해 제1 상변화층(410)에 대한 제어가 용이해진다. 예컨대, 상변화가 필요한 경우, 발생되는 전력량 또는 주울열의 양을 제1 상변화층(410)에 집중시킬 수 있다.
상술한 본 발명에 따르면, 동일 재질 또는 상이한 재질이라 하더라도, 유사한 상변화 메커니즘을 가지는 상변화층을 직렬로 적층한다. 또한, 스위칭 소자 대신 상변화를 통해 저항 상태가 변경되는 제2 상변화층을 도입하여, 제1 상변화층에 대한 읽기 동작 및 쓰기 동작을 수행할 수 있다. 이는 동일한 상변화 메커니즘을 가지되 2개의 상변화층이 각각 다른 저항값을 가지는데 기인한다. 즉, 2개의 상변화층 각각에 대한 개별적인 상변화 동작을 유도할 수 있으며, 이를 통해 용이하게 데이터의 쓰기 및 읽기 동작이 수행될 수 있다. 또한, 제조공정상 동일 공정을 사용할 수 있으며, 간단한 구성을 통한 상변화 메모리를 구성할 수 있는 잇점이 있다.
100, 300 : 하부 전극 110, 310 : 상부 전극
210, 410 : 제1 상변화층 220, 420 : 제2 상변화층
210, 410 : 제1 상변화층 220, 420 : 제2 상변화층
Claims (5)
- 하부 전극 상에 형성되고, 제1 단면적을 가지며, 데이터를 저장하기 위한 제1 상변화층;
상기 제1 상변화층 상에 형성되고, 상기 제1 단면적보다 작은 제2 단면적을 가지며, 읽기 동작을 위해 저저항 상태로 진입하고, 쓰기 동작 후에는 고저항 상태로 진입하여 상기 제1 상변화층의 상태를 유지하는 제2 상변화층; 및
상기 제2 상변화층 상에 형성된 상부 전극을 포함하고,
동일 상태에서 상기 제1 상변화층의 저항은 상기 제2 상변화층의 저항보다 적은 것을 특징으로 하는 상변화 메모리. - 제1항에 있어서, 상기 제1 상변화층과 상기 제2 상변화층은 동일 재질인 것을 특징으로 하는 상변화 메모리.
- 제1항에 있어서, 상기 상변화 메모리는 상기 제1 상변화층과 상기 제2 상변화층 사이에 식각 저지막으로 기능하는 중간 전극층을 더 포함하는 것을 특징으로 하는 상변화 메모리.
- 삭제
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110086865A KR101521321B1 (ko) | 2011-08-30 | 2011-08-30 | 상변화를 이용한 선택소자를 가지는 상변화 메모리 및 이의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110086865A KR101521321B1 (ko) | 2011-08-30 | 2011-08-30 | 상변화를 이용한 선택소자를 가지는 상변화 메모리 및 이의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130023827A KR20130023827A (ko) | 2013-03-08 |
| KR101521321B1 true KR101521321B1 (ko) | 2015-05-19 |
Family
ID=48175996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110086865A KR101521321B1 (ko) | 2011-08-30 | 2011-08-30 | 상변화를 이용한 선택소자를 가지는 상변화 메모리 및 이의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101521321B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10128312B2 (en) | 2016-08-03 | 2018-11-13 | Samsung Electronics Co., Ltd. | Non-volatile memory device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10991879B2 (en) | 2019-06-26 | 2021-04-27 | Western Digital Technologies, Inc. | Multi-level phase change memory cells and method of making the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080057094A (ko) * | 2006-12-19 | 2008-06-24 | 삼성전자주식회사 | 상변화 메모리 소자와 그 제조 및 동작 방법 |
| JP2008172221A (ja) * | 2007-01-05 | 2008-07-24 | Samsung Electronics Co Ltd | 相変化メモリ素子及びその製造方法 |
| KR20090012580A (ko) * | 2007-07-30 | 2009-02-04 | 삼성전자주식회사 | 상변화 메모리 소자의 제조 방법 |
| US7833824B2 (en) * | 2005-05-05 | 2010-11-16 | Ovonyx, Inc. | Multilevel phase change memory |
-
2011
- 2011-08-30 KR KR1020110086865A patent/KR101521321B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7833824B2 (en) * | 2005-05-05 | 2010-11-16 | Ovonyx, Inc. | Multilevel phase change memory |
| KR20080057094A (ko) * | 2006-12-19 | 2008-06-24 | 삼성전자주식회사 | 상변화 메모리 소자와 그 제조 및 동작 방법 |
| JP2008172221A (ja) * | 2007-01-05 | 2008-07-24 | Samsung Electronics Co Ltd | 相変化メモリ素子及びその製造方法 |
| KR20090012580A (ko) * | 2007-07-30 | 2009-02-04 | 삼성전자주식회사 | 상변화 메모리 소자의 제조 방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10128312B2 (en) | 2016-08-03 | 2018-11-13 | Samsung Electronics Co., Ltd. | Non-volatile memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20130023827A (ko) | 2013-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9397290B2 (en) | Memory cells | |
| US7511984B2 (en) | Phase change memory | |
| EP1870903B1 (en) | Memory cell programmed using a temperature controlled set pulse | |
| KR101520520B1 (ko) | 수축 구조를 갖는 상 변화 메모리 셀 | |
| Lee et al. | Indium selenide (In2Se3) thin film for phase-change memory | |
| US20060077741A1 (en) | Multilevel phase-change memory, manufacturing and status transferring method thereof | |
| US20070155093A1 (en) | Multi-bit phase-change random access memory (PRAM) with diameter-controlled contacts and methods of fabricating and programming the same | |
| US20060261321A1 (en) | Low power phase change memory cell with large read signal | |
| US7884347B2 (en) | Phase-change memory device and method of fabricating the same | |
| US20070267620A1 (en) | Memory cell including doped phase change material | |
| CN101258598A (zh) | 使用锑-硒金属合金的相变存储装置及其制作方法 | |
| CN100595930C (zh) | 电可重写非易失存储元件 | |
| JP2008235863A (ja) | ピラー相変化メモリセル | |
| US7718464B2 (en) | Integrated circuit fabricated using an oxidized polysilicon mask | |
| KR101521321B1 (ko) | 상변화를 이용한 선택소자를 가지는 상변화 메모리 및 이의 제조방법 | |
| KR101490053B1 (ko) | 상변화 메모리 셀 및 이의 제조방법 | |
| US20080272354A1 (en) | Phase change diode memory | |
| KR20080102895A (ko) | 상변화 메모리 소자 및 그의 프로그래밍을 위한 펄스 인가방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20180406 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20190415 Year of fee payment: 5 |