KR101520520B1 - 수축 구조를 갖는 상 변화 메모리 셀 - Google Patents
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Abstract
일부 실시예들은 제 1 전극 및 제 2 전극, 그리고 상기 제 1 및 제 2 전극들과 직접적으로 접촉하는 메모리 소자를 갖는 메모리 셀을 가지는 장치들 및 방법들을 포함한다. 상기 메모리 소자는 다수의 상들 사이에서 변화하도록 구성되는 물질을 갖는 프로그래밍 가능한 부분을 포함할 수 있다. 상기 프로그래밍 가능한 부분은 상기 메모리 소자의 제 1 부분에 의해 상기 제 1 전극으로부터 격리될 수 있고, 상기 메모리 소자의 제 2 부분에 의해 상기 제 2 전극으로부터 격리될 수 있다.
Description
관련 출원
본 특허 출원은 본원에 참조로 통합되어 있는 2008년 3월 14일자로 출원된 미국 출원 번호 제12/049,056호로부터 우선권 이점을 주장한다.
본 발명은 수축 구조를 갖는 상 변화 메모리 셀에 관한 것이다.
컴퓨터(computer)들 및 다른 전자 제품들, 예를 들어, 디지털 텔레비전(digital television)들, 디지털 카메라(digital camera)들, 및 셀룰러 전화(cellular phone)들은 종종 데이터 및 다른 정보를 저장하기 위한 메모리 디바이스(memory device)를 갖는다. 일부의 종래의 메모리 디바이스들은 메모리 셀의 저장 노드(storage node) 상의 전하들의 양을 기반으로 하여 정보를 저장할 수 있다. 저장 노드는 통상적으로 실리콘(silicon)과 같은 반도체 물질을 포함한다. 저장 노드 상의 전하의 상이한 값들이 메모리 셀에 저장된 정보 비트의 상이한 값들(예를 들어, 이진 값들("0" 및 "1"))을 나타낼 수 있다.
다른 종래의 메모리 디바이스들(예를 들어, 상 변화 메모리 디바이스들)은 메모리 셀의 메모리 소자의 저항 상태를 기반으로 하여 정보를 저장할 수 있다. 메모리 소자는 프로그래밍(programming)될 때 상이한 상들(예를 들어, 결정질(crystalline) 및 비정질(amorphous) 상들) 사이에서 변화할 수 있는 물질을 가질 수 있다. 물질의 상이한 상들은 메모리 셀이 상이한 저항 값들을 갖는 상이한 저항 상태들을 가지도록 할 수 있다. 메모리 소자의 상이한 저항 상태들은 메모리에 저장된 정보의 상이한 값들을 나타낼 수 있다.
일부의 종래의 상 변화 메모리 디바이스들은 메모리 소자가 상기 메모리 소자의 물질의 상을 변화시키는 어떤 온도로 가열되도록 하기 위하여 메모리 셀의 프로그래밍 동안 전류를 인가할 수 있다. 메모리 소자로부터의 열이 메모리 소자에 결합되는 전극들과 같은 다른 피처(feature)들로 전달될 수 있다. 일부 경우들에서, 전극들로의 열 전달은 디바이스의 프로그래밍 동작 및 성능에 영향을 줄 수 있다.
도 1은 본 발명의 실시예에 따른 상 변화 메모리 셀들을 갖는 메모리 어레이를 가지는 메모리 디바이스의 블록도.
도 2 내지 도 4는 본 발명의 다양한 실시예들에 따른 상이한 액세스 구성요소(access component)들 및 메모리 소자들을 가지는 상이한 메모리 셀들의 예들의 개략적인 도면들.
도 5는 본 발명의 다양한 실시예들에 따른 수축 구조를 갖는 메모리 소자를 가지는 메모리 셀의 부분적인 단면도.
도 6 내지 도 8은 다양한 저항 값들에 대응하는 다양한 가능한 저항 상태들을 갖는 도 5의 메모리 소자를 도시한 도면.
도 9는 도 5의 메모리 소자 및 전극들의 3-차원(3D) 뷰(three-dimensional view)를 도시한 도면.
도 10은 본 발명의 다양한 실시예들에 따른 메모리 소자를 리셋(reset)하는 예시적 프로그래밍 동작 동안의 도 5의 메모리 소자의 프로그래밍 가능한 부분에서의 물질에 대한 온도 대 시간의 그래프(graph).
도 11은 도 6 내지 도 8 중 하나의 도면의 메모리 소자(555)를 세트(set)하는 예시적 프로그래밍 동작 동안의 온도 대 시간의 그래프.
도 12 내지 도 22는 본 발명의 다양한 실시예들에 따른 수축 구조들을 가지는 메모리 소자들을 갖는 메모리 셀들의 부분적인 단면도.
도 23 내지 도 56은 본 발명의 다양한 실시예들에 따른 수축 구조들을 가지는 메모리 소자들을 갖는 메모리 셀들을 형성하는 다양한 프로세스들을 도시한 도면.
도 2 내지 도 4는 본 발명의 다양한 실시예들에 따른 상이한 액세스 구성요소(access component)들 및 메모리 소자들을 가지는 상이한 메모리 셀들의 예들의 개략적인 도면들.
도 5는 본 발명의 다양한 실시예들에 따른 수축 구조를 갖는 메모리 소자를 가지는 메모리 셀의 부분적인 단면도.
도 6 내지 도 8은 다양한 저항 값들에 대응하는 다양한 가능한 저항 상태들을 갖는 도 5의 메모리 소자를 도시한 도면.
도 9는 도 5의 메모리 소자 및 전극들의 3-차원(3D) 뷰(three-dimensional view)를 도시한 도면.
도 10은 본 발명의 다양한 실시예들에 따른 메모리 소자를 리셋(reset)하는 예시적 프로그래밍 동작 동안의 도 5의 메모리 소자의 프로그래밍 가능한 부분에서의 물질에 대한 온도 대 시간의 그래프(graph).
도 11은 도 6 내지 도 8 중 하나의 도면의 메모리 소자(555)를 세트(set)하는 예시적 프로그래밍 동작 동안의 온도 대 시간의 그래프.
도 12 내지 도 22는 본 발명의 다양한 실시예들에 따른 수축 구조들을 가지는 메모리 소자들을 갖는 메모리 셀들의 부분적인 단면도.
도 23 내지 도 56은 본 발명의 다양한 실시예들에 따른 수축 구조들을 가지는 메모리 소자들을 갖는 메모리 셀들을 형성하는 다양한 프로세스들을 도시한 도면.
도 1은 본 발명의 실시예에 따른 상 변화 메모리 셀들(100)을 갖는 메모리 어레이(102)를 가지는 메모리 디바이스(101)의 블록도를 도시한다. 메모리 셀들(100)은 라인(line)들(104)(예를 들어, 신호들(WL0 내지 WLm)을 갖는 워드라인(wordline)들) 및 라인들(106)(예를 들어, 신호들(BL0 내지 BLn)을 갖는 비트 라인(bit line)들)과 함께 로우(row)들 및 컬럼(column)들에서 배열될 수 있다. 메모리 디바이스(101)는 메모리 셀들(100)로, 그리고 메모리 셀들(100)로부터 정보를 전달하기 위하여 라인들(104) 및 라인들(106)을 사용할 수 있다. 로우 디코더(row decoder)(107) 및 컬럼 디코더(column decoder)(108)는 어느 메모리 셀들(100)이 액세스되어야 하는지를 결정하기 위하여 라인들(109)(예를 들어, 어드레스 라인(address line)들) 상의 어드레스 신호들(A0 내지 AX)을 디코딩할 수 있다. 감지 증폭기 회로(110)는 메모리 셀들(100)로부터 판독된 정보의 값을 결정하고 정보를 신호 형태로 라인들(106)에 제공하도록 동작할 수 있다. 감지 증폭기 회로(110)는 또한 메모리 셀들(100)에 기록될 정보의 값을 결정하기 위하여 라인들(106) 상의 신호들을 사용할 수 있다. 메모리 디바이스(101)는 메모리 어레이(102) 및 라인들(예를 들어, 데이터 라인들)(105) 사이에서 정보를 전달하는 회로(112)를 포함할 수 있다. 라인들(105) 상의 신호들(DQ0 내지 DQN)은 메모리 셀들(100)로부터 판독되거나 메모리 셀들(100) 내로 기록되는 정보를 나타낼 수 있다. 라인들(105)은 메모리 디바이스(101) 내의 노드들 또는 메모리 디바이스(101)가 존재할 수 있는 패키지(package) 상의 핀(pin)들(또는 솔더 볼(solder ball)들)을 포함할 수 있다. 메모리 디바이스(101) 외부의 다른 디바이스들(예를 들어, 메모리 제어기 또는 처리기)이 라인들(105, 109, 및 120)을 통해 메모리 디바이스(101)와 통신할 수 있다.
메모리 디바이스(101)는 메모리 셀들(100)로부터 정보를 판독하는 판독 동작 및 메모리 셀들(100) 내로 정보를 프로그래밍(예를 들어, 기록)하는 프로그래밍 동작(종종 기록 동작이라고 칭해짐)과 같은 메모리 동작들을 수행할 수 있다. 메모리 제어 유닛(memory control unit)(118)이 라인들(120) 상의 제어 신호들을 기반으로 하여 메모리 동작들을 제어할 수 있다. 라인들(120) 상의 제어 신호들의 예들은 하나 이상의 클록 신호(clock signal)들과, 메모리 디바이스(101)가 수행할 수 있는 동작, 예를 들어, 프로그래밍 또는 판독 동작을 표시하기 위한 다른 신호들을 포함할 수 있다. 메모리 디바이스(101) 외부의 다른 디바이스들(예를 들어, 메모리 제어기 또는 처리기)은 라인들(120) 상의 제어 신호들의 값들을 제어할 수 있다. 라인들 상의 신호들의 조합의 특정 값들은 메모리 디바이스(101)가 대응하는 메모리 동작(예를 들어, 프로그래밍 또는 판독 동작)을 수행할 수 있도록 하는 명령(예를 들어, 프로그래밍 또는 판독 명령)을 생성할 수 있다.
메모리 셀들(100) 각각은 단일 비트(이진 비트)의 값 또는 2, 3, 4, 또는 다른 수의 비트와 같은 다중 비트의 값을 나타내는 정보를 저장하도록 프로그래밍될 수 있다. 예를 들어, 메모리 셀들(100) 각각은 단일 비트의 이진 값 "0" 또는 "1"을 나타내는 정보를 저장하도록 프로그래밍될 수 있다. 또 다른 예에서, 메모리 셀들(100) 각각은 2 비트의 4개의 가능한 값들 "00", "01", "10" 및 "11" 중 하나와 같이 다중 비트의 값을 나타내는 정보를 저장하도록 프로그래밍될 수 있다.
메모리 디바이스(101)는 라인들(130 및 132) 상에서 각각 공급 전압 신호들(Vcc 및 Vss)을 포함하는 공급 전압을 수신할 수 있다. 공급 전압 신호(Vss)는 (예를 들어, 대략적으로 0 볼트의 값을 갖는) 접지 전위에서 동작할 수 있다. 공급 전압 신호(Vcc)는 교류 대 직류(AC-DC) 변환기 회로 또는 배터리(battery)와 같은 외부 전원으로부터 메모리 디바이스(101)에 공급되는 외부 전압을 포함할 수 있다.
메모리 디바이스(101)의 회로(112)는 선택 회로(115) 및 I/O(입력/출력) 회로(116)를 포함할 수 있다. 선택 회로(115)는 메모리 셀들(100)로부터 판독되거나 메모리 셀들(100) 내로 프로그래밍되는 정보를 나타낼 수 있는 라인들(106 및 113) 상의 신호들을 선택하기 위하여 신호들(SEL1 내지 SELn)에 응답할 수 있다. 컬럼 디코더(108)는 라인들(109) 상의 A0 내지 AX 어드레스 신호들을 기반으로 하여 SEL1 내지 SELn 신호들을 선택적으로 활성화시킬 수 있다. 선택 회로(115)는 판독 및 프로그래밍 동작들 동안 메모리 어레이(102) 및 I/O 회로(116) 사이에서 통신을 제공하기 위하여 라인들(106 및 113) 상의 신호들을 선택할 수 있다.
당업자는 메모리 디바이스(101)가 본원에 설명된 실시예들에 초점을 맞추는 것을 돕기 위하여 도시되지 않은 다른 구성요소들을 포함할 수 있다는 점을 인식할 수 있다.
메모리 디바이스(101)는 상 변화 메모리 디바이스를 포함하여, 물질의 적어도 일부분이 메모리 셀의 저항 상태를 변화시키기 위하여 상기 부분이 상이한 상들(예를 들어, 결정질 및 비정질 상들) 사이에서 변화하도록 함으로써 프로그래밍될 수 있는 물질을 메모리 셀들(100) 각각이 포함할 수 있다. 메모리 셀에 저장된 정보의 값은 메모리 셀이 어느 저항 상태를 가지느냐에 따를 수 있다. 상이한 저항 상태들은 메모리 셀들(100) 각각에 저장된 정보의 상이한 값들에 대응할 수 있다.
메모리 셀들(100) 각각은 도 2 내지 도 56을 참조하여 이하에 설명되는 메모리 셀들의 수축 구조와 같은 수축 구조를 가지는 메모리 소자를 갖는 메모리 셀을 포함할 수 있다.
도 2 내지 도 4는 본 발명의 다양한 실시예들에 따른 상이한 액세스 구성요소들(211, 311, 및 411) 및 메모리 소자들(222, 333, 및 444)을 갖는 상이한 메모리 셀들(200, 300, 및 400)의 예들의 개략도들을 도시한다. 도 1의 메모리 셀들(100) 각각은 도 2 내지 도 4의 메모리 셀들(200, 300, 및 400) 중 하나를 포함할 수 있다. 도 2 내지 도 4에서, WL이라는 라벨(label)이 붙은 라인 및 BL이라는 라벨이 붙은 라인은 도 1의 라인들(104) 중 하나 및 라인들(106) 중 하나에 대응할 수 있다. 도 4에서, 라벨들(WL 및 BL)은 교환될 수 있다. 도 2 내지 도 4의 액세스 구성요소들(211, 311, 및 411)은 메모리 소자들(222, 333, 및 444)에 액세스하기 위하여 각각 금속-산화물-반도체 전계-효과 트랜지스터(Metal-Oxide-Semiconductor Field-Effect Transistor: MOSFET), 바이폴라 접합 트랜지스터(Bipolar Junction Transistor: BJT), 및 다이오드를 포함할 수 있다. 도 2 내지 도 4는 예시적 액세스 구성요소들로서 MOSFET, BJT, 및 다이오드를 도시한다. 다른 유형들의 액세스 구성요소들이 사용될 수 있다.
도 2 내지 도 4에 도시된 바와 같이, 메모리 소자들(222, 333, 및 444) 각각은 전극들(251 및 252)(도 2), 전극들(351 및 352)(도 3), 또는 전극들(451 및 452)(도 4)과 같은 2개의 전극들 사이에서 결합될 수 있다. 도 2 내지 도 4는 전극들(251, 252, 351, 352, 451, 및 452)을 점(dot)들로서 개략적으로 도시한다. 구조적으로, 이러한 전극들 각각은 전도성 물질을 포함할 수 있다. 도 2 내지 도 4에서, 액세스 구성요소들(211, 311, 및 411)은 프로그래밍 및 판독 동작들 동안 신호들(예를 들어, 전압 또는 전류)이 전극들(251, 252, 351, 352, 451, 및 452)을 통하여 메모리 소자들(222, 333, 및 444)로, 그리고 메모리 소자들(222, 333, 및 444)로부터 전달될 수 있도록 할 수 있다.
예를 들어, 프로그래밍 동작에서, 라인 WL 상의 신호들은 신호들(예를 들어, 도 2, 도 3, 또는 도 4의 라인 BL로부터의 신호들)을 메모리 셀들(200, 300, 및 400)로 인가하여 메모리 소자들(222, 333, 및 444)을 통한 전류 흐름을 생성하기 위하여 액세스 구성요소들(211, 311, 및 411)을 턴온(turn on)시킬 수 있다. 전류는 메모리 소자들(222, 333, 및 444)의 물질의 적어도 일부가 가열되고 나서 냉각되도록 함으로써, 결정질 상(crystalline phase)(또는 결정질 상태)으로부터 비정질 상(amorphous phase)(또는 비정질 상태)으로, 그리고 그 반대와 같이 물질의 상을 변화시킬 수 있다. 상이한 상들은 메모리 소자들(222, 333, 및 444)이 프로그래밍 동작에 의해 메모리 소자들(222, 333, 및 444)에 저장되고 있는 정보의 상이한 값들에 대응하는 상이한 저항 값들을 갖는 상이한 저항 상태들을 가지도록 할 수 있다.
판독 동작에서, 라인 WL 상의 신호들은 신호들(예를 들어, 도 2, 도 3, 또는 도 4의 라인 BL로부터의 신호들)을 메모리 셀들(200, 300, 및 400)로 인가하여, 메모리 소자들(222, 333, 및 444)을 통한 라인 BL로의 전류 흐름을 생성하기 위하여 액세스 구성요소들(211, 311, 및 411)을 턴온시킬 수 있다(도 2 내지 도 4). 메모리 셀들(200, 300, 및 400) 각각에서, 라인 BL 상의 신호들은 메모리 셀의 메모리 소자의 저항 값에 따라 상이한 값들을 가질 수 있다. 라인 BL 상의 신호들을 기반으로 하여, 메모리 디바이스의 다른 회로(예를 들어, 도 1의 I/O 회로(116)와 같은 회로)가 메모리 소자들(222, 333, 및 444)에 저장된 정보의 값을 결정할 수 있다. 예를 들어, 다른 회로는 정보의 값을 결정하기 위하여 라인 BL 상의 신호를 사용할 수 있고 메모리 소자들(222, 333, 및 444)의 저항 값을 측정할 수 있다.
판독 동작 동안 사용된 전류는 프로그래밍 동작 동안 사용된 전류와 상이한 값(예를 들어, 진폭 및 전이 시간 값)을 가질 수 있다. 예를 들어, 프로그래밍 동작에서, 메모리 소자를 통한 전류 흐름을 생성하는 신호(예를 들어, 도 2, 도 3, 또는 도 4의 라인 BL로부터의 신호)의 값은 메모리 소자의 적어도 일부의 물질이 상이한 상들 사이에서 변화하도록 하는데 충분하여, 메모리 소자들(322, 433, 및 544)에 저장될 정보의 값을 기반으로 하여 메모리 소자의 저항 값을 변경하도록 할 수 있다. 판독 동작에서, 메모리 소자를 통한 전류 흐름을 생성하는 신호(예를 들어, 도 2, 도 3, 또는 도 4의 라인 BL로부터의 신호)의 값은 전류를 생성하는데 충분하지만, 메모리 소자의 임의의 부분이 상이한 상들 사이에서 변화하도록 하는데 불충분하여, 메모리 소자에 저장된 정보의 값이 판독 동작에서 변화되지 않은 채로 유지될 수 있도록 할 수 있다.
도 1 내지 도 4의 메모리 셀들(100, 200, 300, 및 400) 각각은 도 5 내지 도 56을 참조하여 이하에 설명되는 수축 구조를 갖는 메모리 소자를 포함할 수 있다.
도 5는 본 발명의 다양한 실시예에 따른 수축 구조를 갖는 메모리 소자(555)를 가지는 메모리 셀(500)의 부분적인 단면을 도시한다. 메모리 셀(500)은 메모리 셀(100, 200, 300, 또는 400)(도 1 내지 도 4)에 대응할 수 있다. 도 5에 도시된 바와 같이, 메모리 셀(500)은 메모리 소자(555) 및 전극들(551 및 552)을 포함할 수 있다. 명확히 하기 위하여, 도 5는 단면 라인(cross-section line)들(음영 라인(shading line)들)을 갖는 메모리 소자(555) 및 단면 라인들을 갖지 않는 전극들(551 및 552)을 도시한다. 메모리 셀(500)은 메모리 소자(555) 및 전극들(551 및 552)을 둘러싸는 절연 물질을 포함할 수 있다. 도 5는 명확히 하기 위하여 절연 물질을 생략한다. 메모리 셀(500)은 또한 액세스 구성요소(211, 311, 또는 411)(도 2 내지 도 4)와 유사하거나 동일할 수 있는 액세스 구성요소와 같은 다른 구성요소들을 포함할 수 있다. 그러나, 도 5는 본원에 논의된 실시예들에 초점을 맞추는 것을 돕기 위하여 다른 구성요소들을 생략한다.
전극들(551 및 552) 각각은 전도성 물질을 포함할 수 있고, 메모리 소자(555)로, 그리고 메모리 소자(555)로부터 신호들을 전달하는 전극의 역할을 할 수 있다. 전극들(551 및 552)은 도 2 내지 4에서 점들로서 개략적으로 도시되어 있는 전극들(251 및 252)(도 2), 전극들(351 및 352)(도 3), 또는 전극들(451 및 452)(도 4)에 대응할 수 있다. 전극들(551 및 552)은 (예를 들어, 메모리 소자(555)에 비하여) 상대적으로 낮은 비저항(resistivity)을 나타낼 수 있고 메모리 소자(555)의 물질과 상호작용함이 없이 상대적으로 높은 온도 동작을 견딜 수 있는 물질을 포함할 수 있다. 전극들(551 및 552)의 예시적 물질은 TiN, ZrN, HfN, VN, NbN, TaN, TiC, ZrC, HfC, VC, NbC, TaC, TiB2, ZrB2, HfB2, VB2, NbB2, TaB2, Cr3C2, Mo2C, WC, CrB2, Mo2B5, W2B5와 같은 내화성 금속 질화물, 탄화물들 및 붕소화물, TiAlN, TiSiN, TiW, TaSiN, TiCN, SiC, B4C, WSix, MoSi2와 같은 화합물들, NiCr과 같은 금속 합금들, 및 도핑(doping)된 실리콘, 탄소, 백금, 니오브, 텅스텐, 몰리브덴과 같은 원소 물질들을 포함할 수 있다. 일부의 경우에 있어서, 전극(551, 552), 또는 둘 모두는 상이한 비저항을 갖는 상이한 물질들의 다수의 층들을 포함할 수 있다. 이러한 경우들에서, (예를 들어, 프로그래밍 동작들 동안) 메모리 소자(555)의 국소화된 가열을 촉진하기 위하여 더 높은 비저항을 갖는 층이 메모리 소자(555)와 직접적으로 접촉할 수 있다.
도 5에서, 메모리 소자(555)는 전극(551)과 직접적으로 접촉하는 부분(501), 전극(552)과 직접적으로 접촉하는 부분(502), 및 부분들(501 및 502) 사이의 부분(503)을 포함할 수 있다. 도 5는 부분(503)이 부분(501)의 일부, 부분(502)의 일부, 또는 둘 모두를 포함할 수 있다는 것을 표시하기 위하여, 파선 원(broken circle)으로 표시된 일반적인 면적에 위치되는 부분(503)을 도시한다. 도 5에 도시된 바와 같이, 부분(503)은 전극들(551 및 552)과 간접적으로 접촉하여, 부분(501)에 의해 전극(551)으로부터 격리될 수 있고, 부분(502)에 의해 전극(552)으로부터 격리될 수 있다. 메모리 소자(555)는 단일 비트 또는 다중 비트의 값을 나타내는 정보를 저장하기 위하여 다수의 가능한 저항 상태들 중 하나로 프로그래밍될 수 있다. 정보의 값은 메모리 소자(555)가 어느 저항 상태(예를 들어, 메모리 소자(555) 내로 프로그래밍되었던 저항 상태)를 가질 수 있는지를 기반으로 할 수 있다. 메모리 소자(555)의 상이한 저항 상태들은 정보의 상이한 값들을 나타낼 수 있다.
메모리 소자(555)가 프로그래밍되는 저항 상태가 주로 부분(503)의 물질의 상과 같은 특성들에 따를 수 있기 때문에, 이하에서 도 6 내지 도 11을 참조하여 더 상세히 설명되는 바와 같이, 메모리 소자(555)의 부분(503)은 프로그래밍 가능한 부분(또는 프로그래밍 가능한 볼륨(volume))이라고 칭해질 수 있다. 메모리 소자(555)는 부분들(501, 502, 및 503)에 대해 동일한 물질 또는 상이한 물질들을 포함할 수 있다. 상기 물질은 다수의 상들 사이에서, 예를 들어, 결정질 및 비정질 상들 사이에서 변화하도록 구성될 수 있다. 메모리 소자(555)는 상 변화 물질 또는 다수의 상 변화 물질들을 포함할 수 있다. 일부 상 변화 물질들은 게르마늄, 안티몬, 텔루르, 및 다른 유사한 물질들의 다양한 조합물들을 갖는 칼코게나이드 물질(chalcogenide material)들을 포함할 수 있다. 상 변화 물질들의 예들은 특히, 게르마늄 텔룰라이드(GeTe), 인듐 셀레나이드(InSe), 안티몬 텔룰라이드(SbTe), 갈륨 안티모나이드(GaSb), 인듐 안티모나이드(InSb), 비소 텔룰라이드(AsTe), 알루미늄 텔룰라이드(AlTe)와 같은 2원 조합물(binary combination)들; 게르마늄 안티몬 텔룰라이드(GeSbTe, 예를 들어, Ge2Sb5Te5), 텔루르 게르마늄 아르세나이드(TeGeAs), 인듐 안티몬 텔룰라이드(InSbTe), 텔루르 주석 셀레나이드(TeSnSe), 게르마늄 셀레늄 갈라이드(GeSeGa), 비스무트 셀레늄 안티모나이드(BiSeSb), 갈륨 셀레늄 텔룰라이드(GaSeTe), 주석 안티몬 텔룰라이드(SeSbTe), 인듐 안티몬 게르마나이드(InSbGe)와 같은 3원 조합물(ternary combination)들; 및 텔루르 게르마늄 안티몬 설파이드(TeGeSbS)와, 텔루르 게르마늄 주석 산화물(TeGeSnO)과, 텔루르 게르마늄 주석 금(TeGeSnAu), 팔라듐 텔루르 게르마늄 주석(PdTeGeSn), 인듐 셀레늄 티타늄 코발트(InSeTiCo), 게르마늄 안티몬 텔루르 팔라듐(GeSbTePd), 게르마늄 안티몬 텔루르 코발트(GeSbTeCo), 안티몬 텔루르 비스무트 셀레늄(SbTeBiSe), 은 인듐 안티몬 텔루르(AgInSbTe), 게르마늄 안티몬 셀레늄 텔루르(GeSbSeTe), 게르마늄 주석 안티몬 텔루르(GeSnSbTe), 게르마늄 텔루르 주석 니켈(GeTESnNi), 게르마늄 텔루르 주석 팔라듐(GeTeSnPd), 및 게르마늄 텔루르 주석 백금(GeTeSnPt)의 합금들과 같은 4원 조합물(quaternary combination)들을 포함할 수 있다. 본 명세서의 일부의 물질 조성들은 단지 성분 원소들만을 목록화한다. 이러한 물질 조성들 각각 내의 각각의 성분 원소의 상대적인 양은 특정 값으로 제한되지 않는다.
도 5는 메모리 소자(555)가 부분들(501, 502, 및 503)에서의 물질(메모리 소자(555)의 물질)이 동일한 결정질 상(513)을 가지는 저항 상태(533)를 가질 수 있는 예를 도시한다. 저항 상태(533)는 메모리 소자(555)의 저항 값에 대응할 수 있다. 도 5의 저항 상태(533)에 의해, 메모리 소자(555)는 단일 또는 다중 비트의 특정 값을 나타내는 정보를 저장할 수 있다. 메모리 소자(555)는 단일 또는 다중 비트의 하나 이상의 다른 값들을 나타내는 정보를 저장하기 위하여 도 5의 저항 상태(533)와 상이한 저항 상태를 가지도록 프로그래밍될 수 있다.
도 6 내지 도 8은 다양한 저항 값들에 대응하는 다양한 다른 가능한 저항 상태들(633, 733, 및 833)을 갖는 도 5의 메모리 소자(555)를 도시한다. 프로그래밍 동작은 도 5의 메모리 소자(555)가 저항 상태들(533, 633, 733, 및 833) 중 하나를 가지도록 할 수 있다. 도 5 내지 도 8은 메모리 소자(555)가 2 비트의 4개의 가능한 조합들(예를 들어, "00", "01", "10", 또는 "11")을 나타내는 정보에 대응하는 4개의 저항 상태들(533, 633, 733, 및 833)을 가질 수 있는 4개의 예들을 도시한다. 그러나, 메모리 소자(555)는 2를 초과하는(3, 4, 또는 다른 수) 비트의 값을 나타내는 정보에 대응하는 상이한 수(예를 들어, 8, 9, 또는 다른 수)의 저항 상태들을 가지도록 프로그래밍되도록 구성될 수 있다.
도 5 내지 도 8에 도시된 바와 같이, 메모리 소자(555)는 수축 구조를 가져서, 부분(503)에서의 넓이(dimension)(예를 들어, 도 9에 상세히 도시된 바와 같이, 부분(503)의 단면)가 부분들(501 및 502) 각각의 넓이보다 더 좁을 수 있다. 메모리 소자(555)의 수축 구조 때문에, 부분들(501, 502, 및 503)에서의 물질은 메모리 소자(555)가 프로그래밍될 때 상이하게 동작할 수 있다. 예를 들어, 프로그래밍 동작 동안, 부분들(501 및 502)에서의 물질은 동일한 결정질 상(513)(도 5 내지 도 8)으로 유지될 수 있는 반면, 부분(503)에서의 물질은 결정질 상(513)(도 5)으로부터 비정질 상(도 6 내지 도 8)으로 변화할 수 있다.
도 6 내지 도 8에서, 비정질 영역들(613, 713, 및 813) 각각은 부분(503)에서의 물질이 프로그래밍 동작 동안 결정질 상(513)으로부터 비정질 상으로 변화할 수 있는 영역을 나타낼 수 있다. 따라서, 부분(503)의 비정질 영역들(613, 713, 및 813) 각각은 프로그래밍 동작 동안 "비정질화되었던"(결정질 상으로부터 비정질 상으로 변화되었던) 부분(503)의 영역이라고 칭해질 수도 있다.
비정질 영역들(613, 713, 및 813)은 상이한 두께들(614, 714, 및 814)을 갖는 상이한 크기들, 예를 들어, 상이한 볼륨들을 가질 수 있다. 상술된 바와 같이, 메모리 소자(555)가 프로그래밍되는 저항 상태는 주로 부분(503)의 특성들에 따를 수 있다. 도 6 내지 도 8에서, 부분(503)의 특성들은 프로그래밍 동작 동안 비정질 영역(613, 713, 또는 813)(비정질화되었던 영역)의 크기를 포함할 수 있다. 따라서, 메모리 소자(555)가 프로그래밍되는 저항 상태(예를 들어, 저항 상태들(633, 733, 또는 833)은 비정질 영역(613, 713, 또는 813)의 크기에 따를 수 있다.
프로그래밍 동작 동안, 메모리 소자(555)에 저장될 정보의 값을 기반으로 하여, 메모리 소자(555)를 프로그래밍하는데 사용되는 신호의 값(예를 들어, 진폭, 펄스 폭, 상승 시간, 하강 시간, 또는 이러한 파라미터들의 조합)이 적절하게 제어되어, 비정질화될 수 있는 부분(503)에서의 물질의 크기(예를 들어, 비정질 영역(613, 713, 또는 813)의 크기)를 제어하여, 메모리 소자(555)가 의도된 값을 갖는 정보를 저장하는데 적합한 저항 상태를 가질 수 있다. 도 6 내지 도 8에 도시된 바와 같이, 비정질 영역(613)은 비정질 영역(713 또는 813) 각각의 크기보다 더 작은 크기를 가질 수 있다. 메모리 소자(555)를 프로그래밍하는데 사용되는 신호의 상이한 값들은 부분(503)이 상이한 크기들을 가지도록 할 수 있다. 예를 들어, 프로그래밍 동안, 제 1 전류량이 비정질화된 영역(613)(도 6)을 획득하는데 사용되어, 메모리 소자(555)가 제 1 값을 갖는 정보를 저장하는 저항 상태(633)(도 6)를 가질 수 있다. 상기 제 1 전류량보다 더 큰 제 2 전류량이 저항 상태(733)(도 7)를 획득하는데 사용되어, 메모리 소자(555)가 제 2 값을 갖는 정보를 저장하는 저항 상태(733)를 가질 수 있다. 상기 제 2 전류량보다 더 큰 제 3 전류량이 저항 상태(833)(도 8)를 획득하는데 사용되어, 메모리 소자(555)가 제 3 값을 갖는 정보를 저장하는 저항 상태(833)를 가질 수 있다. 메모리 소자(555)의 수축 구조는 메모리 소자(555)의 다양한 저항 상태들에 대응하는 다양한 비정질화된 영역들(예를 들어, 비정질화된 영역(613, 713, 또는 813))에 대한 다양한 두께들(예를 들어, 두께들(614, 714, 및 814))을 획득하기 위하여 프로그래밍 동작 동안 사용되는 신호의 값을 더 용이하게 제어하도록 할 수 있다. 따라서, 메모리 소자(555)의 상대적으로 정확한 저항 상태들이 성취됨으로써, 저항 상태들에 대응하는 정보의 신뢰도 값들(예를 들어, 다중 비트 값들)이 개선될 수 있다. 또한, 도 6 내지 도 8에 도시된 바와 같이, 부분(503)이 부분들(501 및 502) 사이에 위치되기 때문에, 부분(503)의 비정질화된 영역(613, 713, 또는 813)이 부분들(501 및 502) 사이에서 흐를 수 있는 전류 경로를 완전히 차단할 수 있다. 그러므로, 부분들(501 및 502) 사이의 전류 누설 경로의 발생이 감소됨으로써, 메모리 소자(555)의 프로그래밍 또는 판독(또는 이들 둘 모두) 동안 디바이스 신뢰도가 개선될 수 있다.
도 9는 도 5의 메모리 셀(500)의 메모리 소자(555) 및 전극들(551 및 552)의 3-D 뷰를 도시한다. 도 9에 도시된 바와 같이, 메모리 소자(555)는 수축 구조를 가져서, 부분(501)이 단면적(cross-section area)(음영 라인들을 갖는 면적)(901)을 가지는 더 큰 부분(또는 베이스(base)) 및 단면적(903)을 가지는 경사부(tapered part)(또는 팁(tip))(913)를 갖는 원뿔과 같은 형상을 가질 수 있게 된다. 단면적(901)은 전극(551)과 직접적으로 접촉하는 부분(901)의 면적을 포함할 수 있다. 부분(502)은 전극(555)과 직접적으로 접촉하는 부분(902)의 면적을 포함할 수 있는 단면적(902)을 가질 수 있다. 부분(503)은 경사부(913)의 적어도 일부를 포함할 수 있다. 도 9에 도시된 바와 같이, 단면적(903)은 단면적들(901 및 902) 각각보다 더 작을 수 있다.
프로그래밍 동작 동안, 메모리 소자(555)를 프로그래밍하는데 사용되는 신호는 ("IA"라는 라벨이 붙은 화살표로서 도 9에 기호적으로 도시된) 전류(IA)가 메모리 소자(555)를 통해 전극들(551 및 552) 사이에서(예를 들어, 전극(551)으로부터 전극(552)으로) 흐르도록 할 수 있다. 단면적(903)이 단면적들(901 및 902) 각각보다 더 작을 수 있기 때문에, 단면적(903)에서의 전류 밀도가 단면적들(901 및 902) 각각에서의 전류 밀도보다 더 높을 수 있다. 상이한 전류 밀도들은 부분들(501, 502, 및 503)에서의 물질이 프로그래밍 동작 동안 상이하게 동작하도록 함으로써, 메모리 소자(555)가 두께(914)를 갖는 비정질 영역(913)을 가지도록 할 수 있다. 도 9의 두께(914)는 도 6 내지 도 8의 두께들(614, 714, 및 814) 중 하나를 나타낼 수 있다. (전극들(551 및 552) 둘 모두에 수직이거나 전류(IA)의 방향에 평행한 방향에서 취해지는) 비정질 영역(913)의 단면이 도 6 내지 도 8의 비정질 영역들(613, 713, 및 813) 중 하나로서 도 6 내지 도 8에 도시되어 있다. 프로그래밍 동작 동안 도 5 및 도 9의 부분들(501, 502 및 503)에서의 물질의 동작이 도 10 및 11을 참조하여 이하에 설명된다.
도 10은 본 발명의 다양한 실시예들에 따른 도 5의 메모리 소자(555)를 리셋하는 예시적 프로그래밍 동작 동안의 부분(503)에서의 물질에 대한 온도 대 시간의 그래프이다. 다음 설명은 도 5 내지 도 10과 관련된다. 도 10에서, 화살표(1001)는 부분(503)에서의 물질이 결정질 상으로부터 비정질 상으로 변화하는 것을 기호적으로 도시한다. 도 9에 도시된 바와 같이, 부분(503)이 부분들(501 및 502) 각각의 단면적보다 더 작은 단면적(예를 들어, 단면적(903))을 가질 수 있기 때문에, 부분(503)에서의 물질은 결정질 상으로부터 비정질 상으로 변화할 수 있는 반면, 부분들(501 및 502)에서의 물질은 동일한 결정질 상으로 유지될 수 있다. 따라서, 도 10의 그래프는 부분(503)에서의 물질에 대한 온도 대 시간에 집중한다.
시간 T0에서, 메모리 소자(555)의 부분들(501, 502, 및 503)은 동일한 결정질 상(예를 들어, 도 5의 결정질 상(513)을 가져서, 메모리 소자(555)가 저항 상태(533)와 같은 저항 상태를 가질 수 있다(도 5).
도 10에서 시간 T0로부터 시간 T3까지, 신호(예를 들어, 도 2, 도 3, 또는 도 4의 라인 BL으로부터의 신호와 유사하거나 동일한 신호)가 메모리 소자(555)를 프로그래밍하기 위하여 메모리 소자(555)에 인가될 수 있다. 전류(예를 들어, 도 9의 전류(IA))가 메모리 소자(555)를 통해 흐를 수 있고, 부분(503)에서의 물질이 자체-가열(self-heat)되도록 할 수 있다. 시간들 T0 및 T1 사이에서, 부분(503)에서의 물질의 온도가 상승하고, 물질의 결정화(또는 유리 전이) 온도(Tc)를 초과하고 나서, 물질의 용융점 온도(Tm)에 도달하거나 이를 초과할 수 있도록 신호의 값이 제어될 수 있다. 시간 T1에서, 부분(503)에서의 물질이 용융되어 액체가 될 수 있다.
시간들 T1 및 T3 사이에서, 부분(503)에서의 물질이 냉각되도록 하기 위하여, 예를 들어, 시간들 T1 및 T2 사이에서 고속으로 냉각되도록 하기 위하여 신호의 값이 제어(예를 들어, 감소 또는 비활성화)될 수 있다. 그 후, 부분(503)에서의 물질은 (예를 들어, 시간 T2 및 T3 사이에서) 비정질 상에 진입하여, 메모리 소자(555)가 비정질 영역들(613, 713, 및 813)(도 6 내지 도 8) 중 하나와 같은 비정질 영역을 가지도록 할 수 있다.
도 9에 도시된 바와 같이, 부분들(501 및 502) 각각은 부분(503)의 단면적보다 더 큰 단면적(예를 들어, 단면적(901 또는 902))을 가질 수 있다. 그러므로, 부분들(501 및 502) 각각에서의 전류 밀도가 부분(503)의 전류 밀도보다 더 작을 수 있다. 따라서, 도 10의 시간 T0 및 T3 사이의 프로그래밍 동작 동안, 부분(503)에서의 물질은 가열, 용융, 냉각, 및 "비정질화"될 수 있는 반면, 부분들(501 및 502)에서의 물질은 또한 가열될 수 있지만, 부분들(501 및 502)에서의 전류 밀도가 부분들(501 및 502)에서의 물질이 용융점 온도(Tm)에 도달하도록 하는데 불충분할 수 있기 때문에 결정질 상으로 유지될 수 있다. 결과적으로, 프로그램 동작 동안, 부분들(501 및 502)에서의 물질은 결정질 상(예를 들어, 도 5 내지 도 8의 결정질 상(513))으로 유지될 수 있다.
도 9에 도시된 바와 같이, 부분(503)은 전극들(551 및 552)과 간접적으로 접촉할 수 있고(또는, 부분들(501 및 502)에 의해 전극들(551 및 552)로부터 격리될 수 있고), 부분(503)에 대한 전극들(551 및 552)의 히트 싱크 효과(heat sink effect)는 부분들(501 및 502)이 부분(503)으로부터의 열이 전극들(551 및 552)에 전달("싱크")되는 것을 방지하거나 감소시킬 수 있기 때문에 상대적으로 낮을 수 있다. 따라서, 부분(503)이 도 10의 시간들 T0 및 T1 사이에서 발생시키는 열의 대부분은 주로 부분(503)에서 머무를 수 있고, 상기 부분이 용융점 온도에 빠르게 도달하도록 할 수 있다. 그러므로, 프로그래밍 시간이 감소될 수 있고, 상대적으로 더 낮은 전류량이 사용될 수 있고, 전력이 절약될 수 있다. 더구나, 부분(503)이 전극들(551 및 552)에 간접적으로 접촉하기 때문에, 이러한 전극들은 전극(551 또는 552), 또는 이들 둘 모두가 부분(503)과 직접적으로 접촉하는 경우에 비하여 상대적으로 더 낮은 온도에 머무름으로써, 디바이스 신뢰도가 개선될 수 있다. 또한, 부분들(501 및 502)의 단면적들(901 및 902)에 대한 부분(503)의 더 작은 단면(903)(도 9)은 또한 프로그래밍 동작 동안 사용되는 전류 및 전력을 낮출 수 있다.
도 10의 시간 T0로부터 T3까지 수행될 활동들은 메모리 소자(555)를 "리셋(reset)"하는(예를 들어, 메모리 소자(555)의 적어도 일부의 물질을 결정질 상으로부터 비정질 상으로 변화시키는) 리셋 활동들이라고 칭해질 수 있다. 리셋 활동들 이후에(예를 들어, 시간 T3 이후에), 메모리 소자(555)는 시간 T0 이전의 자신의 저항 상태(도 5의 저항 상태(533))와 상이한 저항 상태(예를 들어, 도 6 내지 도 8의 저항 상태들(633, 733, 및 833) 중 하나)를 가질 수 있다. 따라서, 시간 T3 이후에 메모리 소자(555)에 저장된 정보는 시간 T0 이전에 가졌던 값과 상이한 값을 가질 수 있다.
도 10을 참조하여 상술된 리셋 활동들은 다른 활동들(예를 들어, "세트(set)" 활동들)에 의해 반전되어, 메모리 소자(555)의 비정질 영역을 갖는 저항 상태(예를 들어, 도 6 내지 도 8의 저항 상태들(633, 733, 또는 833))가 비정질 영역을 갖지 않는 저항 상태(예를 들어, 도 5의 저항 상태(533))로 다시 변화될 수 있다.
도 11은 도 6 내지 도 8 중 하나의 도면의 메모리 소자(555)를 세트하는 예시적 프로그래밍 동작 동안의 온도 대 시간의 그래프이다. 다음 설명은 도 5 내지 도 11과 관련된다. 도 11에서, 화살표(1101)는 부분(503)에서의 물질이 비정질 상으로부터 결정질 상으로 변화하는 것을 기호적으로 도시한다.
시간 T4에서, 메모리 소자(555)(도 6 내지 도 8)의 부분들(501 및 502) 각각에서의 물질은 결정질 상을 가질 수 있고, 부분(503)에서의 물질은 비정질 상을 가질 수 있어서, 메모리 소자(555)는 저항 상태들(633, 733, 및 833)(도 6 내지 도 8) 중 하나와 같은 저항 상태를 가질 수 있다.
도 11에서, 시간 T4로부터 시간 T7까지, 신호(예를 들어, 도 2, 도 3, 또는 도 4의 라인 BL으로부터의 신호와 유사하거나 동일한 신호)가 메모리 소자(555)를 프로그래밍하기 위하여 메모리 소자(555)에 인가될 수 있다. 전류(예를 들어, 도 9의 전류(IA))가 메모리 소자(555)를 통해 흐를 수 있고, 부분들(501, 502, 및 503)에서의 물질이 가열되도록 할 수 있다. 시간들 T4 및 T5 사이에서, 부분(503)에서의 물질의 온도가 상승하고, 물질의 결정화 온도(Tc)를 초과하지만, 용융점 온도(Tm) 아래에서 머무를 수 있도록 신호의 값이 제어될 수 있다. 예를 들어, 신호는 도 11의 시간들 T4 및 T6 사이에서 자신의 진폭이 도 10의 시간들 T0 및 T1 사이에서 사용된 신호의 진폭보다 더 작을 수 있도록 제어될 수 있다.
도 11의 시간들 T5 및 T6 사이에서, 부분들(501, 502, 및 503)에서의 물질의 온도가 일정하게(또는 실질적으로 일정하게) 유지될 수 있도록 신호의 값이 제어될 수 있다. 이 가열 조건 하에서, (시간 T4에서 비정질 상을 갖는) 부분(503)의 물질은 "재결정화(recrystalline)"될 수 있는데, 즉, 비정질 상을 떠나서 결정질 상으로 진입할 수 있다. 따라서, 시간 T5 및 T6 사이에서(또는 시간 T6으로부터, 그리고 그 후에), 도 6 내지 도 8의 비정질 영역들(613, 713, 및 813) 중 하나와 같은, 부분(503)의 비정질 영역이 재결정화되어, 부분들(501, 502, 및 503)을 갖는 메모리 소자(555)가 도 5의 결정질 상(513)과 동일한 결정질 상을 가지도록 할 수 있다.
도 11의 시간 T4로부터 시간 T7까지 수행된 활동들은 메모리 소자(555)를 "세트"하는(예를 들어, 메모리 소자(555)의 물질을 결정질 상과 동일한 상으로 변화시키는) 세트 활동들이라고 칭해질 수 있다. 세트 활동들 이후에(예를 들어, 시간 T7 이후에), 메모리 소자(555)는 시간 T4 이전의 자신의 저항 상태(예를 들어, 도 6 내지 도 8의 저항 상태들(633, 733, 및 833) 중 하나)와 상이한 저항 상태(도 5의 저항 상태(533))를 가질 수 있다. 따라서, 시간 T6 이후에 메모리 소자(555)에 저장된 정보는 시간 T4 이전에 가졌던 값과 상이한 값을 가질 수 있다.
본 명세서에서의 용어들 "리셋" 및 "세트"는 도 10 및 도 11을 참조하여 상술된 프로그래밍 동작과 같은 프로그래밍 동작 동안의 활동들을 구별하는 것을 돕기 위하여 단지 편의를 위해서 사용된다. 용어들 "리셋" 및 "세트"는 교환될 수 있어서, 도 10의 설명과 관련된 활동들이 ("리셋 대신에) "세트"라고 칭해질 수 있고, 도 11의 설명과 관련된 활동들이 ("세트" 대신에) "리셋"이라고 칭해질 수 있다.
도 5 내지 도 11의 상기 설명은 그 구조, 물질, 및 동작들을 포함하는 메모리 셀(500)과 같은 메모리 셀과 관련된다. 도 12 내지 도 22는 다양한 다른 메모리 셀들을 도시한다.
도 12 내지 도 13은 본 발명의 다양한 실시예들에 따른 메모리 소자(1222)의 부분들 사이에 수축 구조 및 중간 물질(1220)을 가지는 메모리 소자(1222)를 갖는 메모리 셀(1200)의 부분적인 단면을 도시한다. 메모리 셀(1200)은 도 12의 중간 물질(1220)을 제외하고는, 메모리 셀(500)(도 5 내지 도 11)의 구조, 물질, 및 동작들과 유사하거나 동일한 구조, 물질, 및 동작들(예를 들어, 프로그래밍 동작들)을 포함할 수 있다. 도 12에 도시된 바와 같이, 메모리 소자(1222)는 전극(1251)과 직접적으로 접촉하는 부분(1201), 전극(1252)과 직접적으로 접촉하는 부분(1202), 및 전극들(1251 및 1252)과 간접적으로 접촉하여, 부분(1201)에 의해 전극(1251)으로부터 격리될 수 있고 중간 물질(1220) 및 부분(1202)에 의해 전극(1252)으로부터 격리될 수 있는 부분(1203)(예를 들어, 프로그래밍 가능한 부분)을 포함할 수 있다. 메모리 소자(1222)가 프로그래밍될 때, 부분(1203)에서의 물질은 두께(1314)를 갖는 비정질 영역(1313)(도 13)을 제공하도록 비정질화될 수 있는 반면, 부분들(1201 및 1202)에서의 물질은 결정질 상으로 유지될 수 있다.
중간 물질(1220)은 전기 전도성 물질을 포함할 수 있고, 부분들(1201, 1202, 및 1203)의 저항 값보다 더 낮은 저항 값을 가질 수 있다. 중간 물질(1220)은 도 5의 전극들(551 및 552)의 물질들과 유사하거나 동일한 물질, 또는 다른 전도성 물질을 포함할 수 있다. 중간 물질(1220)의 더 낮은 저항은 비정질 영역(1313)(도 13)이 부분(1202) 내로 확장되는 것을 방지하기 위하여 프로그래밍 동작 동안 부분(1202)에서의 전류 밀도를 감소시킬 수 있다. 따라서, 비정질 영역(1313)의 크기의 개선된 제어가 성취될 수 있고, 비정질 영역(1313)의 크기를 기반으로 하여 메모리 셀마다 다중 비트에 대한 메모리 소자(1222)를 구성하는 것이 달성될 수 있다.
도 14 및 도 15는 본 발명의 다양한 실시예들에 따른 소자(1444)의 부분들 사이에 수축 구조 및 중간 물질(1420)을 가지는 메모리 소자(1444)를 갖는 메모리 셀(1400)의 부분적인 단면을 도시한다. 메모리 셀(1400)은 도 14의 중간 물질(1420)을 제외하고는, 도 12 및 도 13의 메모리 셀(1200)의 구조, 물질, 및 동작들과 유사하거나 동일한 구조, 물질, 및 동작들(예를 들어, 프로그래밍 동작들)을 포함할 수 있다. 도 14에 도시된 바와 같이, 메모리 소자(1444)는 전극(1451)과 직접적으로 접촉하는 부분(1401), 전극(1452)과 직접적으로 접촉하는 부분(1402), 및 전극들(1451 및 1452)과 간접적으로 접촉하여, 부분(1401)에 의해 전극(1451)으로부터 격리될 수 있고 중간 물질(1420) 및 부분(1402)에 의해 전극(1452)으로부터 격리될 수 있는 부분(1403)(예를 들어, 프로그래밍 가능한 부분)을 포함할 수 있다. 메모리 소자(1444)가 프로그래밍될 때, 부분(1403)에서의 물질은 두께(1514)를 갖는 비정질 영역(1513)(도 15)을 제공하도록 비정질화될 수 있는 반면, 부분들(1401 및 1402)에서의 물질은 결정질 상으로 유지될 수 있다.
중간 물질(1420)은 부분(1401)의 형성 동안 사용되었던 마스크(mask)의 일부를 포함할 수 있고, 상기 마스크의 일부는 도 14에 도시된 바와 같이 중간 물질(1420)로서 메모리 소자(1444) 내에 유지될 수 있다. 중간 물질(1420)은 도 5의 전극들(551 및 552)의 물질들과 유사하거나 동일한 물질, 또는 다른 전도성 물질을 포함할 수 있다. 도 14에서, 중간 물질(1420)이 마스크의 일부일 수 있기 때문에, 추가적인 프로세스 단계(예를 들어, 마스크를 제거하는 단계)가 누락(skip)됨으로써, 메모리 소자(1444)를 형성하는 프로세스가 간소화될 수 있다.
도 16 및 17은 본 발명의 다양한 실시예들에 따른 소자(1666)의 부분들 사이에 수축 구조 및 중간 물질(1620)을 가지는 메모리 소자(1666)를 갖는 메모리 셀(1600)의 부분적인 단면을 도시한다. 메모리 셀(1600)은 도 16의 중간 물질(1620)을 제외하고는, 도 14 및 도 15의 메모리 셀들(1400)의 구조, 물질, 및 동작들과 유사하거나 동일한 구조, 물질, 및 동작들(예를 들어, 프로그래밍 동작들)을 포함할 수 있다. 메모리 소자(1666)는 전극(1651)과 직접적으로 접촉하는 부분(1601), 전극(1652)과 직접적으로 접촉하는 부분(1602), 및 전극들(1651 및 1652)과 간접적으로 접촉하여, 부분(1601)에 의해 전극(1651)으로부터 격리될 수 있고 중간 물질(1620) 및 부분(1602)에 의해 전극(1652)으로부터 격리될 수 있는 부분(1603)(예를 들어, 프로그래밍 가능한 부분)을 포함할 수 있다. 중간 물질(1620)은 서브-물질들(1621 및 1622)을 포함할 수 있다. 메모리 소자(1666)가 프로그래밍될 때, 부분(1603)에서의 물질은 두께(1714)를 갖는 비정질 영역(1713)(도 17)을 제공하도록 비정질화될 수 있는 반면, 부분들(1601 및 1602)에서의 물질은 결정질 상으로 유지될 수 있다.
서브-물질들(1621 및 1622)은 전기 전도성 물질을 포함할 수 있고, 부분들(1601, 1602, 및 1603)의 저항 값보다 더 낮은 저항 값을 가질 수 있다. 서브-물질들(1621 및 1622) 둘 모두는 동일한 물질을 포함할 수 있고, 상기 물질은 도 5의 전극들(551 및 552)의 물질들과 유사하거나 동일한 물질, 또는 다른 전도성 물질을 포함할 수 있다. 서브-물질들(1621 및 1622)은 서로 상이한 물질들을 포함할 수 있다. 서브-물질들(1621 및 1622)의 포함은 도 12의 메모리 소자(1222) 및 도 14의 메모리 소자(1444) 둘 모두와 유사하거나 동일한 이점들을 메모리 소자(1666)에 제공할 수 있다.
도 18 내지 도 21은 본 발명의 다양한 실시예들에 따른 수축 구조를 가지는 메모리 소자(1888)를 갖는 메모리 셀(1800)의 부분적인 단면을 도시한다. 메모리 셀(1800)은 또한 메모리 소자(1888)로, 그리고 메모리 소자(1888)로부터 신호들을 전달하는 전극들(1851 및 1852)을 포함할 수 있다. 전극들(1851 및 1852) 및 메모리 소자(1888)는 도 5의 전극들(551 및 552), 및 메모리 소자(555)의 물질들과 유사하거나 동일한 물질을 포함할 수 있다. 메모리 셀(1800)은 메모리 소자(1888) 및 전극들(1851 및 1852)을 둘러싸는 절연 물질을 포함할 수 있다. 도 18에 도시된 바와 같이, 메모리 소자(1888)는 전극(1851)과 직접적으로 접촉하는 부분(1801), 전극(1852)과 직접적으로 접촉하는 부분(1802), 및 부분들(1801 및 1802) 사이의 부분(1803)을 포함할 수 있다. 도 18은 부분(1803)이 부분(1801)의 일부, 부분(1802)의 일부, 또는 이들 둘 모두를 포함할 수 있다는 것을 표시하기 위하여 파선 원으로 표시되는 일반적인 면적에 위치되는 부분(1803)을 도시한다. 도 18에 도시된 바와 같이, 부분(1803)은 전극들(1851 및 1852)과 간접적으로 접촉하여, 부분(1801)에 의해 전극(1851)으로부터 격리될 수 있고 부분(1802)에 의해 전극(1852)으로부터 격리될 수 있다. 도 18의 부분(1803)은 메모리 소자(1888)의 프로그래밍 가능한 부분(또는 프로그래밍 가능한 볼륨)이라고 칭해질 수 있다.
도 18은 메모리 소자(1888)가 부분들(1801, 1802, 및 1803)에서의 물질(메모리 소자(1888)의 물질)이 동일한 결정질 상(1813)을 가지는 저항 상태(1833)를 가질 수 있는 예를 도시한다. 메모리 소자(1888)는 저항 상태들(1933, 2033, 및 2133)(도 19 내지 도 21)과 같은 다른 저항 상태들을 가지도록 프로그래밍될 수 있다. 도 5 내지 도 11을 참조하여 상술된 프로그래밍 동작들과 유사하거나 동일한 프로그래밍 동작은 도 18의 메모리 소자(1888)가 2 비트의 값을 나타내는 정보에 대응하는 저항 상태들(1833, 1933, 2033, 및 2133) 중 하나를 가지도록 할 수 있다. 메모리 소자(1888)는 2를 초과하는(3, 4, 또는 다른 수) 비트의 값을 나타내는 정보에 대응하는 다른 수(예를 들어, 8, 16, 또는 다른 수)의 저항 상태들을 가지도록 프로그래밍되도록 구성될 수 있다.
도 18 내지 도 21에 도시된 바와 같이, 메모리 소자(1888)는 수축 구조를 가져서, 부분(1803)에서의 넓이(예를 들어, 도 22에 상세히 도시된 바와 같이, 부분(1803)의 단면))가 부분들(1801 및 1802) 각각의 넓이보다 더 좁을 수 있다. 메모리 소자(1888)의 수축 구조 때문에, 부분들(1801 및 1802)에서의 물질은 메모리 소자(1888)가 프로그래밍될 때, 상이하게 동작할 수 있다. 예를 들어, 프로그래밍 동작 동안, 부분들(1801 및 1802)에서의 물질은 동일한 결정질 상(1813)(도 18 내지 도 22)으로 유지될 수 있는 반면, 부분(1803)에서의 물질은 두께(1914)를 갖는 비정질 영역(1913)(도 19), 두께(2014)를 갖는 비정질 영역(2013)(도 20), 또는 두께(2114)를 갖는 비정질 영역(2113)(도 21)을 제공하도록 결정질 상(1813)(도 18)으로부터 비정질 상으로 변화할 수 있다.
도 22는 도 18의 메모리 소자(1888) 및 전극들(1851 및 1852)의 3-차원 뷰를 도시한다. 도 22에 도시된 바와 같이, 메모리 소자(1888)는 수축 구조를 가져서, 부분(1801)이 경사부(2261)를 가질 수 있고, 부분(1802)이 경사부(2262)를 가질 수 있게 된다. 부분(1803)은 경사부들(2261 및 2262) 중 적어도 하나를 포함할 수 있다. 메모리 소자(1888)는 불균일한 단면적들(음영 라인들을 갖는 면적들)(2201, 2202, 및 2203)을 가질 수 있다. 단면적(2201)은 전극(1851)과 직접적으로 접촉할 수 있는 부분(1801)의 면적을 포함할 수 있다. 단면적(2202)은 전극(1852)과 직접적으로 접촉할 수 있는 부분(1802)의 면적을 포함할 수 있다. 단면적(2203)은 부분(1803)의 면적을 포함할 수 있다. 도 22에 도시된 바와 같이, 단면적(2203)은 단면적들(2201 및 2202) 각각보다 더 작을 수 있다. 프로그래밍 동작 동안, 메모리 소자(1888)를 프로그래밍하는데 사용되는 신호는 ("IB"라는 라벨이 붙은 화살표로서 도 22에 기호적으로 도시된) 전류(IB)가 메모리 소자(1888)를 통해 전극들(1851 및 1852) 사이에서(예를 들어, 전극(1851)으로부터 전극(1852)으로) 흐르도록 할 수 있다. 단면적(2203)이 단면적들(2201 및 2202) 각각보다 더 작을 수 있기 때문에, 단면적(2203)에서의 전류 밀도가 단면적들(2201 및 2202) 각각에서의 전류 밀도보다 더 높을 수 있다. 상이한 전류 밀도들은 부분들(1801, 1802, 및 1803)에서의 물질이 프로그래밍 동작 동안 상이하게 동작하도록 하여, 메모리 소자(1888)가 두께(2214)를 갖는 비정질 영역(2213)을 가지도록 할 수 있다. 도 22의 두께(2214)는 도 19 내지 도 21의 두께들(1914, 2014, 및 2114) 중 하나를 나타낼 수 있다. (전극들(1851 및 1852) 둘 모두에 수직인 방향에서 취해진) 비정질 영역(2213)의 단면이 도 19 내지 도 21의 비정질 영역들(1913, 2013, 및 2113) 중 하나로서 도 19 내지 도 21에 도시되어 있다.
도 5 내지 도 22의 메모리 셀들(500, 1200, 1400, 1600, 및 1800)은 도 23 내지 도 56을 참조하여 이하에 설명되는 프로세스들과 유사하거나 동일한 프로세스들에 의해 형성될 수 있다.
도 23 내지 도 34는 본 발명의 다양한 실시예들에 따른 수축 구조를 가지는 메모리 소자를 갖는 메모리 셀을 형성하는 다양한 프로세스들을 도시한다. 도 34는 도 23 내지 도 34를 참조하여 설명되는 다양한 프로세스들의 완료 이후의 메모리 셀(3400)을 도시한다. 도 23 내지 도 33은 메모리 셀이 형성되고 있는 동안의 메모리 셀(3400)(도 34)의 부분들을 도시한다. 명확히 하기 위하여, 도 23 내지 도 56은 단면 라인들을 갖는 일부 구성요소들(예를 들어, 메모리 소자들) 및 단면 라인들을 갖지 않는 일부 다른 구성요소들을 도시한다. 또한, 본원에 설명된 실시예들에 초점을 맞추는 것을 돕기 위하여, 도 23 내지 도 56은 본원에 설명된 메모리 셀들(예를 들어, 메모리 셀들(3400, 3800, 4200, 4400, 4900, 5100, 5200, 5300, 및 5600))에 액세스하기 위하여 형성될 수 있는 액세스 구성요소들과 같은 추가적인 구성요소들의 형성을 생략한다. 이러한 메모리 셀들에 대한 액세스 구성요소들은 도 2 내지 도 4에 개략적으로 도시되어 있는 액세스 구성요소들(211, 311, 및 411)과 유사하거나 동일할 수 있다.
도 23은 기판(2310) 및 기판(2310) 상에 형성된 전도성 물질(2351)을 도시한다. 기판(2310)은 전도성 물질(2351)에 결합될 수 있는 하나 이상의 액세스 구성요소들 중 적어도 일부를 형성할 수 있는 다른 회로 소자들을 포함할 수 있다. 전도성 물질(2351)을 형성하는 것은 기판(2310) 상에 전도성 물질을 증착하는 것을 포함할 수 있다. 전도성 물질(2351)의 물질은 도 5의 전극(551 또는 552)의 물질들과 유사하거나 동일한 전도성 물질을 포함할 수 있다.
도 24에서, 전극(2451) 및 절연체(insulator)들(2411 및 2412)이 당업계에 공지된 기술을 통하여 형성될 수 있다. 전극(2451)을 형성하는 것은 전도성 물질(2351)의 일부를 제거하는 것을 포함할 수 있다. 전극(2451)을 형성하는 것은 (예를 들어, 패터닝(patterning)하기 위한 마스크를 사용하여) 전도성 물질(2351)을 패터닝하는 것을 포함할 수 있다. 절연체들(2411 및 2412)을 형성하는 것은 기판(2310) 및 전극(2451) 위에 절연 물질(예를 들어, 실리콘 산화물과 같은 유전체 물질 또는 다른 절연 물질)을 증착하고 나서, 절연체들(2411 및 2412)을 형성하기 위하여 예를 들어, 화학적 기계적 연마(Chemical Mechanical Polishing: CMP)를 통하여 상기 절연 물질을 평탄화하는 것을 포함할 수 있다. 절연체들(2411 및 2412), 및 전극(2451)은 대안적인 기술에 의해 형성될 수도 있다. 예를 들어, 대안적인 기술은 기판(2310) 위에 절연 물질을 증착하고 절연 물질 내에 비아(via)를 형성함으로써, 절연체들(2411 및 2412)과 같은 절연체들을 형성하는 것을 포함할 수 있다. 그 후, 전도성 물질이 비아 내로 증착되고 나서, 전극(2451)을 형성하기 위하여 전도성 물질을 평탄화하는 프로세스, 예를 들어, CMP가 수행될 수 있다.
도 25에서, 물질(2501), 마스크(2511), 및 포토레지스트(photoresist)(2512)가 전극(2451) 및 절연체들(2411 및 2412) 상에 및/또는 위에 형성될 수 있다. 본원에 사용된 바와 같이, 2개 이상의 물질들에 대해 사용되는 용어 "상(on)", 즉, 다른 하나 "상의" 하나는 물질들 사이의 적어도 어떤 접촉을 의미하는 반면, "위(over)"는 물질들이 아주 근접하지만, 하나 이상의 추가적인 개재된 물질들을 가져서, 아마도 접촉이 가능하지만 요구되지 않는 것을 의미한다. "상"도 "위"도 이와 같이 기술되어 있지 않다면, 본원에 사용된 바와 같은 임의의 방향성을 의미하지 않는다. 도 25에서, 물질(2501)은 상이한 상들 사이에서 변화하도록 구성될 수 있는 물질(예를 들어, 칼코게나이드-계 물질)과 같은, 도 5의 메모리 셀(500)의 부분(501)의 물질들과 유사하거나 동일한 전도성 물질을 포함할 수 있다. 도 25에서, 마스크(2511)를 형성하는 것은 물질(2501) 상에 당업계에 공지되어 있는 물질들을 증착하는 것을 포함할 수 있다. 마스크(2511)는 실리콘 산화물, 실리콘 질화물, 비정질 탄소, 또는 투명 탄소와 같은 물질, 또는 티타늄 질화물과 같이, 도 5의 전극들(551 및 552)의 물질과 유사하거나 동일한 다른 물질을 포함할 수 있다. 마스크(2511) 및 포토레지스트(2512)는 도 27을 참조하여 이하에 설명되는 바와 같이 물질(2501)의 일부를 제거(예를 들어, 에칭(etching))하는데 사용될 수 있다.
도 26에서, 도 25의 마스크(2511)의 어떤 부분 및 포토레지스트(2512)의 어떤 부분이 예를 들어, 포토리소그래피(photolithography) 및 에치와 같은 기술들을 사용하여 도 25의 마스크(2511) 및 포토레지스트(2512)를 패터닝함으로써 제거된 이후에, 마스크(2511)의 나머지 부분 및 포토레지스트(2512)의 나머지 부분이 형성된다. 도 26에서, 마스크(2511)의 나머지 부분 및 포토레지스트(2512)의 나머지 부분은 화살표들(2610)로 표현된 바와 같이, 에칭과 같은 기술들에 의해 물질(2501)의 어떤 부분을 제거하기 위한 마스킹 구조로서 사용될 수 있다.
도 27에서, 부분(2701)이 형성된다. 부분(2701)은 물질(2501)의 어떤 부분이 제거된 이후의 도 26의 물질(2501)의 나머지 부분이다. 도 27에 도시된 바와 같이, 부분(2701)은 더 큰 부분(2711)(또는 베이스) 및 경사부(2713)를 갖는 원뿔과 같은 형상을 가질 수 있다.
도 28에서, 절연체들(2811 및 2812)이 형성될 수 있다. 절연체들(2811 및 2812)은 도 27의 마스크(2511)의 나머지 부분 및 포토레지스트(2512)의 나머지 부분이 제거되기 이전 또는 이후에 형성될 수 있다. 절연체들(2811 및 2812)을 형성하는 것은 (마스크(2511)의 나머지 부분 및 포토레지스트(2512)의 나머지 부분이 제거되지 않았던 경우에 마스크(2511)의 나머지 부분 및 포토레지스트(2512)의 나머지 부분을 포함하는) 도 27에 도시된 다른 구성요소들 상에 및/또는 위에 절연 물질을 증착하고 나서, 절연체들(2811 및 2812)을 형성하기 위하여 상기 절연 물질을 평탄화(예를 들어, CMP 평탄화를 포함함)하는 것을 포함할 수 있다.
도 29에서, 물질(2902), 마스크(2911), 및 포토레지스트(2912)가 형성될 수 있다. 물질(2902)을 형성하는 것은 부분(2701) 및 절연체들(2811 및 2812) 상에 및/또는 위에 물질을 증착하는 것을 포함할 수 있다. 물질(2902)은 상이한 상들 사이에서 변화하도록 구성될 수 있는 물질(예를 들어, 칼코게나이드-계 물질)과 같은, 부분(2701)(도 29) 또는 도 5의 메모리 셀(500)의 부분(502)의 물질들과 유사하거나 동일한 전도성 물질들을 포함할 수 있다. 도 29에서, 마스크(2911) 및 포토레지스트(2912)를 형성하는 것은 물질(2902) 상에 및/또는 위에 물질(예를 들어, 실리콘 산화물, 실리콘 질화물, 비정질 탄소, 또는 투명 탄소, 또는 다른 물질)을 증착하고, 마스크(2911) 위에 포토레지스트 물질을 증착하는 것을 포함할 수 있다. 마스크(2911) 및 포토레지스트(2912)는 도 31을 참조하여 이하에 설명되는 바와 같이 물질(2902)의 일부를 제거하는데 사용될 수 있다.
도 30에서, 마스크(2911) 및 포토레지스트(2912)의 어떤 부분(도 29)이 예를 들어, 포토리소그래피 및 에치와 같은 기술들을 사용하여 마스크(2911) 및 포토레지스트(2912)를 패터닝함으로써 제거된 이후에, 마스크(2911)의 나머지 부분 및 포토레지스트(2912)의 나머지 부분이 형성된다. 도 30에서, 마스크(2911)의 나머지 부분 및 포토레지스트(2912)의 나머지 부분은 화살표들(3010)로 표현된 바와 같이, 에칭과 같은 기술들에 의해 물질(2902)의 어떤 부분을 제거하기 위한 마스킹 구조로서 사용될 수 있다.
도 31에서, 부분(3102)이 형성된다. 부분(3102)은 물질(2902)의 어떤 부분이 제거된 이후의 도 30의 물질(2902)의 나머지 부분이다.
도 32에서, 절연체들(3211 및 3212)이 형성될 수 있다. 절연체들(3211 및 3212)은 실리콘 산화물과 같은 물질 또는 다른 절연 물질을 포함할 수 있다. 절연체들(3211 및 3212)은 마스크(2911)(도 31)의 나머지 부분 및 포토레지스트(2912)(도 31)의 나머지 부분이 제거되기 이전 또는 이후에 형성될 수 있다. 도 32에서, 절연체들(3211 및 3212)을 형성하는 것은 부분(3102) 및 절연체들(2811 및 2812) 위에 절연 물질을 증착하고 나서, 절연체들(3211 및 3212)을 형성하기 위하여 상기 절연 물질을 평탄화(예를 들어, CMP 평탄화를 포함함)하는 것을 포함할 수 있다.
도 33에서, 전도성 물질(3352)이 부분(3102) 및 절연체들(3211 및 3212) 상에 형성될 수 있다. 전도성 물질(3352)을 형성하는 것은 부분(3102) 및 절연체들(3211 및 3212) 상에 전도성 물질을 증착하는 것을 포함할 수 있다. 전도성 물질(3352)은 도 5의 전극(551 또는 552)의 물질들과 유사하거나 동일한 물질을 포함할 수 있다.
도 34에서, 전극(3452) 및 절연체들(3411 및 3412)이 형성될 수 있다. 전극(3452)을 형성하는 것은 전도성 물질(3352)의 일부를 제거하는 것(예를 들어, 패터닝하는 것)을 포함할 수 있다. 절연체들(3411 및 3412)을 형성하는 것은 전극(3452) 및 절연체들(3211 및 3212) 상에 절연 물질(예를 들어, 실리콘 산화물 또는 다른 절연 물질)을 증착하고 나서, 절연체들(3411 및 3412)을 형성하기 위하여 상기 절연 물질을 평탄화(예를 들어, CMP 평탄화를 포함함)하는 것을 포함할 수 있다. 도 34의 전극(3452) 및 부분(3012)이 대안적인 기술에 의해 형성될 수도 있다. 상술된 바와 같이, 도 34의 부분(3102)은 도 29의 물질(2902)로부터 형성된다. 대안적인 기술은 마스크(2911) 및 포토레지스트(2912)가 형성되기 이전에 도 29의 물질(2902) 상에 전도성 물질(예를 들어, 전도성 물질(3352))을 순차적으로 증착하고 나서, 전도성 물질 및 물질(2902) 둘 모두 위에 마스크(2911) 및 포토레지스트(2912)를 형성하는 것을 포함할 수 있다. 따라서, 대안적인 기술은 (도 34의 전극(3452)을 생성하는) 전도성 물질 및 (도 34의 부분(3102)을 생성하는) 물질(2902) 둘 모두를 패터닝하는데 동일한 마스크(2911) 및 포토레지스트(2912)(도 29)를 사용할 수 있다. 대안적인 기술에서, 절연체들(3211, 3212, 3411, 및 3412)(도 34)은 예를 들어, 전극(3452) 및 절연체들(2811 및 2812)(도 34) 위에 절연 물질을 증착하고 나서, 상기 절연 물질을 평탄화(예를 들어, CMP 평탄화를 포함함)함으로써, 전극(3452) 및 부분(3102)이 형성된 이후에 형성될 수 있다.
도 34에 도시된 바와 같이, 메모리 셀(3400)은 부분(2701), 부분(3102), 및 부분(3403)을 갖는 메모리 소자(3444)를 포함할 수 있다. 부분(3403)은 부분(2701) 또는 부분(3102)의 적어도 일부, 또는 이들 둘 모두를 포함할 수 있다. 부분(3403)은 도 5의 부분(503)에 대응할 수 있고, 도 34의 메모리 소자(3444)의 프로그래밍 가능한 부분이라고 칭해질 수 있다. 메모리 셀(3400)은 도 5의 메모리 셀(500)에 대응할 수 있다. 따라서, 도 23 내지 도 34를 참조하여 상술된 프로세스들과 유사하거나 동일한 프로세스들이 도 5의 메모리 셀(500)을 형성하는데 사용될 수 있다.
도 35 내지 도 38은 본 발명의 다양한 실시예들에 따른 압축 구조 및 중간 물질을 가지는 메모리 소자를 갖는 메모리 셀을 형성하는 다양한 프로세스들을 도시한다. 도 38은 도 35 내지 도 38을 참조하여 설명되는 다양한 프로세스들 이후의 메모리 셀(3800)을 도시한다. 도 35 내지 도 37은 메모리 셀이 형성되고 있는 동안의 도 38의 메모리 셀(3800)의 부분들을 도시한다.
도 35 내지 도 38을 참조하여 설명되는 프로세스들은 도 35 내지 도 48에 도시된 중간 물질(3520)을 형성하는 프로세스들을 제외하고는, 도 28 내지 도 34를 참조하여 상술된 프로세스들과 유사하거나 동일한 프로세스들을 포함할 수 있다. 따라서, 간소화를 위하여, 도 28 내지 도 38에서의 유사하거나 동일한 프로세스들 및 구성요소들은 동일한 참조 번호들을 부여받는다.
도 35는 부분(2701), 절연체들(2811 및 2812), 전극(2451), 절연체들(2411 및 2412), 및 기판(2310) 위에 형성된 중간 물질(3520)을 도시한다. 중간 물질(3520)을 형성하는 것은 부분(2701) 및 절연체들(2811 및 2812) 상에 물질을 증착하는 것을 포함할 수 있다. 중간 물질(3520)은 도 13의 중간 물질(1220) 또는 다른 전도성 물질과 유사하거나 동일할 수 있다.
도 36에서, 물질(2902), 마스크(2911), 및 포토레지스트(2912)가 도 29 및 도 30을 참조하여 상술된 프로세스들과 유사하거나 동일한 프로세스들을 사용하여 중간 물질(3520) 상에 및/또는 위에 형성될 수 있다.
도 37에서, 물질(2902)의 일부 및 중간 물질(3520)의 일부가 제거되어, 부분(3102) 및 중간 물질(3520)의 나머지 부분을 남긴다.
도 38에서, 절연체들(3211, 3212), 전극(3452), 및 절연체들(3411 및 3412)이 도 34를 참조하여 상술된 프로세스들과 유사하거나 동일한 프로세스들을 사용하여 형성될 수 있다. 또한, 도 38의 전극(3452), 부분(3102), 및 중간 물질(3520)은 동일한 패터닝 프로세스를 사용하여 동시에 형성될 수 있다. 예를 들어, 도 36에서, 마스크(2911) 및 포토레지스트(2912)가 형성되기 이전에, 전도성 물질이 도 36의 물질(2902) 상에(물질(2902) 위에) 순차적으로 증착될 수 있다. 그 후, 마스크(2911) 및 포토레지스트(2912)가 동일한 패터닝 프로세스에서 도 38의 전극(3452), 부분(3102), 및 중간 물질(3520)을 형성하는데 사용될 수 있다.
도 38에 도시된 바와 같이, 메모리 셀(3800)은 부분(2701), 부분(3102), 및 부분(3803)을 가지는 메모리 소자(3888)를 포함할 수 있다. 부분(3803)은 부분(2701) 또는 부분(3102), 또는 이들 둘 모두의 적어도 일부를 포함할 수 있다. 부분(3803)은 도 12의 부분(1203)에 대응할 수 있고, 도 38의 메모리 소자(3888)의 프로그래밍 가능한 부분이라고 칭해질 수 있다. 메모리 셀(3800)은 도 12의 메모리 셀(1200)에 대응할 수 있다. 따라서, 도 35 내지 도 38을 참조하여 상술된 프로세스들과 유사하거나 동일한 프로세스들이 도 12의 메모리 셀(1200)을 형성하는데 사용될 수 있다.
도 39 내지 도 42는 본 발명의 다양한 실시예들에 따른 중간 물질을 갖는 수축 구조를 가지는 메모리 소자를 갖는 메모리 셀을 형성하는 다양한 프로세스들을 도시한다. 도 42는 도 39 내지 도 42를 참조하여 설명되는 다양한 프로세스들 이후의 메모리 셀(4200)을 도시한다. 따라서, 도 39 내지 도 42는 도 42의 메모리 셀(4200)의 어떤 부분만을 도시한다.
도 39 내지 도 42를 참조하여 설명되는 프로세스들은 메모리 셀(4200)이 형성된 이후에 메모리 셀(4200)(도 42)에서 마스크(2511)(도 40 내지 도 42)의 일부를 남기는 프로세스들을 제외하고는, 도 23 내지 도 38을 참조하여 상술된 프로세스들과 유사하거나 동일한 프로세스들을 포함할 수 있다. 간소화를 위하여, 도 28 내지 도 42에서의 유사하거나 동일한 프로세스들 및 구성요소들은 동일한 참조 번호들을 부여받는다.
도 39는 마스크(2511), 포토레지스트(2512), 물질(2501), 전극(2451), 절연체들(2411 및 2412), 및 기판(2310)과 같은 도 26의 구성요소들과 유사하거나 동일한 구성요소들을 도시한다. 마스크(2511) 및 포토레지스트(2512)는 화살표들(3910)로 표시된 바와 같이, 에칭과 같은 기술들에 의해 물질(2501)의 어떤 부분을 제거하기 위한 마스킹 구조로서 사용될 수 있다.
도 40에서, 물질(2501)(도 39)의 어떤 부분이 제거된 이후에 부분(2701)이 형성된다. 도 40은 또한 부분(2701) 상의 및/또는 위의 마스크(2511)의 일부를 도시한다. 도 39를 참조하여 상술된 바와 같이, 마스크(2511) 및 포토레지스트(2512)는 물질(2501)의 어떤 부분을 제거하기 위한 마스킹 구조로서 사용될 수 있다. 물질(2501)의 어떤 부분의 제거(예를 들어, 에칭)는 전체 포토레지스트(2512) 및 마스크(2511)의 어떤 부분이 또한 (예를 들어, 에칭 동안) 제거되어, 부분(2701) 상에 마스크(2511)의 일부를 남길 수 있도록 제어될 수 있다. 도 40의 마스크(2511)의 이 일부는 메모리 셀(4200)(도 42)에서 유지될 수 있고, 도 14의 중간 물질(1420)과 유사하거나 동일할 수 있다. 따라서, 도 39의 마스크(2511)는 도 14의 중간 물질(1420)과 유사하거나 동일한 물질, 또는 다른 전도성 물질을 포함할 수 있다.
도 41에서, 절연체들(4111 및 4112)이 형성될 수 있다. 절연체들(4111 및 4112)을 형성하는 것은 마스크(2511)의 일부 위를 포함하여, 도 41에 도시된 다른 구성요소들 상에 및/또는 위에 절연 물질을 증착하고 나서, 절연체들(4111 및 4112)을 형성하기 위하여 상기 절연 물질을 평탄화(예를 들어, CMP 평탄화를 포함함)하는 것을 포함할 수 있다.
도 42는 도 41에 도시된 구성요소들이 형성된 이후에 형성되는 구성요소들을 갖는 메모리 셀(4200)을 도시한다. 도 29 내지 도 34를 참조하여 상술된 프로세스들과 유사하거나 동일한 프로세스들은 도 42의 메모리 셀(4200)의 추가적인 구성요소들을 형성하는데 사용될 수 있다. 도 42에서, 메모리 셀(4200)은 메모리 소자(4222)와, 마스크(2511)와 같은 마스크의 나머지 부분을 포함할 수 있다. 도 42에서, 메모리 소자(4222)는 부분(2701), 부분(3102), 및 부분(4203)을 포함할 수 있다. 부분(4203)은 부분(2701) 또는 부분(2102)의 적어도 일부, 또는 이들 둘 모두를 포함할 수 있다. 부분(4203)은 도 14의 부분(1403)에 대응할 수 있고, 도 42의 메모리 소자(4222)의 프로그래밍 가능한 부분이라고 칭해질 수 있다. 메모리 셀(4200)은 도 14의 메모리 셀(1400)에 대응할 수 있다. 따라서, 도 35 내지 도 42를 참조하여 상술된 프로세스들과 유사하거나 동일한 프로세스들이 도 14의 메모리 셀(1400)을 형성하는데 사용될 수 있다.
도 43 및 도 44는 본 발명의 다양한 실시예들에 따른 수축 구조를 가지는 메모리 소자를 갖는 메모리 셀을 형성하는 다양한 프로세스들을 도시한다. 도 43 및 도 44를 참조하여 설명되는 프로세스들은 도 43에 도시된 중간 물질(4322)을 형성하는 프로세스들을 제외하고는, 도 23 내지 도 42를 참조하여 상술된 프로세스들과 유사하거나 동일한 프로세스들을 포함할 수 있다. 따라서, 간소화를 위하여, 도 28 내지 도 44에서의 유사하거나 동일한 프로세스들 및 구성요소들은 동일한 참조 번호들을 부여받는다.
도 43은 중간 물질(4321)과 중간 물질(4322), 절연체들(4111, 4112, 2411, 2412), 전극(2451), 및 기판(2310)을 도시한다. 중간 물질(4321)은 도 41의 마스크(2511)의 부분과 유사하거나 동일할 수 있다. 따라서, 도 43의 중간 물질(4321)은 도 29 내지 도 42를 참조하여 상술된 프로세스들과 유사하거나 동일한 프로세스들에 의해 형성될 수 있다(예를 들어, 중간 물질(4321)은 도 39의 마스크(2511)와 같은 마스크의 나머지 부분을 포함할 수 있다). 도 43에서, 중간 물질(4322)을 형성하는 것은 도 43의 다른 구성요소들 상에 전도성 물질을 증착하는 것을 포함할 수 있다. 대안적인 방식으로, 중간 물질들(4321 및 4322) 둘 모두가 하나의 증착 단계에서 동시에 형성될 수 있다. 예를 들어, 도 27에서, 부분(2701)이 형성된 이후에, 마스크(2511) 또는 포토레지스트(2512), 또는 이들 둘 모두가 부분(2701) 위에 남겨지면서, 절연체들(2811 및 2812)이 형성될 수 있다. 그 후, 절연체들(2811 및 2812)을 평탄화하기 위하여 평탄화 프로세스와 같은 프로세스가 수행될 수 있다. 평탄화 프로세스 이후에, 마스크(2511)가 제거되어, 부분(2701) 위에 개구(opening)(예를 들어, 도 43의 중간 물질(4321)에 의해 점유되는 개구)를 남길 수 있다. 개구를 채우고 또한 절연체들(4111 및 4112)을 덮기 위하여 전도성 물질(예를 들어, 도 43의 중간 물질들(4321 및 4322) 둘 모두를 형성하는 물질)이 부분(2701) 및 절연체들(4111 및 4112) 위에 하나의 단계에서 증착될 수 있다. 따라서, 도 43에서, 중간 물질들(4321 및 4322)은 하나의 증착 단계에서 동시에 형성될 수 있다. 중간 물질들(4321 및 4322) 둘 모두는 동일한 물질을 포함할 수 있고, 상기 물질은 도 16의 서브-물질들(1612 및 1622), 또는 다른 전도성 물질과 유사하거나 동일할 수 있다. 중간 물질들(4321 및 4322)은 또한 서로 상이한 물질들을 포함할 수 있다. 중간 물질(4322)의 일부가 (예를 들어, 패터닝에 의해) 제거되어, 도 44에 도시된 바와 같이, 중간 물질(4322)의 나머지 부분을 획득할 수 있다.
도 44는 도 43에 도시된 구성요소들이 형성된 이후에 형성되는 구성요소들을 갖는 메모리 셀(4400)을 도시한다. 도 29 내지 도 42를 참조하여 상술된 프로세스들과 유사하거나 동일한 프로세스들이 도 44의 메모리 셀(4000)의 추가적인 구성요소들을 형성하는데 사용될 수 있다. 도 44에 도시된 바와 같이, 메모리 셀(4400)은 부분(2701), 부분(3102), 및 부분(4403)을 갖는 메모리 소자(4444)를 포함할 수 있다. 부분(4403)은 부분(2701) 또는 부분(3102)의 적어도 일부, 또는 이들 둘 모두를 포함할 수 있다. 부분(4403)은 도 16의 부분(1603)에 대응할 수 있고, 도 44의 메모리 소자(4444)의 프로그래밍 가능한 부분이라고 칭해질 수 있다. 메모리 셀(4400)은 도 16의 메모리 셀(1600)에 대응할 수 있다. 따라서, 도 43 및 44를 참조하여 상술된 프로세스들과 유사하거나 동일한 프로세스들이 도 16의 메모리 셀(1600)을 형성하는데 사용될 수 있다.
도 45 내지 도 49는 본 발명의 다양한 실시예들에 따른 수축 구조를 가지는 메모리 소자를 갖는 메모리 셀을 형성하는 다양한 프로세스들을 도시한다. 도 49는 도 45 내지 도 49를 참조하여 설명되는 다양한 프로세스들의 완료 이후의 메모리 셀(4900)을 도시한다. 도 45 내지 도 48은 메모리 셀이 형성되고 있는 동안의 메모리 셀(4900)(도 49)의 부분들을 도시한다.
도 45는 기판(2310) 위에 형성된 전극(2451) 및 절연체들(2411 및 2412)을 도시한다. 도 45에 도시된 구성요소들을 형성하는 프로세스들은 도 23 및 도 24를 참조하여 상술된 프로세스들과 유사하거나 동일할 수 있다.
도 46에서, 부분(4601), 절연체들(4605, 4611, 4612, 4621, 및 4622)이 형성될 수 있다. 부분(4601)은 상이한 상들 사이에서 변화하도록 구성될 수 있는 물질(예를 들어, 칼코게나이드-계 물질)과 같은, 도 5의 메모리 셀(500)의 부분(501)의 물질들과 유사하거나 동일한 전도성 물질을 포함할 수 있다. 도 46의 절연체(4605)는 실리콘 질화물과 같은 절연 물질을 포함할 수 있다. 절연체들(4611 및 4612)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 절연체들(4621 및 4622)은 실리콘 질화물 또는 알루미늄 산화물과 같은 절연 물질을 포함할 수 있다. 절연체들(4621 및 4622)은 제조 프로세스들 동안 부분(4601)을 열적으로, 화학적으로, 또는 이들 둘 모두에 의해 의도하지 않게 변경(예를 들어, 산화)되는 것으로부터 보호하기 위하여 부분(4601) 및 절연체(4605)를 캡슐화(encapsulate)할 수 있는 추가적인 보호 층들(예를 들어, 산소 또는 수소 배리어 층들)의 역할을 할 수 있다. 일부 경우들에서, 절연체들(4621 및 4622)이 생략될 수 있다. 도 46에서, 부분(4601) 및 절연체(4605)를 형성하는 것은 전극(2451) 및 절연체들(2411 및 2412) 위에 (부분(4601)을 형성하기 위한) 전도성 물질을 증착하고, 상기 전도성 물질 위에 (절연체(4605)를 형성하기 위한) 절연 물질을 증착하고 나서, 부분(4601) 및 절연체(4605)를 형성하기 위해 전도성 물질 및 절연 물질 각각의 일부를 (예를 들어, 패터닝에 의해) 제거하는 것을 포함할 수 있다. 절연체들(4611, 4612, 4621, 및 4622)은 부분(4601) 및 절연체(4605)가 형성된 이후에 형성될 수 있다.
도 47에서, 부분(4601)의 일부(예를 들어, 표면적의 일부)를 노출시키기 위하여 개구(4705)가 절연체(4605) 내에 형성될 수 있다. 개구(4705)를 형성하는 것은 도 47에 도시된 바와 같이 기울기(slope)를 가지는 경사부(4713)를 갖는 개구(4705)(예를 들어, 비아)를 형성하기 위하여 절연체(4605)의 일부를 (예를 들어, 에칭에 의해) 제거하는 것을 포함할 수 있다.
도 48에서, 부분(4802)이 형성될 수 있다. 부분(4802)은 상이한 상들 사이에서 변화하도록 구성될 수 있는 물질(예를 들어, 칼코게나이드-계 물질)과 같은, 부분(4601) 또는 도 5의 메모리 셀(500)의 부분(501)의 물질들과 유사하거나 동일한 전도성 물질을 포함할 수 있다. 도 48에서, 부분(4802)을 형성하는 것은 부분(4601)의 노출부를 덮기 위하여 전도성 물질로 개구(4705)를 채우는 것을 포함하여 절연체(4605) 위에 전도성 물질을 증착하고 나서, 도 48의 부분(4802)에 대응하는 전도성 물질의 나머지 부분을 획득하기 위하여 예를 들어, CMP 프로세스에 의해 전도성 물질의 일부를 제거하는 것을 포함할 수 있다. 도 48에 도시된 바와 같이, 도 47의 개구(4705)가 경사부(예를 들어, 도 47의 경사부(4713))를 포함하기 때문에, 부분(4802)은 또한 개구(4705)의 경사부를 따를 수 있는 경사부를 포함할 수 있다.
도 49에서, 전극(4952) 및 절연체들(4911 및 4912)이 형성될 수 있다. 전극(4952)은 도 5의 전극(551 또는 552)의 물질들과 유사하거나 동일한 전도성 물질들을 포함할 수 있다. 절연체들(4911 및 4912)은 절연체들(4611 및 4612)의 물질과 유사하거나 동일한 물질들을 포함할 수 있다. 전극(4952)을 형성하는 것은 도 49의 다른 구성요소들 위에 전도성 물질을 증착하고 나서, 전극(4952)을 획득하기 위하여 상기 전도성 물질의 일부를 제거(예를 들어, 패터닝)하는 것을 포함할 수 있다. 절연체들(4911 및 4912)을 형성하는 것은 전극(4952) 및 절연체들(4611 및 4612) 상에 절연 물질을 증착하고, 절연체들(4911 및 4912)을 형성하기 위하여 상기 절연 물질을 평탄화(예를 들어, CMP 평탄화를 포함함)하는 것을 포함할 수 있다.
도 49에 도시된 바와 같이, 메모리 셀(4900)은 부분(4802), 부분(4601), 및 부분(4903)을 가지는 메모리 소자(4999)를 포함할 수 있다. 부분(4903)은 부분(4802) 또는 부분(4601)의 적어도 일부, 또는 이들 둘 모두를 포함할 수 있다. 부분(4903)은 도 49의 메모리 소자(4999)의 프로그래밍 가능한 부분이라고 칭해질 수 있다.
도 50 및 도 51은 본 발명의 다양한 실시예들에 따른 수축 구조를 가지는 메모리 소자를 갖는 메모리 셀을 형성하는 다양한 프로세스들을 도시한다. 도 50 및 도 51을 참조하여 설명되는 프로세스들은 물질들(5002 및 5052)(도 50) 및 부분(5102) 및 전극(5152)(도 51)을 형성하는 프로세스들을 제외하고는, 도 45 내지 도 49를 참조하여 상술된 프로세스들과 유사하거나 동일한 프로세스들을 포함할 수 있다. 따라서, 간소화를 위하여 도 45 및 도 51에서의 유사하거나 동일한 프로세스들 및 구성요소들은 동일한 참조 번호를 부여받는다.
도 50은 도 50의 다른 구성요소들 위에 형성되는 물질(5002) 및 물질(5052)을 도시한다. 물질(5002)은 부분(4601)의 물질들과 유사하거나 동일한 전도성 물질을 포함할 수 있다. 물질(5052)은 도 49의 전극(4952)의 물질과 유사하거나 동일한 전도성 물질을 포함할 수 있다. 도 50에서, 물질들(5002 및 5052)을 형성하는 것은 도 49의 다른 구성요소들 위에 (도 51의 부분(5102)을 형성하기 위한) 제 1 전도성 물질을 증착하고 상기 제 1 전도성 물질 위에 (전극(5152)을 형성하기 위한) 제 2 전도성 물질을 증착하는 것을 포함할 수 있다.
도 51에서, 부분(5102), 전극(5152), 및 절연체들(5111, 5112, 5121, 및 5122)이 형성될 수 있다. 부분(5102) 및 전극(5152)을 형성하는 것은 도 51의 부분(5102) 및 전극(5152)에 대응할 수 있는 물질들(5002 및 5052) 각각의 나머지 부분을 획득하기 위하여 하나의 제거 단계에서 물질들(5002 및 5052)(도 50) 각각의 일부를 제거하는 것(예를 들어, 인 시추(in situ)로 패터닝하는 것)을 포함할 수 있다. 절연체들(5111, 5112, 5121, 및 5122)은 부분(5102) 및 전극(5152)이 형성된 이후에 형성될 수 있다. 절연체들(5111 및 5112)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 절연체들(5121 및 5122)은 실리콘 질화물 또는 알루미늄 산화물과 같은 절연 물질을 포함할 수 있다. 절연체들(5121 및 5122)은 제조 프로세스들 동안 부분(5102)이 의도하지 않게 산화되는 것으로부터 보호하기 위하여 부분(5102) 및 전극(5152)을 캡슐화할 수 있는 추가적인 절연체들의 역할을 할 수 있다. 일부 경우들에서, 절연체들(5121 및 5122)이 생략될 수 있다.
도 51에 도시된 바와 같이, 메모리 셀(5100)은 부분(4601), 부분(5102), 및 부분(5103)을 가지는 메모리 소자(5155)를 포함할 수 있다. 부분(5103)은 부분(4601) 또는 부분(5102)의 적어도 일부, 또는 이들 둘 모두를 포함할 수 있다. 부분(5103)은 도 51의 메모리 소자(5155)의 프로그래밍 가능한 부분이라고 칭해질 수 있다.
도 52는 메모리 셀(5200)을 도시한다. 메모리 셀(5200)을 형성하는 것은 도 52의 메모리 소자(5222) 내에 중간 물질(5220)을 형성하는 프로세스들을 제외하고는, 도 45 내지 도 48을 참조하여 상술된 프로세스들 중 적어도 일부와 유사하거나 동일한 프로세스들을 포함할 수 있다. 중간 물질(5220)을 형성하는 것은 (예를 들어, 도 46을 참조하여 상술된 프로세스들 동안) 부분(4601) 및 절연체(4605) 사이에 물질을 증착하는 것을 포함할 수 있다. 도 52의 중간 물질(5220)은 도 12의 중간 물질(1220)과 유사하거나 동일한 물질 또는 다른 전도성 물질을 포함할 수 있다.
도 53은 메모리 셀(5300)을 도시한다. 메모리 셀(5300)을 형성하는 것은 도 53의 메모리 소자(5333)의 중간 물질(5320)을 형성하는 프로세스들을 제외하고는, 도 50 및 도 51을 참조하여 상술된 프로세스들 중 적어도 일부와 유사하거나 동일한 프로세스들을 포함할 수 있다. 중간 물질(5320)을 형성하는 것은 (예를 들어, 도 46을 참조하여 상술된 프로세스들 동안) 부분(4601) 및 절연체(4605) 사이에 물질을 증착하는 것을 포함할 수 있다. 도 53의 중간 물질(5320)은 도 12의 중간 물질(1220)과 유사하거나 동일한 물질을 포함할 수 있다.
도 54 내지 도 56은 본 발명의 다양한 실시예들에 따른 수축 구조를 가지는 메모리 소자를 갖는 메모리 셀을 형성하는 다양한 프로세스들을 도시한다. 도 54 내지 도 56을 참조하여 설명되는 프로세스들은 도 55의 메모리 소자(5555)를 형성하는 프로세스들을 제외하고는, 도 28 내지 도 34를 참조하여 상술된 프로세스들 중 적어도 일부와 유사하거나 동일한 프로세스들을 포함할 수 있다. 따라서, 간소화를 위하여, 도 28 내지 도 34, 그리고 도 54 내지 도 56에서의 유사하거나 동일한 프로세스들 및 구성요소들은 동일한 참조 번호들을 부여받는다.
도 54는 마스크(5411)와 포토레지스트(5412), 물질(5401), 전극(2451), 절연체들(2411 및 2412), 및 기판(2310)을 도시한다. 물질(5401)은 도 26의 물질(2501)과 유사하거나 동일한 물질을 포함할 수 있다. 도 54의 구성요소들은 마스크(2511), 포토레지스트(2512), 물질(2501), 전극(2451), 절연체들(2411 및 2412), 및 기판(2310)과 같은 도 26의 구성요소들과 유사하거나 동일할 수 있다.
도 55는 도 54의 물질(5401)의 일부를 제거하는 것을 포함할 수 있는 프로세스에 의해 형성될 수 있는 메모리 소자(5555)를 도시한다(메모리 소자(5555)는 도 54의 물질(5401)의 일부이다). 예를 들어, 도 54의 물질(5401)의 적어도 어떤 부분은 부분들(5501, 5502, 및 5503)을 갖는 메모리 소자(5555)를 형성하기 위하여 (예를 들어, 방향들(5510)에서의 등방성 에칭(isotropic etching)을 사용하여) 에칭에 의해 제거될 수 있다. 따라서, 부분들(5501, 5502, 및 5503)은 부분(5503)을 형성도록 물질(5401)의 제 1 물질량(amount of material)을 제거하고, 부분(5501)을 형성하도록 물질(5401)의 제 2 물질량을 제거하고, 부분(5502)을 형성하도록 물질(5401)의 제 3 물질량을 제거하는 것을 포함할 수 있는 하나의 물질 제거 단계에 의해 형성될 수 있다. 제 1 물질량은 제 2 및 제 3 물질량들 각각보다 더 많아서, 제 1 및 제 2 부분들(5501 및 5502) 각각이 경사부를 가질 수 있도록 할 수 있다. 예를 들어, 도 55에 도시된 바와 같이, 부분(5501)이 경사부(5561)를 포함할 수 있고, 부분(5502)이 경사부(5562)를 포함할 수 있고, 부분(5503)이 경사부(5561 및 5562) 중 적어도 하나를 포함할 수 있다.
도 56은 도 55에 도시된 구성요소들이 형성된 이후에 형성되는 구성요소들을 갖는 메모리 셀(5600)을 도시한다. 도 32 내지 도 34를 참조하여 상술된 프로세스들과 유사하거나 동일한 프로세스들이 전극(5652) 및 절연체들(5611 및 5612)과 같은 도 56의 메모리 셀(5600)의 추가적인 구성요소들을 형성하는데 사용될 수 있다. 전극(5652)은 대안적인 기술에 의해서 형성될 수도 있다. 예를 들어, 대안적인 기술에서, 마스크(5411)(도 54 및 도 55)가 전도성 마스크를 포함하여, 전극(5652)(도 56)이 메모리 소자(5555)가 형성된 이후에 마스크(5411)의 나머지 부분일 수 있도록 할 수 있다. 또한, 도 56에서, 절연 물질들(예를 들어, 도 46의 절연체들(4621 및 4622)의 물질들과 유사하거나 동일한 물질들)이 메모리 소자(5555)를 캡슐화하여 상기 메모리 소자를 보호하기 위하여 면적들(5621 및 5622) 내에 형성될 수 있다. 도 56에서, 부분(5503)은 도 18의 부분(1803)에 대응할 수 있고, 도 56의 메모리 소자(5555)의 프로그래밍 가능한 부분이라고 칭해질 수 있다. 메모리 셀(5600)은 도 18의 메모리 셀(1800)에 대응할 수 있다. 따라서, 도 54 및 56을 참조하여 상술된 프로세스들과 유사하거나 동일한 프로세스들이 도 18의 메모리 셀(1800)을 형성하는데 사용될 수 있다.
당업자는 도 23 내지 도 56을 참조하여 상술된 메모리 셀들(3400, 3800, 4200, 4400, 4900, 5100, 5200, 5300, 및 5600)을 형성하는 다양한 프로세스들이 도 2 내지 도 4에 도시된 액세스 구성요소들(211, 311, 및 411)과 유사하거나 동일한 액세스 구성요소들과 같은 다른 구성요소들을 형성하는 다른 프로세스들을 포함할 수 있다는 점을 인식할 수 있다. 본원의 설명은 본원에 설명된 실시예들에 초점을 맞추는 것을 돕기 위하여 메모리 셀들의 다른 구성요소들을 형성하는 프로세스들의 설명을 생략한다.
장치(예를 들어, 메모리 디바이스(101) 및 메모리 셀들(200, 300, 400, 500, 1200, 1400, 1600, 1800, 3400, 3800, 4200, 4400, 4900, 5100, 5200, 5300, 및 5600))의 설명들은 다양한 실시예들의 구조의 일반적인 이해를 제공하기 위한 것이며, 본원에 설명된 구조들을 사용할 수 있는 장치의 모든 구성요소들 및 특징들의 완전한 설명을 제공하기 위한 것이 아니다.
상술된 구성요소들 중 어느 하나는 소프트웨어(software)를 통한 시뮬레이션(simulation)을 포함한 다수의 방식들로 구현될 수 있다. 따라서, 상술된 장치(예를 들어, 메모리 디바이스(101) 및 메모리 셀들(200, 300, 400, 500, 1200, 1400, 1600, 1800, 3400, 3800, 4200, 4400, 4900, 5100, 5200, 5300, 및 5600))는 모두 본원의 "모듈(module)들"(또는 "모듈")로서 특징지워질 수 있다. 이와 같은 모듈들은 장치들(예를 들어, 메모리 디바이스(101) 및 메모리 셀들(200, 300, 400, 500, 1200, 1400, 1600, 1800, 3400, 3800, 4200, 4400, 4900, 5100, 5200, 5300, 및 5600))의 아키텍트(architect)에 의해 희망되는 바와 같이, 그리고 다양한 실시예들의 특정 구현예들에 적합한 바와 같이, 하드웨어 회로(hardware circuitry), 단일 및/또는 다중-처리기 회로들, 메모리 회로들, 소프트웨어 프로그램 모듈들 및 오브젝트(object)들 및/또는 펌웨어, 및 이의 조합들을 포함할 수 있다. 예를 들어, 이와 같은 모듈은 소프트웨어 전기 신호 시뮬레이션 패키지(software electrical signal simulation package), 전력 사용 및 분배 시뮬레이션 패키지, 커패시턴스-인덕턴스 시뮬레이션 패키지(capacitance-inductance simulation package), 전력/열 소산 시뮬레이션 패키지(power/heat dissipation simulation package), 신호 송신-수신 시뮬레이션 패키지와 같은 시스템 동작 시뮬레이션 패키지 및/또는 다양한 가능한 실시예들을 동작시키거나 다양한 가능한 실시예들의 동작을 시뮬레이팅하는데 사용되는 소프트웨어 및 하드웨어의 조합에 포함될 수 있다.
다양한 실시예들의 장치는 고속 컴퓨터들, 통신 및 신호 처리 회로, 메모리 모듈들, 휴대용 메모리 저장 디바이스들(예를 들어, 섬 드라이브(thumb drive)들), 단일 또는 다중-처리기 모듈들, 단일 또는 다중 임베딩된 처리기들, 다중-코어 처리기들, 데이터 스위치(data switch)들, 및 다중층, 다중-칩 모듈들을 포함하는 애플리케이션-특정 모듈(application-specific module)들에서 사용되는 전자 회로를 포함하거나 상기 전자 회로에 포함될 수 있다. 이와 같은 장치들은 부가적으로 텔레비전들, 셀룰러 전화들, 개인용 컴퓨터들(예를 들어, 랩톱 컴퓨터(laptop computer)들, 데스크톱 컴퓨터(desctop computer)들, 휴대용 컴퓨터들, 테블릿 컴퓨터(tablet computer)들, 등), 워크스테이션(workstation)들, 라디오(radio)들, 비디오 플레이어(video player)들, 오디오 플레이어(audio player)들(예를 들어, MP3(Motion Picture Experts Group, Audio Layer 3) 플레이어들), 차량들, 의료 장치들(예를 들어, 심전도 모니터(heart monitor), 혈압 모니터(blood pressure monitor), 등), 셋 톱 박스(set top box), 등과 같은 다양한 전자 시스템들 내에 서브-구성요소(sub-component)들로서 포함될 수 있다.
본원에 설명된 하나 이상의 실시예들은 제 1 전극과 제 2 전극, 그리고 상기 제 1 및 제 2 전극들과 직접적으로 접촉하는 메모리 소자를 갖는 메모리 셀을 가지는 장치 및 방법들을 포함한다. 메모리 소자는 다수의 상들 사이에서 변화하도록 구성된 물질을 가지는 프로그래밍 가능한 부분을 포함할 수 있다. 프로그래밍 가능한 부분은 메모리 소자의 제 1 부분에 의해 제 1 전극으로부터 격리될 수 있고, 메모리 소자의 제 2 부분에 의해 제 2 전극으로부터 격리될 수 있다. 추가적인 장치 및 방법들을 포함하는 다른 실시예들이 도 1 내지 도 56을 참조하여 상술되었다.
상기의 설명 및 도면들은 당업자들이 본 발명의 실시예들을 실행할 수 있도록 하기 위하여 본 발명의 일부 실시예들을 설명한다. 다른 실시예들이 구조적, 논리적, 전기적 프로세스, 및 다른 변화들을 포함할 수 있다. 도면들에서, 동일한 특징들 또는 동일한 번호들은 여러 도면들 전체에 걸쳐 실질적으로 유사한 특징들을 기술한다. 예들은 단지 가능한 변화들을 대표한다. 일부 실시예들의 부분들 및 특징들이 다른 실시예들의 부분들 및 특징들에 포함되거나 다른 실시예들의 부분들 및 특징들로 대체될 수 있다. 많은 다른 실시예들이 상기의 설명을 판독 및 이해할 시에 당업자들에게 명백할 것이다. 그러므로, 본 발명의 다양한 실시예들의 범위는 첨부된 청구항들이 자격을 부여한 등가물들의 전체 범위와 함께, 첨부된 청구항들에 의해 결정된다.
요약서는 독자가 기술적인 명세서의 특징 및 요지를 빨리 확인하도록 하는 요약서를 필요로 하는 37 C.F.R. §1.72(b)에 따르기 위하여 제공된다. 요약서는 청구항들의 범위 또는 의미를 해석 또는 제한하는데 사용되지 않을 것이라는 이해와 함께 제출된다.
Claims (23)
- 삭제
- 삭제
- 삭제
- 제 1 전극 및 제 2 전극; 및
상기 제 1 및 제 2 전극들과 직접적으로 접촉하고, 다수의 상들 사이에서 변화하도록 구성되는 물질을 가지는 프로그래밍 가능한 부분을 포함하는 메모리 소자를 포함하며, 상기 프로그래밍 가능한 부분은 상기 메모리 소자의 제 1 부분에 의해 상기 제 1 전극으로부터 격리되고, 상기 프로그래밍 가능한 부분은 상기 메모리 소자의 제 2 부분에 의해 상기 제 2 전극으로부터 격리되고, 상기 프로그래밍 가능한 부분의 물질은 비정질 상(amorphous phase)을 가지고, 상기 제 1 및 제 2 부분 각각의 물질은 결정질 상(crystalline phase)을 가지는 디바이스. - 청구항 4에 있어서,
상기 제 1 및 제 2 부분들 중 적어도 하나는 경사부를 포함하고, 상기 프로그래밍 가능한 부분은 상기 경사부의 적어도 일부를 포함하는 디바이스. - 제 1 전극 및 제 2 전극; 및
상기 제 1 및 제 2 전극들과 직접적으로 접촉하고, 다수의 상들 사이에서 변화하도록 구성되는 물질을 가지는 프로그래밍 가능한 부분을 포함하는 메모리 소자를 포함하며, 상기 프로그래밍 가능한 부분은 상기 메모리 소자의 제 1 부분에 의해 상기 제 1 전극으로부터 격리되고, 상기 프로그래밍 가능한 부분은 상기 메모리 소자의 제 2 부분에 의해 상기 제 2 전극으로부터 격리되고, 상기 메모리 소자는 상기 제 1 및 제 2 부분들 사이에 중간 물질을 포함하고, 상기 중간 물질은 상기 제 1 부분, 상기 제 2 부분, 및 상기 프로그래밍 가능한 부분의 각각의 물질과 상이한 디바이스. - 제 1 전극 및 제 2 전극; 및
상이한 상들 사이에서 변화하고 상기 제 1 및 제 2 전극들 사이에서 전류를 통과시키도록 구성되는 물질을 포함하는 메모리 소자를 포함하고,
상기 메모리 소자는,
상기 제 1 전극에 결합되고, 상기 전류가 통과하도록 구성되는 제 1 단면적을 가지는 제 1 부분;
상기 제 2 전극에 결합되고, 상기 전류가 통과하도록 구성되는 제 2 단면적을 가지는 제 2 부분;
상기 제 1 및 제 2 부분들 사이에 결합되고, 상기 전류가 통과하도록 구성되는 제 3 단면적을 가지는 제 3 부분 - 상기 제 3 단면적은 상기 제 1 및 제 2 단면적들 각각보다 더 작음 -; 및
상기 제 1 및 제 2 부분들 사이의 중간 물질
을 포함하고, 상기 중간 물질은 상기 제 1, 제 2, 및 제 3 부분들 각각의 저항 값보다 더 낮은 저항 값을 가지는 디바이스. - 청구항 7에 있어서,
상기 제 1, 제 2, 및 제 3 부분들은 동일한 물질을 포함하는 디바이스. - 청구항 7에 있어서,
상기 물질은 게르마늄(germanium), 안티몬(antimony), 및 텔루르(tellurium)의 화합물을 포함하는 디바이스. - 삭제
- 제 1 전극 및 제 2 전극; 및
상이한 상들 사이에서 변화하고 상기 제 1 및 제 2 전극들 사이에서 전류를 통과시키도록 구성되는 물질을 포함하는 메모리 소자를 포함하고,
상기 메모리 소자는,
상기 제 1 전극에 결합되고, 상기 전류가 통과하도록 구성되는 제 1 단면적을 가지는 제 1 부분;
상기 제 2 전극에 결합되고, 상기 전류가 통과하도록 구성되는 제 2 단면적을 가지는 제 2 부분;
상기 제 1 및 제 2 부분들 사이에 결합되고, 상기 전류가 통과하도록 구성되는 제 3 단면적을 가지는 제 3 부분 - 상기 제 3 단면적은 상기 제 1 및 제 2 단면적들 각각보다 더 작음 -; 및
상기 제 1 및 제 2 부분들 사이의 중간 물질
을 포함하고, 상기 중간 물질은 TiN, ZrN, HfN, VN, NbN, TaN, TiC, ZrC, HfC, VC, NbC, TaC, TiB2, ZrB2, HfB2, VB2, NbB2, TaB2, Cr3C2, Mo2C, WC, CrB2, Mo2B5, W2B5, TiAlN, TiSiN, TiW, TaSiN, TiCN, SiC, B4C, WSix, MoSi2, NiCr, 도핑된 실리콘, 탄소, 백금, 니오브(niobium), 텅스텐, 및 몰리브덴 중 하나를 포함하는 디바이스. - 메모리 셀의 메모리 소자를 통한 전류 흐름을 생성하기 위하여 메모리 디바이스의 메모리 셀에 신호를 인가하는 단계를 포함하고,
상기 메모리 소자는 상기 메모리 셀의 제 1 전극 및 제 2 전극과 직접적으로 접촉하고, 상기 메모리 소자는 다수의 상들 사이에서 변화하도록 구성되는 물질을 가지는 프로그래밍 가능한 부분을 포함하고, 상기 프로그래밍 가능한 부분은 상기 메모리 소자의 제 1 부분에 의해 상기 제 1 전극으로부터 격리되고, 상기 프로그래밍 가능한 부분은 상기 메모리 소자의 제 2 부분에 의해 상기 제 2 전극으로부터 격리되고, 상기 프로그래밍 가능한 부분의 물질은 비정질 상(amorphous phase)을 가지고, 상기 제 1 및 제 2 부분 각각의 물질은 결정질 상(crystalline phase)을 가지는 방법. - 청구항 12에 있어서,
상기 신호는 상기 메모리 셀 내로 정보를 저장하기 위해 상기 메모리 디바이스의 프로그래밍 동작 동안 인가되는 방법. - 청구항 13에 있어서,
상기 신호는 상기 메모리 셀에 저장된 정보를 판독하기 위해 상기 메모리 디바이스의 판독 동작 동안 인가되는 방법. - 삭제
- 제 1 전극을 형성하는 단계;
제 2 전극을 형성하는 단계; 및
상기 제 1 및 제 2 전극들과 직접적으로 접촉하는 메모리 소자를 형성하는 단계를 포함하고, 상기 메모리 소자를 형성하는 단계는 상기 메모리 소자의 제 1 부분에 의해 상기 제 1 전극으로부터 격리되고 상기 메모리 소자의 제 2 부분에 의해 상기 제 2 전극으로부터 격리되는 상기 메모리 소자의 프로그래밍 가능한 부분을 형성하는 단계
를 포함하고, 상기 메모리 소자를 형성하는 단계는,
상기 제 1 전극 위에 물질을 증착하는 단계; 및
상기 물질의 나머지 부분을 획득하도록 상기 물질의 일부를 제거하는 단계를 포함하고, 상기 물질의 나머지 부분은 경사부를 가지고, 상기 제 1 부분은 상기 물질의 상기 나머지 부분의 적어도 일부를 포함하는 방법. - 청구항 16에 있어서,
상기 메모리 소자를 형성하는 단계는 상기 물질의 나머지 부분 위에 추가적인 물질을 증착하는 단계를 포함하고, 상기 제 2 부분은 상기 추가적인 물질의 적어도 일부를 포함하고, 상기 프로그래밍 가능한 부분은 상기 물질의 나머지 부분의 일부 및 상기 추가적인 물질의 일부 중 적어도 하나를 포함하는 방법. - 삭제
- 삭제
- 제 1 전극을 형성하는 단계;
제 2 전극을 형성하는 단계; 및
상기 제 1 및 제 2 전극들과 직접적으로 접촉하는 메모리 소자를 형성하는 단계를 포함하고, 상기 메모리 소자를 형성하는 단계는 상기 메모리 소자의 제 1 부분에 의해 상기 제 1 전극으로부터 격리되고 상기 메모리 소자의 제 2 부분에 의해 상기 제 2 전극으로부터 격리되는 상기 메모리 소자의 프로그래밍 가능한 부분을 형성하는 단계
를 포함하고, 상기 메모리 소자를 형성하는 단계는 상기 제 1 및 제 2 부분들 사이에 중간 물질을 형성하는 단계를 포함하고, 상기 중간 물질은 제 1 물질을 포함하고, 상기 제 1 및 제 2 부분들은 상기 제 1 물질과 상이한 제 2 물질을 포함하는 방법. - 청구항 20에 있어서,
상기 메모리 소자를 형성하는 단계는,
상기 제 1 전극 위에 상기 제 2 물질을 증착하는 단계;
상기 제 2 물질 위에 마스크를 형성하는 단계;
상기 제 2 물질의 나머지 부분을 획득하도록 상기 제 2 물질의 일부를 제거하기 위하여 상기 마스크를 사용하는 단계를 포함하고, 상기 제 1 부분은 상기 제 2 물질의 나머지 부분의 적어도 일부를 포함하고, 상기 중간 물질은 상기 제 2 물질의 일부가 제거된 이후에 상기 마스크의 적어도 일부를 포함하는 방법. - 제 1 전극을 형성하는 단계;
제 2 전극을 형성하는 단계; 및
상기 제 1 및 제 2 전극들과 직접적으로 접촉하는 메모리 소자를 형성하는 단계를 포함하고, 상기 메모리 소자를 형성하는 단계는 상기 메모리 소자의 제 1 부분에 의해 상기 제 1 전극으로부터 격리되고 상기 메모리 소자의 제 2 부분에 의해 상기 제 2 전극으로부터 격리되는 상기 메모리 소자의 프로그래밍 가능한 부분을 형성하는 단계
를 포함하고, 상기 메모리 소자를 형성하는 단계는,
상기 제 1 전극 위에 제 1 물질을 증착하는 단계로서, 상기 메모리 소자의 상기 제 1 부분은 상기 제 1 물질의 적어도 일부를 포함하는, 제 1 물질 증착 단계;
상기 제 1 부분의 노출부를 노출시키기 위하여 내부에 개구를 갖는 절연체를 상기 제 1 부분 위에 형성하는 단계;
상기 개구를 채우고 상기 제 1 부분의 노출부를 덮기 위하여 제 2 물질을 증착하는 단계; 및
상기 제 2 물질의 나머지 부분을 획득하도록 상기 제 2 물질의 일부를 제거하는 단계를 포함하고, 상기 메모리 소자의 상기 제 2 부분은 상기 제 2 물질의 나머지 부분의 적어도 일부를 포함하는 방법. - 청구항 22에 있어서,
상기 제 2 전극을 형성하는 단계는, 상기 제 2 물질의 일부를 제거하기 이전에, 상기 제 2 물질 위에 제 3 물질을 증착하는 단계, 및 상기 제 3 물질의 나머지 부분을 획득하도록 상기 제 3 물질의 일부를 제거하는 단계를 포함하고, 상기 제 2 전극은 상기 제 3 물질의 나머지 부분의 적어도 일부를 포함하는 방법.
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