CN112449726A - 用于3d交叉点存储器的具有减小的编程电流和热串扰的新型缩小单元结构和制造方法 - Google Patents

用于3d交叉点存储器的具有减小的编程电流和热串扰的新型缩小单元结构和制造方法 Download PDF

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Abstract

描述了系统、方法和设备，以通过存储单元的几何结构配置，通过蚀刻和其他方法，减小操作3D存储单元所需电流，在一个实施例中，通过在存储单元之间使用层合和间隙填料减小了热串扰，这继而产生更少的热量并且更好地隔离由单元产生的热，这继而允许存储单元更小尺度的制造。在单元结构和工艺流程中，通过在X和Y方向二者上的线/空间图案化期间进行湿法或干法工艺，以缩小的形状对PCM存储单元成形。结果，在存储单元柱的中间，编程电流密度最高，以仅在单元柱的中间诱发相变和熔化，从而保持远离顶部电极和底部电极，用于减小在相邻单元之间的串扰。

Description

用于3D交叉点存储器的具有减小的编程电流和热串扰的新型 缩小单元结构和制造方法
技术领域
本公开总体涉及三维电子存储器。更具体而言，本公开涉及减小编程电流和相邻存储单元之间的热串扰。
背景技术
通过改善工艺技术、电路设计、编程算法和制造工艺，平面存储单元被缩放到更小尺寸。不过，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。这样一来，针对平面存储器单元的存储密度接近上限。三维(3D)存储器架构能够解决平面存储器单元中的密度限制。此外，对电压和电编程的要求可能限制3D存储器架构的密度。
相变存储器(PCM)单元是一种非易失性固态存储器技术，其采用了相变材料在具有不同电阻的状态之间的可逆的热辅助切换，所述相变材料比如硫属元素化物化合物(chalcogenide coumpound)，如GST(锗-锑-碲)。基本存储单位(“单元”)可以被编程进入数个不同状态或电平，其呈现出不同的电阻特性。可编程单元状态可以用于代表不同数据值，允许存储信息。
PCM单元是通过自身加热以诱发非晶或晶态以表示1和0而被编程或擦除的。编程电流与PCM单元的尺寸和截面积成正比。在单电平PCM器件中，可以将每个单元设置成两种状态中的一种状态，“SET”状态和“RESET”状态，允许每个单元存储一个比特。在RESET状态(其对应于相变材料的整体非晶态)中，单元的电阻非常高。通过加热到高于其结晶点的温度并随后冷却，可以将相变材料转换成低电阻的全晶体状态。这种低电阻状态提供了单元的SET状态。如果随后将单元加热到高于相变材料熔点的高温，则材料会在快速冷却时恢复到完全非晶的RESET状态。
由于热学自加热的性质，在对相邻单元编程时会发生串扰(cross talk)。串扰是在信号之间的干扰。由于工艺技术的缩放，在相邻互连之间的间距在缩小。一个信号的切换可能会影响另一个信号。在最坏情况下，这可能会导致另一个单元的值变化，或者可能会延迟信号过渡，影响定时。这种情况被分类为信号完整性问题。
另外，由于IR降(IR＝电压＝电流×电阻)，大的编程电流要求还导致大的编程电压要求。对PCM单元中的数据的读取和写入是通过经由与每个单元相关联的一对电极向相变材料施加适当电压而实现的。在写入操作中，所得的编程信号导致相变材料被焦耳加热到适当温度，以在冷却时诱发期望的单元状态。对PCM单元的读取是使用单元电阻作为单元状态的度量来执行的。施加的读取电压导致电流流经单元，该电流取决于单元的电阻。因此，对单元电流的测量提供了对被编程单元状态的指示。为该电阻度量使用充分低的读取电压，以确保施加读取电压不会干扰被编程单元状态。然后可以通过将电阻度量与预定义的参考水平进行比较来执行单元状态检测。编程电流(I)通常在100-200μA的量级。如果单元中的写入线(WL)和位线(BL)遇到大电阻，则电压降可能很大。
因此，需要减小编程电流以及在相变存储器(PCM)单元之间的热串扰。
发明内容
在创造本技术时，发现尽管三维(3D或3-D)存储器架构能够解决平面存储单元中的密度限制问题，但3D配置可能会带来新的技术挑战。由于追求3D存储器架构的期望特征，例如3D单元更大的密度或单元制造尺寸的减小，可能会带来其他技术问题。
此类问题的一个示例是在单元之间的热串扰。在从3D单元阵列之内的一个点或一个单元产生的热被传递到另一点或单元处的相邻单元时，可能会发生热串扰。在3D存储器架构工作期间，从一个单元产生的热可能会干扰单元的正常或期望操作。随着单元尺寸的减小，因为在单元之间的热串扰而发生的问题变得越来越突出。在创建3D存储器架构中更小的间距或缩放可能由于更小的单元内距离而增大在一个单元和另一个单元之间热传递的量或速度。由于热串扰的原因，从而危及到缩放到更小尺寸、同时仍然具有功能性3D存储器阵列的能力。
因此，需要这样的方法、系统和设备，其能够克服创建3D存储器阵列的常规方法的问题，并且允许缩放3D存储器阵列，同时使它们在尽管有热串扰的情况下也能够工作。
图示和描述的是一种用于3D交叉点存储器的具有减小的编程电流和热串扰的新型缩小单元结构和制造方法。在一个方面中，在所提出的单元结构和工艺流程中，通过在X和Y方向二者上的线/空间图案化期间进行湿法或干法工艺，以缩小的形状对PCM存储单元成形。结果，在存储单元柱的中间，编程电流密度最高，以仅在单元柱的中间诱发相变和熔化，从而保持远离顶部电极和底部电极。
在一些示例性实施例中，可以竖直地布置电极和/或存储单元，而在其他实施例中，可以水平地布置电极和/或存储单元。在一些示例中，取向的组合是可能的。在其他示例中，对于存储单元相对于表面或相对于彼此的布置，竖直、水平和其他取向的组合是可能的。
在另一方面中，在柱单元中间的更小PCM截面积导致更小的编程电流要求。在相邻存储单元之间的更大距离导致更小的热串扰。比选择器尺寸更小的PCM切换区域导致选择器中更小的电流密度要求。远离顶部电极和底部电极界面的单元中间的SET和RESET区域改善了单元可靠性。在顶部电极和底部电极界面处更小的单元编程电流密度降低了对单元可靠性的担忧。
在本发明的一个实施例中，一种三维存储器包括：第一存储单元；第二存储单元；电连接第一存储单元和第二存储单元的电极；在第一存储单元和第二存储单元之间的单元内空间；以及至少部分地三维包封第一存储单元、第二存储单元和电极的第一层；以及三维填充单元内空间的间隙填充材料；第一存储单元和第二存储单元具有不均匀厚度的导电材料；并且第一存储单元和第二存储单元被配置为暴露于至少一个表面上。
本技术的其他实施例可以包括例如以下内容的任意组合：第一存储单元；第二存储单元；电连接第一存储单元和第二存储单元的电极；在第一存储单元和第二存储单元之间的单元内空间；以及至少部分地三维包封第一存储单元、第二存储单元和电极的第一层；三维填充单元内空间的间隙填充材料；第一存储单元和第二存储单元具有不均匀厚度的导电材料；并且第一存储单元和第二存储单元被配置为暴露于至少一个表面上；使用化学气相沉积法或原子沉积法来创建第一层；至少部分地并且三维包封第一层的第二层；形成附加层；添加存储单元的附加层；从以下各项构成的组中选择材料：氮化物、氧化物、相变材料、双向阈值材料、钨、纳米多孔氧化硅、氢倍半硅氧烷(HSQ)、特氟隆-AF(聚四氟乙烯或PTFE)、掺氟硅酸盐(FSG)、锆钛酸铅(PZT)、氮化硅、五氧化钽、氧化铝、二氧化锆、二氧化铪及其任意组合。
本技术的其他实施例可以包括例如以下内容的任意组合：第一电极；多个层；第二电极；以及至少部分地围绕多个层的一个或多个封装层；其中：包括存储单元的一个层在厚度上是不均匀的；以及存储器内空间位于存储单元之间，其中，利用存储单元内的填充材料填充存储器内空间。
本发明的其他实施例可以包括例如一种方法，其可以包括例如以下内容的任意组合：提供第一电极；创建堆叠体，其中，堆叠体由在第一电极的顶部创建的多个层构成；以及(1)在第一平面中：部分地蚀刻堆叠体；至少蚀刻第一层，使得第一层具有不均匀的厚度；完全蚀刻堆叠体；利用第一封装层来对层进行封装；在堆叠体的一端上暴露堆叠体以创建第一表面；以及围绕封装层提供间隙填充材料；以及提供第二电极；以及(2)在垂直于第一平面的第二平面中：部分地蚀刻材料的堆叠体；至少蚀刻第一层，使得第一层具有不均匀的厚度；蚀刻堆叠体；利用第二封装层来对层进行封装；以及围绕第二封装层提供间隙填充材料。
本发明的其他实施例可以包括例如一种方法，其可以包括例如以下内容的任意组合：提供第一电极；创建堆叠体，其中，堆叠体由第一电极的顶部上创建的多个层构成；以及(1)在第一平面中：部分地蚀刻堆叠体；至少蚀刻第一层，使得第一层具有不均匀的厚度；完全蚀刻堆叠体；利用第一封装层来对层进行封装；在堆叠体的一端暴露堆叠体以创建第一表面；以及围绕封装层提供间隙填充材料；以及提供第二电极；以及(2)在垂直于第一平面的第二平面中：部分地蚀刻材料的堆叠体；至少蚀刻第一层，使得第一层具有不均匀的厚度；蚀刻堆叠体；利用第二封装层来对层进行封装；以及围绕第二封装层提供间隙填充材料；提供围绕不均匀厚度的第一层的附加支撑层；通过比多个层中的通过完全蚀刻所蚀刻的层薄的部分蚀刻，来蚀刻多个层；添加附加封装层；将第一电极选择为具有充足的面积以形成多个存储单元；选择第一平面和第二平面中的蚀刻以具有不同厚度，从而创建具有非正方形截面的存储单元；蚀刻以创建锥形的存储单元；向第一堆叠体添加第二堆叠体。
本技术的其他实施例可以包括例如以下内容的任意组合：第一存储单元；第二存储单元；电连接第一存储单元和第二存储单元的电极；在第一存储单元和第二存储单元之间的单元内空间；至少部分地三维包封第一存储单元、第二存储单元和电极的第一层；将第一存储单元和第二存储单元配置为暴露在至少一个表面上；使用化学气相沉积法沉积第一层；使用原子沉积法沉积第一层；至少部分地三维并且包封第一多个附加层的第二层，其中多个层完全占据单元内空间；从电介质材料中构成第一层、第二层或附加层；从氮化物层(NIT)、a-C或电极层、相变材料、双向阈值切换材料(OTS)、或钨(W)中选择电介质材料；从不同材料中构成第一层和第二层；从经选择以使热反射值最大化的材料中构成第一层和第二层。根据实施例，该电极可以是碳电极或本领域技术人员已知的任何其他电极。
附图说明
在参考对示范性实施例和附图的以下描述考虑时，将进一步认识到本公开的前述方面、特征和优点，在附图中，类似附图标记表示类似的元件。在描述附图中例示的本公开的示范性实施例时，为了清晰起见可以使用具体的术语。不过，本公开的各方面并非意在限于所用的具体术语。
图1是现有技术的三维交叉点存储器的截面的等距视图。
图2是现有技术的三维交叉点存储器的截面的平面图。
图3A、3B和3C是三维交叉点存储器的多个部分以及由实施例的存储器创建的能量网格的截面图。
图4是表示干扰电流和存储单元的电阻之间关系的图。
图5是示出现有技术存储单元的图。
图6A-6M是根据本发明实施例的三维交叉点存储器的截面图。
图7描述了根据本公开示例实施例的方法。
具体实施方式
本公开解决了与现有和当前方法、系统和装置相关联的难题和问题。公开了利用层合(laminate)、湿法蚀刻、氧化物和改变在三维存储器阵列的几何结构中的特定层(即，可编程电流存储单元中的电流敏感层)的形状，以增强存储器阵列的某些特性或性质，或者减弱存储器阵列的不期望特性。本文示出的是例示本公开的原理的实施例和示例。本公开决不受限于这些实施例和示例，仅仅为了解释底层原理才给出了这些实施例和示例。尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，在不脱离本公开的实质和范围的情况下，可使用其他的配置和布置。对相关领域的技术人员显而易见的是，本公开还可用于多种其他应用。
值得注意的是，在说明书中对提及“一个实施例”、“一实施例”、“示范性实施例”、“一些实施例”等的引用仅表示所描述的实施例可以包括特定的特征、结构或特性，而且这些用语不一定指相同的实施例。此外，当特定特征、结构或特性结合实施例描述时，无论是否于文中明确教示，结合其他实施例来实现这些特征、结构或特性皆属于相关领域的技术人员的知识范围所及。
通常，术语可以至少部分地根据上下文中的用法来理解。例如，如本文所使用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于描述特征、结构或特征的复数组合，至少可部分取决于上下文。类似的，术语诸如“一”、“一个”或“该”也可以被理解为表达单数用法或传达复数用法，至少可部分取决于上下文。
应该容易理解的是，本文中的“在…上面”、“在…之上”及“在…上方”的含义应该以最宽泛的方式来解释，使得“在…上面”不仅意味着“直接在某物上”，而且还包括在某物上且两者之间具有中间特征或中间层，并且“在…之上”或“在…上方”不仅意味着在某物之上或在某物上方的含义，而且还可以包括两者之间没有中间特征或中间层(即，直接在某物上)的含义。
此外，为了便于描述，可以在本文使用诸如“在…下面”、“在…之下”、“较低”、“在…之上”、“较高”等空间相对术语来描述一个组件或特征与另一个或多个组件或特征的关系，如图所示。除了图中描绘的方向之外，这些空间相对术语旨在涵盖使用或操作中的器件的不同方位或方向。该器件可以其他方式定向(例如以旋转90度或以其它方向来定向)，并且同样能相应地以本文中所使用的空间相关描述来解释。
本文中使用的术语“衬底”可以指期望在其上形成或处理材料层的任何工件。非限制性示例包括硅、锗、二氧化硅、蓝宝石、氧化锌、碳化硅、氮化铝、氮化镓、尖晶石、氧化物上硅、氧化物上碳化硅、玻璃、氮化镓、氮化铟、氮化铝、玻璃、其组合或合金，以及其他固体材料。可以对衬底自身进行图案化。在衬底顶部上增加的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括很宽范围的半导体材料，包括，但不限于硅、锗、砷化镓、磷化铟等。或者，衬底可以由不导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指材料部分，其包括具有厚度的区域。层的范围可以在整个下层或上层结构上延伸，或者其范围可以小于下层或上层结构的范围。此外，层可以为均匀或不均匀连续结构的区域，其厚度可小于该连续结构的厚度。例如，层可以位于该连续结构的顶表面与底表面之间的任何一对水平平面、或者位于该连续结构的顶表面及底表面。层可以水平地、垂直地和/或沿着渐缩表面延伸。衬底可以是层，其可以包括一层或多层，和/或可以在其上面和/或下面具有一层或多层。层可以包含多层。例如，互连层可以包括一个或多个导体以及接触层(其中形成有接触件、互联机和/或通孔)以及一个或多个介电层。
本文中使用的术语“水平”将被理解为定义成平行于衬底平面或表面的平面，不论衬底取向如何。术语“竖直”将是指垂直于前面定义的水平的方向。相对于水平平面定义诸如“在……上方”、“在……下方”、“底部”、“顶部”、“侧面”(例如侧壁)、“高”、“低”、“上”、“上方”和“下方”等术语。术语“在……上”表示元件之间有直接接触。术语“在……上方”将允许居间的元件。
如本文所用，如果通过诸如x射线衍射(XRD)的技术测量而呈现出大于或等于30％的结晶度，则将认为材料(例如，电介质材料或电极材料)是“晶体”。非晶材料被认为是非晶态。
如本文所用，术语“第一”、“第二”和其他序数词将被理解为仅提供区分，而不是限制任何具体的空间或时间顺序。
如本文所用，术语(元素的)“氧化物”将被理解为包括除该元素和氧之外的附加成分，包括，但不限于掺杂剂或合金。如本文所用，术语(元素的)“氮化物”(NIT或Ni)将被理解为包括除该元素和氮之外的附加成分，包括，但不限于掺杂剂或合金。
热量的传递通过三种主要物理现象——对流、传导和辐射来进行。辐射是一种能量转移的方法，其不依赖于在热源和接收热量的物体之间的任何接触。另一方面，传导是在彼此直接接触的物质之间的热传递。在彼此接触的物体之间的传导速率取决于那些物体的特定物理特性。通过物体的传导取决于例如构成该物体的材料的热阻。在电路中，热传递可以通过任何这些现象发生。
也可以将传导概念化为通过声子(phonon)发生。声子是物质的周期性弹性布置中的共同(collective)激励。声子是准粒子，其可以代表材料的振动特性，或者弹性材料的各种振动模式，并且还描述弹性材料的交互粒子的交互。电介质材料和半导体中的热量主要通过声子传输。在物体由多于一种材料构成时，可以认为材料的总热阻由组成材料的热阻构成。根据实施例，电介质材料可以包括，但不限于氮化物、氧化物、相变材料、双向阈值材料、钨、纳米多孔二氧化硅(nanopourous silica)、氢倍半硅氧烷(hydrogensilsequioxane，HSQ)、特氟隆-AF(聚四氟乙烯或PTFE)、掺氟硅酸盐(FSG)、锆钛酸铅(PZT)、氮化硅、五氧化二钽、氧化铝、二氧化锆、二氧化铪及其任意组合。系统或物体之内存在多于一种材料会在这些材料之间创建边界热阻。声子还可能通过与缺陷、其他声子、晶体边界、材料中的不同同位素交互以及各种其他原因，而在材料中经历散射。当热通过在两种材料之间的界面传递时，即，在声子从一种材料移动到下一种材料时，在两种材料交界的区域可能会发生温度不连续。热阻边界，也称为界面热阻或Kapitza阻，是对界面的热流阻力的度量。热阻边界也被定义为界面处温度不连续与跨越该界面流动的热通量(heatflux)的比，并且是由当声子尝试穿过一种材料到另一种材料的界面时的强声子反射导致的。在声子从一种材料移动到下一种材料时，例如，从材料A到材料B时，声子能量的一部分被反射回到材料A中(即，反射)，而能量中的一些能力被透射到材料B中(即，透射)。通过选择构成物体的材料，或者通过创建声子必须穿过的附加边界，可以设计出更高的热阻边界。更高的热阻边界能够减慢热通过传导来传递的速率。此外，通过在适当配置中具有若干材料，可以创建很多声子必须穿过的边界。
除了生成在表面之间的热边界之外，降低由单元生成的热的量也会有利于存储单元的性能和密度特性。这可以通过减小在存储单元内使用的材料量来实现。例如，通过减少在存储单元的特定层中材料的量，可以减小电流、电压和总电流。此外，可以通过设计该特定层的几何结构来在特定点处增大电流密度。例如，如果该层减薄(例如，在凹陷或锥形形状中)，则更薄的点会具有更大电流密度。此外，通过减少在单元特定层之内材料的量，可以在单元该部分周围填充附加的材料，从而进一步增大热阻并提供在单元之间附加的热隔离。
本技术涉及解决与三维存储器中的热传递相关联的问题。图1中示出了三维(3D)存储器的一般性示例。具体而言，图1是三维交叉点存储器的截面的等距视图。存储器包括第一层存储单元5和第二层存储器单元10。在第一层存储单元5和第二层存储单元10之间是沿水平(X)方向延伸的数个字线15。在深度(Z)方向上在第一层存储单元5上方是沿竖直(Y)方向延伸的数个第一位线20，并且在第二层存储单元10的下方是沿Y方向延伸的数个第二位线25。
如图1进一步所示，可以沿Z方向重复位线、存储单元、字线、存储单元的顺序结构以创建堆叠配置。在图1的示例中，堆叠体的第一层可以包括第一层存储单元5、位线20和字线15，而堆叠体的第二层可以包括第二层存储单元10、位线25和字线15。因此，尽管第一层存储单元5和第二层存储单元10各自具有其相应组的位线20和25，但第一层存储单元5和第二层存储单元10可以共享同一组字线15。尽管图1的示例示出了4层的堆叠体配置，在其他示例中，堆叠配置可以包括任意数量的存储单元层和其他元件。在任何情况下，都可以通过选择性地激活对应于该单元的字线和位线来访问该结构中的单独存储单元。
为了选择性地激活字线和位线，存储器包括字线解码器和位线解码器(未示出)。字线解码器通过字线触点(未示出)耦接到字线，并且用于对字线地址进行解码，从而在寻址到特定字线时激活该特定字线。类似地，位线解码器通过位线触点(未示出)耦接到位线，并且用于对位线地址进行解码，从而在寻址到特定位线时激活该特定位线。因此，存储器的堆叠体配置还可以包括位线触点和解码器、以及字线触点和解码器，用于选择性地激活堆叠体中的位线和字线。例如，堆叠体配置可以被布置为元件的阵列，其中，每个阵列包括一组存储单元、以及对应组的位线、字线、位线触点和字线触点，以及位线解码器和字线解码器。进一步参考图2示出并论述字线解码器和触点，以及位线解码器和触点的定位。
图2是现有配置的三维交叉点存储器的截面的平面图。该图绘示了沿Z(深度)方向观察的截面。在本示例中，堆叠配置是2层的堆叠体。堆叠配置包括存储单元的多个阵列，包括两个顶部单元阵列60和61，以及两个底部单元阵列65和66。尽管图2中未示出单独的存储单元，但图1示出了单独的存储单元，例如，在顶部阵列中，存储单元可以被布置为图1所示的第一层存储单元5，并且在底部阵列中，存储单元可以被布置为图1所示的第二层存储单元10。
该截面包括对应于顶部单元和底部单元的字线和位线、字线触点和位线触点、以及字线解码器和位线解码器。如图所示，数个字线，例如字线30在X(水平)方向上延伸并且对应于顶部单元和底部单元两者。该截面还包括沿Y(竖直)方向延伸并且对应于存储单元60的顶部单元阵列的数个顶部单元位线，例如，位线35，以及沿竖直方向延伸并且对应于存储单元65的底部单元阵列的数个底部单元位线，例如，位线40。字线、顶部单元位线和底部单元位线通常由20nm/20nm线/空间(L/S)图案形成并且形成于硅衬底上。此外，存储器可以采用互补金属氧化物半导体(CMOS)技术。
图2中的字线对于给定单元阵列是水平对齐的。例如，如图所示，用于单元阵列60、61、65和66的字线沿X方向彼此水平对齐。这些字线中的每条字线都被示为跨越相应单元阵列的整个宽度延伸。用于给定顶部单元阵列的顶部单元位线或用于给定底部单元阵列的底部单元位线是竖直对齐的。例如，顶部单元位线35沿Y方向竖直对齐，并且底部单元位线40沿Y方向竖直对齐。顶部单元阵列的顶部单元位线和重叠的底部单元阵列的底部单元位线，例如顶部单元位线35和底部单元位线40，也是彼此水平对齐的，虽然如图2所示，它们按顺序稍微偏移以清楚地示出两层。这些位线中的每条位线都被示为跨越相应单元阵列的整个长度延伸。
图2的存储器截面包括字线触点区域45、顶部单元位线触点区域50和底部单元位线触点区域55。字线触点区域45是沿着竖直方向细长的，而顶部单元位线触点区域50和底部单元触点区域55是沿着水平方向细长的。字线触点区域45包括多个字线触点，例如，触点45a，被示为由字线触点区域45包围的点。顶部单元位线触点区域50包括多个字线触点，例如，触点50a，被示为由顶部单元位线触点区域50包围的点。底部单元位线触点区域55包括多个底部单元位线触点，例如，触点55a，其被示为由底部单元位线触点区域55包围的点。
字线触点和位线触点连接到相应的字线和位线的中间。因此，如图所示，字线触点区域45定位于字线40的水平中间，底部单元位线触点区域55定位于底部单元位线40的竖直中间，并且顶部单元位线触点区域50定位于顶部单元位线35的竖直中间。由于用于给定单元阵列的字线是水平对齐的，所以用于给定单元阵列的字线触点也是在水平方向上基本对齐的。同样，由于用于给定单元阵列的位线是竖直对齐的，所以用于给定单元阵列的位线触点也是在竖直方向上基本对齐的。
字线触点区域45还包括多个字线解码器(未示出)。字线解码器一般与字线触点区域共形(conform to)，并且一般沿着竖直方向延伸。字线解码器通过字线触点耦接到字线。顶部单元位线触点区域50也包括多个顶部单元位线解码器(未示出)。顶部单元位线解码器一般与顶部单元位线触点区域50共形，并且一般沿着水平方向延伸。顶部单元位线解码器通过顶部单元位线触点耦接到顶部单元位线。底部单元位线触点区域55也包括多个底部单元位线解码器(未示出)。底部单元位线解码器一般与底部单元位线触点区域55共形，并且一般沿着水平方向延伸。底部单元位线解码器通过底部单元位线触点耦接到底部单元位线。
从图1可以看出，现有存储器不包含任何用于防止热在一个单元与下一个单元之间转移的材料。下文描述的是能够防止热在存储单元之间转移，同时不会干扰存存储器工作的方法和系统。
参考图3A、3B和3C，在活动或干扰单元(电流从其中通过)和不活动或被干扰单元之间可以看到热串扰。尽管图3A、3B和3C是在二维中表示的，但它们代表了三维中发生的物理现象。
图3A示出了活动单元305，也称为干扰单元305，以及不活动或被干扰单元310，其中，取决于实施方式，在3D单元之间的距离大约为90纳米。干扰单元305在存储单元正常工作期间在电流经过它时会产生热量。由干扰单元305产生的热量由场315代表。场315可以代表温度的梯度或分布。亦即，场315可以通过将空间映射到表示空间温度的颜色而表示在特定物理空间处的特定温度。作为替代，场315还可以由线的接近度或密度来绘示，以表示在特定区域处的温度的更高或更低度数。尽管在图3A中在二维中示出了场315，但场315可以是三维的并向外延伸，从干扰单元305之内开始向单元305周围的空间延伸。如图3A中所示，从干扰单元305产生并分布的热跨越单元内间隙320传递到被干扰单元310。
图3B是由干扰单元产生的热传递和温度梯度的45纳米非各向同性可视化。图3B表示被缩放到比图3A更小间距的3D单元结构。在与图3A比较时，在干扰单元和被干扰单元之间的单元内距离减小，并且继而传递到被干扰单元的热量和被干扰单元的温度二者都增加。相应地，单元的减小间距，以及对被干扰单元，例如干扰单元330的热效应增大，会影响被干扰单元340的工作性质。场350可以表示在映射到彩色梯度时，在特定物理空间处的特定温度。如图3B所示，干扰单元330在被干扰单元340上的不同位置处以不同方式影响被干扰单元340。在图3B中，被干扰单元340在一端具有比单元另一端更高的热能。这种不均等的温度分布可能影响被干扰单元340的正常工作。例如，被干扰单元340的预期阻力可能由于热作用而在整个被干扰单元中不均等。
图3C是干扰单元产生的热传递和温度梯度的45纳米各向同性可视化。各向同性视图是所有方向都被均等对待的视图。当热在所有方向上以相同速率传递时，发生各向同性热传递。
从图3A-3C可以看出，随着单元内距离增大，在单元之间传递了更多热量。在三维存储器中使这个问题更加重的是，随着一层接一层地堆叠存储器，与常规的大致二维的存储器(其中，热量可以以更快速率向周围环境散发)相比，用于散热的表面积和空间减小。例如，在与平面存储器配置相比时，不能从三维存储器的中间存储层快速并且高效率地去除热量。此外，从三维存储器中的一个单元移走的热量会在所有方向上传播，由此将所有附近单元加热。
图4是在经过干扰单元(例如干扰单元405)的电流量与被干扰单元(例如被干扰单元410)的电阻之间的视觉表示。图4还表示了第一字线415、第二字线420、第一位线425和第二位线430。电流(例如重置脉冲435)可以经过字线和位线。从图4可以看出，被干扰单元的电阻作为干扰单元中电流的函数而改变。被干扰单元的变化的电阻可能会妨碍被干扰单元的正常工作。图4示出了被干扰单元的电阻可以基于干扰单元之内的增大电流而改变10倍(magnitude of 10)。被干扰单元(例如，被干扰单元410)的电阻变化至少部分是由于干扰单元(例如，干扰单元405)产生的热能而发生的。
图5是来自现有技术的交叉点存储器的图示。图5示出了顶部单元510和底部单元520。顶部单元510可以由各个层制成，例如层511、层512、层513、层514和层515。类似地，底部单元520可以由各个层制成，层521、层522、层523、层524和层525。底部单元可以连接到底部单元位线，例如位线501。顶部单元可以连接到顶部单元位线，例如位线502。底部单元和顶部单元可以连接到一条字线或两条字线。例如，顶部单元510和底部单元520可以连接到顶部单元字线和底部单元字线，例如字线503。在这种现有技术布置中，字线和位线被形成为彼此垂直。存储单元(例如，顶部单元510或底部单元520)在字线和位线的交叉点处自对齐。存储单元是竖直的并且基本为正方柱形。
存储单元(例如，利用相变材料制造的存储单元)由在单元中从经过单元的电流产生的热量来编程或擦除。这是因为热能够诱发非晶或晶体状态，其表示单元的“0”或“1”位置，即，单元是“导通”还是“重置”。经过单元的电流与存储单元的尺寸和截面积成正比。编程电流与单元电阻成比例。因此，相变存储器(PCM)单元应当被减小，以便减少所需电流的量，同时保持在PCM中诱发非晶或晶体状态的能力。
更大的编程电流要求还导致单元电压要求中的问题。这是由于跨越单元的电压降等于电流(I)乘以电阻(R)(即，Vdrop＝ICell x RCell)。相应地，减小电阻能够降低操作单元所需的电压。编程电流通常在100-200μA(微安)的量级。此外，如果将字线和位线的电阻也考虑为电压降的一部分，尤其是在字线和位线的电阻很大时，可以认为跨越单元的电压降更大。因此，所需的编程电压，即可以用于对存储单元编程或重置的电压，可以由Vprogramming＝Vhl+Ix(RCell+RCBit Line+RWord Line)表示。
此外，由于在电流通过存储单元时，在存储单元中发生的热学自加热性质，所以在对单元编程或重置时，热量可能会传递到相邻单元。这种热传递可以防止如何在单元之间没有热串扰的情况下密集地包装(pack)存储单元，从而阻碍存储单元的正常或预期操作。相应地，减小单元的电阻能够辅助所产生的热量。
图6A、6B、6C、6D、6E、6F、6G、6H、6I、6J、6K、6L、6M是根据本发明实施例的三维交叉点存储器的截面图。
图6A示出了堆叠体，诸如材料的堆叠体，其可以通过沉积或堆叠材料来创建。如图6A中所示，堆叠体600可以形成于表面，例如电极601上。尽管图6A中未示出，但在各种配置中可以与单元一起包括或组合其他部件，例如上文所述或现有技术已知的那些部件，以实现可操作的3D交叉点存储器。堆叠体600可以由各种材料或元素(例如W、a-C、双向阈值切换(OTS)或相变材料)构成。例如，堆叠体600可以由若干层构成，比如，例如层602、603、604、605、606、607和608制成，它们继而可以由元素，诸如W、a-C、双向阈值切换(OTS)或PCM构成。层606可以是PCM层。若干层可以一层在另一层上地沉积，其中电极601置于若干层下方，并且其中第一层(例如，层602)置于电极601上。可以使用任何适当的方法沉积层602-608，例如，原子沉积技术(例如，原子层沉积)。沉积的层可以通过各层彼此基本平行的方式被沉积。对层的厚度有各种公差。
图6B示出了堆叠体的截面。图6B示出了堆叠体的截面，以通过第一部分蚀刻生成柱。第一部分蚀刻可以蚀刻穿过部分存储单元以停止于ME上。可以进行部分蚀刻，以确保保留堆叠体的平行性质。可以使用任何适当的蚀刻方法。图6B示出，该蚀刻穿过层606、607和608来进行蚀刻，并且继而形成柱状结构。因此，可以形成部分柱，例如柱611、612和613。
图6C示出了堆叠体(例如，堆叠体600)的截面。可以通过选择性使用干法或湿法蚀刻来形成堆叠体，诸如图6C中所示的堆叠体。例如，可以蚀刻特定的层(例如，层606)以形成凹陷柱形状。如图6C所示，在截面图中观察时，层606具有基本凹陷的形状。可以将任何适当的方法或材料用于干法或湿法蚀刻。例如，可以为特定层(例如，层606)的干法或湿法蚀刻使用NH4OH或H2O2。湿法蚀刻是微制造技术。湿法蚀刻是一种材料去除工艺，通过其可以使用液体化学物质或蚀刻剂来去除材料。湿法蚀刻可能是各向同性的(与取向无关)或者各向异性的(取决于取向)。
图6D示出了堆叠体(例如，堆叠体600)的截面。堆叠体600可以包含封装层或多个封装层，可以通过任何适当的沉积技术来沉积封装层以保护暴露的存储单元。例如，可以在单元周围沉积层620和层621，使得层在三维中封装单元。层620和层621可以通过任何适当方法，例如通过使用原子层沉积来沉积。层620和层621可以由任何合适的材料制成。层620可以由多于一层的相同材料构成，以确保可以适当地围绕层606周围的凹陷形状。可以通过共形(conformal)涂布技术来实现对在存储堆叠体周围第一层的形成。共形涂布技术提供了技术优势，例如，所涂布材料的一致性。不过，可以使用任何适当的技术来形成在存储堆叠体周围的第一层。在示例施例中，可以使用诸如原子层沉积(ALD)的技术。原子层沉积是基于气相化学工艺的顺序使用的薄膜沉积技术。可以使用ALD技术的其他变体来沉积第一薄层。
图6E示出了堆叠体(例如，堆叠体600)的截面。可以在其他层，例如层602、层603、层604和层605之间进行蚀刻。可以穿过由ME/双向阈值切换(OTS)材料/BE(铍)/BC BL金属制成的材料进行部分蚀刻。通过这种方式，可以延长单独的柱，例如柱611、柱612和柱613，并且一直延伸到电极601。可以通过类似于层620和层621的方式、并围绕层621来形成层622。间隙材料623可以由任何适当材料创建，例如，但不限于氧化铝或高蚀刻速率氧化物。根据实施例，间隙材料623可以通过原子层沉积(ALD)氧化物、电介质上旋涂(SOD)或可流动化学气相沉积(CVD)氧化物获得。间隙填充材料的示例包括，但不限于砷化镓(GaAs)、砷化铟镓(InGaAs)、氮化镓(GaN)、氮化铝(AlN)、硫化镉(CdS)、硒化镉(CdSe)、碲化镉(CdTe)、硫化锌(ZnS)、硫化铅(PbS)和硒化铅(PbSe)，以及基于钴的化合物以及其任意组合。间隙材料623可以在三维上围绕层620、层621和层622，包括，但不限于单元内部空间(例如，在单元611和单元612之间的空间和/或在单元612和单元613之间的空间)。从图6E可以看出，第二蚀刻的厚度可以与先前蚀刻的厚度不同，即，与第二蚀刻相比，第一蚀刻可以去除附加的材料。因此，在截面中观察时，层602-605的厚度可以大于层606-608的厚度。可以使蚀刻充分垂直于电极601。不过，本文描述的蚀刻也可以相对于第一电极呈角度形成。因此，除了矩形柱形状之外，针对通过本文描述的工艺创建的存储单元也可能有附加的形状。因此，在截面图中观察时，单元可以形成其他形状，例如长方形、棱锥、梯形或半圆形。如下所述，可以将这些形状与第二平面中的其他蚀刻组合以创建更多形状。
图6F示出了堆叠体(例如，堆叠体600)的截面。图6F示出了可以平行于电极601的表面(表面630)。表面630可以是本质上在平行于电极601的两个维度上延伸的平面。当在截面图中观察时，表面630可以看起来是一条线。表面630可以通过任何适当技术形成。此类工艺的一个示例是使用化学-机械抛光或平面化。化学机械抛光是组合了机械力和化学力的工艺。以平面方式去除材料适合去除多余的材料(例如，间隙材料623、层622、层621和层608的部分或全部)。不过，可以使用其他合适的工艺来去除多余材料，比如，例如浅沟槽隔离。
图6G示出了字线(诸如字线631)的沉积。字线631可以由任何适当材料(诸如导电材料)制成。本领域的技术人员可能熟悉能够用于字线631的大量材料。
图6H是堆叠体600的另一截面图，即，图6H是与图6G处于不同方向的截面图。要理解的是，图6H可以包含未示出的其他元件。图6H示出了各种层，例如层602-607、字线631和电极601。
图6I示出了堆叠体600的截面图。图6I还示出了从截面图看到的附加柱体或柱的形成。亦即，通过适当的蚀刻工艺，形成附加的柱，诸如柱641、柱642和柱643。要理解的是，这些柱在三个维度延伸。在与先前形成的柱611、612和613组合时，两个柱创建网格图案(即，蚀刻从堆叠体600中去除网格图案材料)，这创建单独的柱单元。蚀刻工艺可以去除例如字线631、层607和层606。
图6J示出了堆叠体600的截面图。可以使用干法或湿法蚀刻使层606凹陷，从而缩小了单元。通过去除制造层606的材料的部分，所使用的干法或湿法蚀刻可以导致层606采取凹陷形状。可以将任何适当的方法或材料用于干法或湿法蚀刻。例如，可以为特定层(例如，层606)的干法或湿法蚀刻使用NH4OH或H2O2。
图6K示出了堆叠体600的截面图。可以创建附加的蚀刻，从而蚀刻穿透堆叠体600的附加层，比如，例如层602-605。可以沉积封装层，以保护暴露的层606，诸如层651。可以围绕层651沉积附加的层，例如层652。层652可以继而被层653围绕。间隙填充材料(诸如间隙填充材料654)可以存在于柱(例如，柱641和柱642)之间的单元内空间中并且围绕三维层(例如，层653)。间隙填充材料654可以由任何合适的材料制成。
图6L示出了堆叠体600的截面图。图6L示出了表面，诸如表面660。表面660可以是基本在平行于电极601的两个维度上延伸的平面。当在截面图中观察时，表面660可以看起来是一条线。表面660可以通过任何适当技术形成。此类工艺的一个示例是使用化学-机械抛光或平面化。化学机械抛光是组合了机械力和化学力的工艺。以平面方式去除材料适合去除多余的材料(例如，间隙材料654、层652、层651和层608的部分或全部)。不过，可以使用其他合适的工艺来去除多余材料，比如，例如浅沟槽隔离。
因此，通过这种方式，如图6A-6L所示，可以在三维中创建各个柱形存储单元，其中，一层单元(例如，层608)具有尺寸更小的凹陷形状，同时保留了存储单元的功能并保持了存储单元的性质。尽管图6A-6L中已经示出了截面图，但要理解的是，所述工艺在三维中进行，并且因此在电极(例如，电极601)上创建柱单元的阵列。通过这种方式形成的存储单元可以被描述为“缩小单元”，因为存储单元的一部分小于单元的其余柱体结构。由于材料缩小，该形状中间的材料量更小，其电阻更小，并且增大了通过单元的该部分的电流密度。这样允许相变仅在单元的该部分中发生，同时保持远离顶部电极和底部电极。
由于该层的一部分更小(例如，层608)，这样减小了单元的电阻，同时允许单元保持可工作。这是因为单元中材料的量减小了。另一个优点在于，由于单元中的电阻量更小，所以可以使用更少量的电流和/或电压来使单元可工作，因为在单元之间的电压降减小了。此外，由于在需要重置或编程存储单元时流经存储单元的电流量减小，所以存储单元产生的热量减少。又一个优点是，增大了在相邻存储单元之间的距离，允许减小在单元之间的热串扰。又一个优点是，由于SET和RESET区域在存储单元的中间，远离顶部电极界面和底部电极界面，因此改善了单元可靠性。此外，在顶部和底部电极处更小的电流密度降低了对单元的可靠性的担心。如上所述创建的存储单元的一个优点在于在单元之间减小的热串扰。通过增大边界热阻并且创建数个层，减小了热串扰。此外，通过填充间隙，向整个三维存储器结构提供了附加的机械支撑，这有益于将制造的尺寸减小到更小间距以及接下来对存储器的处理。
图6M示出了第二堆叠体(堆叠体690)，其以类似于堆叠体600的方式形成并且放置于堆叠体600的顶部(即在z方向)上。第二堆叠体可以使用本公开描述的方法和工艺。因此，可以通过在另一堆叠体上创建附加堆叠体，并使用本文描述的方法，以创建可操作的存储单元，从而形成三维存储器。可以根据需要重复这个过程，以创建3D存储器阵列的堆叠体。
图7描述了根据本公开一个示例实施例的方法(方法700)。该方法开始于步骤705。在步骤705中，可以通过在衬底上的堆叠体沉积来形成堆叠体(例如，堆叠体600)。衬底可以是导电材料，例如，电极(例如，电极601)。可以沉积各种材料以在各种层(诸如层602、层604、层607)中形成堆叠体(例如，堆叠体600)。堆叠体600因此可以在三维中形成，形状为立方体或矩形棱柱。在步骤中710中，可以对堆叠体600进行部分蚀刻，使得可以蚀刻形成堆叠体600的一些层，以创建柱体或柱形状(例如，柱611、柱612)。截面柱形状沿x方向延伸。蚀刻可以在一个方向上进行。例如，蚀刻可以平行于y轴进行(即，蚀刻或形成的槽沿x轴延伸)。可以在z轴上测量槽的深度。蚀刻可以停止于适当的层，比如，例如层605。在步骤715中，可以进一步蚀刻堆叠体600的层(例如，层606)。这个层可以是PCM层。可以通过某种方式进行蚀刻，以在截面图中观察堆叠体(例如，堆叠体600)时(例如，在Y-Z平面上观看时)，生成凹陷形状。由于在步骤710中生成了若干柱体，所以在步骤715中可以进行多个蚀刻。因此，例如，可以蚀刻层606以生成凹陷形状。在步骤720中，可以在周围并且在三维上沉积第一封装层(例如，层620)和第二层(例如，层621)，以进行封装，在第一层顶部沉积第二层以封装第一层。可以在以凹陷形状蚀刻的层周围沉积第一封装层，并扩展第一封装层以创建基本平行于电极601或垂直于电极601的表面。为了实现这个目的，可以以非共形的方式沉积封装层，即，材料的沉积可以是非共形的厚度。第二封装层可以由任何适当材料或材料组合构成，并且通过任何适当方法沉积。第一层可以是非共形的氧化物间隙填充层。在步骤725中，可以再次蚀刻堆叠体(例如，堆叠体600)。蚀刻可以在创建的柱体或柱(例如，柱611和柱612)之间并穿过所沉积的层，以在z方向上延伸柱(例如，柱611或柱612)的长度。在步骤730中，可以延伸第一封装层(例如，层620)或第二封装层(例如，层621)以封装在步骤725中暴露的表面。也可以在这个步骤中添加第三封装层。在步骤735中，可以添加间隙填充材料(例如，间隙填料623)，以填充在柱(例如，柱611和柱612)之间创建的空间。这种间隙填充材料可以是任何合适的材料。在步骤740中，可以使用适当的工艺，例如化学机械工艺，通过去除位于电极601的相对端(即，z轴上更高处)的材料，来创建基本平坦的表面。例如，化学机械工艺可以停止于层607。当在y-z平面中观察时，这个平坦表面看起来是一条线，但沿着x轴延伸，从而创建基本平行于电极(例如，电极601)的平面。在步骤745中，可以在步骤740中创建的表面的顶部上沉积字线。可以通过例如金属沉积来形成字线。步骤705-745中描述的过程可以发生于y-z平面中。
步骤750可以发生于x-z平面中。亦即，步骤745可以发生于与发生步骤705-745的方向正交的平面中。在步骤745中，当在x-z平面中观察时，可以蚀刻堆叠体600以创建柱。这一蚀刻将附加蚀刻穿过在步骤745中沉积的字线(例如，字线631)。该蚀刻可以是基本矩形形状。当在x-z平面中观察时，该蚀刻工艺从而可以创建柱(例如，柱641、柱642和柱643)。在步骤750中，可以在从构成堆叠体600的层中的单个层上执行蚀刻，可以通过不均匀方式蚀刻。例如，可以蚀刻层606以创建在层的中间比在层末端更薄的形状。在截面中观察时，该蚀刻可以形成凹陷形状的层606。在步骤755中，可以再次蚀刻堆叠体(例如，堆叠体600)。蚀刻可以发生于创建的柱体或柱(例如，柱641和柱642)之间并且穿过各层(例如，层602-607)，以在z方向上延伸柱(例如，柱641或柱642)的长度。由于这一蚀刻以蚀刻长度沿y-z平面延伸而发生(并且由于先前蚀刻沿x-z平面发生)，所以这一蚀刻本质上导致形成了单元网格。因此，例如，在一个截面中观察时的柱641和在另一个截面中观察时的柱611能够本质上标识一个存储单元。类似地，通过步骤755中的蚀刻创建了多个存储单元。在步骤760中，可以添加附加的层以在步骤755中封装暴露的表面，比如，例如层651。这些层能够提供在单元之间的热绝缘并且提供机械支撑以保持堆叠体(例如，堆叠体600)的完整性和鲁棒性。在步骤765中，还可以添加间隙填充材料以填充在柱之间的间隙(例如，间隙填充654)。在步骤770中，可以在现有堆叠体上形成附加堆叠体(例如，可以在堆叠体600上形成堆叠体690)。可以通过重复步骤705-765来进行步骤770。可以根据需要重复步骤770，以在三维中创建单独的存储单元。因此，可以根据需要重复步骤705-765以彼此堆叠或层叠地形成存储单元，以创建3D存储器。方法700停止于步骤775。
前述替代示例的大部分都不是互相排斥的，而是可以通过各种组合来实施以实现独特的优点。由于可以利用上述特征的这些和其他变化和组合而不脱离权利要求限定的主题，所以应当以例示的方式理解实施例的此前描述，而不是限制权利要求限定的主题。例如，不必按照上述精确顺序执行前述操作。相反，可以按照不同顺序，例如相反顺序，或者同时处理各个步骤。除非另行指出，还可以省去步骤。此外，本文描述的示例以及措辞为“诸如”、“包括”等的条款的规定不应被解释为将权利要求的主题限制到特定示例；相反，示例仅意在例示很多可能实施例的仅一个示例。此外，不同附图中的相同附图标记可以标识相同或相似的元件。
尽管已经参考特定实施例描述了本公开，但要理解的是，这些实施例仅仅是本公开原理和应用的例示。因此要理解的是，可以对例示性实施例作出众多修改，并且可以想到其他布置而不脱离所附权利要求限定的本公开的精神和范围。

Claims (20)

1.一种三维存储器，包括：
第一存储单元；
第二存储单元；
用于电连接所述第一存储单元和所述第二存储单元的电极；
在所述第一存储单元和所述第二存储单元之间的单元内空间；以及
至少部分地三维包封所述第一存储单元、所述第二存储单元和所述电极的第一层；以及
三维填充所述单元内空间的间隙填充材料；
所述第一存储单元和所述第二存储单元具有不均匀厚度的导电材料；并且
所述第一存储单元和所述第二存储单元被配置为暴露于至少一个表面上。
2.根据权利要求1所述的三维存储器，其中，所述第一层是使用化学气相沉积法沉积的。
3.根据权利要求1所述的三维存储器，其中，所述第一层是使用原子沉积法沉积的。
4.根据权利要求1所述的三维存储器，还包括至少部分地并且三维包围所述第一层的第二层。
5.根据权利要求4所述的三维存储器，还包括至少一个附加层。
6.根据权利要求5所述的三维存储器，还包括存储单元的附加层。
7.根据权利要求5所述的三维存储器，其中，所述第一层、所述第二层和所述至少一个附加层由电介质材料构成。
8.根据权利要求7所述的三维存储器，其中，所述电介质材料选择由如下各项构成的组：氮化物、氧化物、相变材料、双向阈值材料、钨、纳米多孔氧化硅、氢倍半硅氧烷(HSQ)、特氟隆-AF(聚四氟乙烯或PTFE)、掺氟硅酸盐(FSG)、锆钛酸铅(PZT)、氮化硅、五氧化钽、氧化铝、二氧化锆、二氧化铪及其任意组合。
9.一种存储单元，包括：
第一电极；
多个层；
第二电极；以及
至少部分地围绕所述多个层的一个或多个封装层；
其中：
包括存储单元的一个层在厚度上是不均匀的；并且
存储器内空间位于所述存储单元之间，其中，利用所述存储单元内的填充材料填充所述存储器内空间。
10.根据权利要求9所述的存储单元，其中，所述存储单元布置成三维阵列。
11.一种形成三维存储单元的方法，包括：
提供第一电极；
创建堆叠体，其中，所述堆叠体由在所述第一电极的顶部创建的多个层构成；以及
在第一平面中：
部分地蚀刻所述堆叠体；
至少蚀刻第一层，使得所述第一层具有不均匀的厚度；
完全蚀刻所述堆叠体；
利用第一封装层封装所述层；
在所述堆叠体的一端暴露所述堆叠体以创建第一表面；以及
围绕所述封装层提供间隙填充材料；以及
提供第二电极；
在垂直于所述第一平面的第二平面中：
部分地蚀刻材料的所述堆叠体；
至少蚀刻所述第一层，使得所述第一层具有不均匀的厚度；
蚀刻所述堆叠体；
利用第二封装层封装所述层；以及
围绕所述第二封装层提供间隙填充材料。
12.根据权利要求11所述的方法，其中，附加支撑层围绕不均匀厚度的所述第一层。
13.根据权利要求11所述的方法，其中，所述多个层中的通过部分蚀刻所蚀刻的层比所述多个层中的通过完全蚀刻所蚀刻的层薄。
14.根据权利要求13所述的方法，还包括创建附加封装层。
15.根据权利要求11所述的方法，其中，通过将所述第一电极选择为具有充足的表面积来形成多个存储单元。
16.根据权利要求15所述的方法，其中，所述第一平面和所述第二平面中的蚀刻具有不同的厚度，以创建在从所述第一电极的一侧观察时具有非正方形截面的存储单元。
17.根据权利要求15所述的方法，其中，所述第一平面和所述第二平面中的蚀刻使得所创建的存储单元具有椎体形状。
18.根据权利要求11所述的方法，其中，将第二堆叠体添加到第一堆叠体。
19.根据权利要求18所述的方法，其中，在所述第二堆叠体中创建附加存储单元。
20.根据权利要求19所述的方法，其中，在所述第二堆叠体中创建的存储单元具有与在所述第一堆叠体中创建的存储单元不同的几何形状。
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