CN113196491B - 三维存储器阵列及其处理方法 - Google Patents

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Abstract

实例三维(3D)存储器阵列包含衬底材料，所述衬底材料包含以交错图案布置的多个导电触点和彼此被形成于所述衬底材料上的第一绝缘材料隔开的导电材料的多个平面。所述导电材料的所述多个平面中的每一个包含形成于其中的多个凹部。第二绝缘材料穿过所述绝缘材料和所述导电材料以蛇形形状形成。多个导电柱布置成大体上垂直于所述导电材料的所述多个平面和衬底延伸，且每一相应导电柱耦合到所述导电触点中的不同相应者。硫族化物材料形成于所述多个凹部中，使得每一相应凹部中的所述硫族化物材料部分地围绕所述多个导电柱中的一个形成。

Description

三维存储器阵列及其处理方法
技术领域
本公开大体上涉及半导体存储器和方法，且更确切地说，涉及三维(3D)存储器阵列。
背景技术
存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路和/或外部可移除装置。存在许多不同类型的存储器，包含易失性和非易失性存储器。易失性存储器可能需要电力来维持其数据，且可包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)等。非易失性存储器可通过在未被供电时保存所存储数据来提供永久性数据，且可包含NAND快闪存储器、NOR快闪存储器、只读存储器(ROM)，和例如相变随机存取存储器(PCRAM)、电阻性随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)和可编程导电性存储器的电阻可变存储器，等等。
存储器装置可用作需要高存储器密度、高可靠性和低功耗的各种电子应用的易失性和非易失性存储器。非易失性存储器可用于例如个人计算机、便携式记忆棒、固态驱动器(SSD)、数码相机、蜂窝电话、例如MP3播放器的便携式音乐播放器和影片播放器以及其它电子装置中。
电阻可变存储器装置可包含可基于存储元件(例如，具有可变电阻的电阻性存储器元件)的电阻状态存储数据的电阻性存储器单元。因此，电阻性存储器单元可编程成通过改变电阻性存储器元件的电阻电平来存储对应于目标数据状态的数据。可通过在特定持续时间内将电场或能量源(例如正或负电脉冲(例如，正或负电压或电流脉冲))施加到电阻性存储器单元(例如，施加到单元的电阻性存储器元件)而将所述单元编程成目标数据状态(例如，对应于特定电阻状态)。可通过响应于所施加的询问电压而感测到通过电阻性存储器单元的电流来确定所述单元的状态。基于单元的电阻电平而变化的所感测电流可指示所述单元的状态。
可针对电阻性存储器单元设置数个数据状态中的一个(例如，电阻状态)。举例来说，单层级存储器单元(SLC)可编程成两个不同数据状态中的目标一个，其可由二进制单位1或0表示且可取决于单元是否编程成高于或低于特定水平的电阻。作为额外实例，一些电阻性存储器单元可编程成多于两个数据状态(例如，1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110和1110)中的目标一个。此类单元可被称为多状态存储器单元、多单位单元或多层级单元(MLC)。MLC可在不增加存储器单元的数目的情况下提供较高密度存储器，因为每一单元可表示多于一个数字(例如，多于一个位)。
发明内容
本公开的实施例提供一种三维(3D)存储器阵列，其包括：衬底材料，其包含以交错图案布置的多个导电触点；导电材料的多个平面，其彼此被形成于所述衬底材料上的第一绝缘材料隔开，其中所述导电材料的所述多个平面中的每一个包含形成于其中的多个凹部；第二绝缘材料，其穿过所述绝缘材料和所述导电材料以蛇形形状形成；多个导电柱，其布置成大体上垂直于所述导电材料的所述多个平面和衬底延伸，其中所述多个导电柱中的每一相应者耦合到所述导电触点中的不同相应者；以及硫族化物材料，其形成于所述多个凹部中，使得所述多个凹部中的每一相应者中的所述硫族化物材料部分地围绕所述多个导电柱中的一个形成。
本公开的另一实施例提供一种处理三维(3D)存储器阵列的方法，其包括：形成包含以交错图案布置的多个导电触点的衬底材料；在所述衬底材料上，在彼此被第一绝缘材料隔开的多个平面中形成第一导电材料；穿过所述多个平面中的所述第一导电材料和所述第一绝缘材料形成蛇形开口；在所述蛇形开口中形成第二绝缘材料；形成多个开口，其各自与所述衬底材料中的所述多个导电触点中的不同者同心且穿过所述多个平面中的所述第一导电材料、所述第一绝缘材料和所述第二绝缘材料；在所述多个平面中的每一个中的所述第一导电材料中形成多个凹部；在所述多个凹部中形成硫族化物材料；以及在所述多个开口中形成第二导电材料且使其与在所述多个凹部中的每一相应者中形成的所述硫族化物材料接触。
本公开的又一实施例提供一种处理三维(3D)存储器阵列的方法，其包括：形成包含以交错图案布置的多个导电触点的衬底材料；在所述衬底材料上，在第一多个平面中形成第一导电材料；在所述第一多个平面中的所述第一导电材料上的第二多个平面中形成第一绝缘材料；在所述第二多个平面中的所述第一绝缘材料上的第三多个平面中形成第二绝缘材料；穿过所述第一多个平面中的所述第一导电材料、所述第二多个平面中的所述第一绝缘材料和所述第三多个平面中的所述第二绝缘材料形成蛇形开口；在所述蛇形开口中形成第三绝缘材料；形成多个开口，其各自与所述衬底材料中的所述多个导电触点中的不同者同心且穿过所述第一多个平面中的所述第一导电材料、所述第二多个平面中的所述第一绝缘材料和所述第三多个平面中的所述第二绝缘材料；在所述第一多个平面中的每一个中的所述第一导电材料中形成多个凹部；在所述多个凹部中形成硫族化物材料；以及在所述多个开口中形成第二导电材料且使其与在所述多个凹部中的每一相应者中形成的所述硫族化物材料接触。
本公开的再一实施例提供一种三维(3D)存储器阵列，其包括：多个导线，其彼此在第一方向上被第一绝缘材料隔开，且在大体上正交于所述第一方向的第二方向上被穿过所述多个导线以蛇形形状形成的第二绝缘材料隔开；以及多个竖直堆叠，其中所述多个竖直堆叠中的每一相应者包含：导电柱，其布置成大体上垂直于所述多个导线延伸；以及硫族化物材料，其在所述第一绝缘材料和所述第二绝缘材料中的多个凹部中形成，使得形成于所述多个凹部中的每一相应者中的所述硫族化物材料部分地围绕所述导电柱形成，其中形成于所述多个凹部中的第一者中的所述硫族化物材料与形成于所述多个凹部中的第二者中的所述硫族化物材料被所述第二绝缘材料隔开，所述多个凹部中的所述第二者正对着所述多个凹部中的所述第一者。
附图说明
图1示出根据本公开的实施例的与形成三维(3D)存储器阵列相关联的处理步骤的仰视图。
图2示出根据本公开的实施例的与形成3D存储器阵列相关联的后续处理步骤的侧视图。
图3示出根据本公开的实施例的与形成3D存储器阵列相关联的后续处理步骤的俯视图。
图4A到4C示出根据本公开的实施例的与形成3D存储器阵列相关联的后续处理步骤的各种视图。
图5示出根据本公开的实施例的与形成3D存储器阵列相关联的后续处理步骤的横截面视图。
图6示出根据本公开的实施例的与形成3D存储器阵列相关联的后续处理步骤的横截面视图。
图7A和7B示出根据本公开的实施例的与形成3D存储器阵列相关联的后续处理步骤的各种视图。
图8示出根据本公开的实施例的图7A和7B中所示的3D存储器阵列的存储器单元。
图9示出根据本公开的实施例的沟槽的一部分的俯视图。
图10示出根据本公开的实施例的3D存储器阵列的一部分的侧视图。
图11示出根据本公开的实施例的与形成3D存储器阵列相关联的后续处理步骤的侧视图。
图12示出根据本公开的实施例的与形成3D存储器阵列相关联的后续处理步骤的横截面视图。
图13示出根据本公开的实施例的与形成3D存储器阵列相关联的后续处理步骤的横截面视图。
图14示出根据本公开的实施例的与形成3D存储器阵列相关联的后续处理步骤的横截面视图。
图15示出根据本公开的实施例的3D存储器阵列的示意图。
图16为根据本公开的实施例的呈存储器装置形式的设备的框图。
具体实施方式
本公开包含3D存储器阵列及其处理方法。数个实施例包含衬底材料，所述衬底材料包含以交错图案布置的多个导电触点和彼此被形成于衬底材料上的第一绝缘材料隔开的导电材料的多个平面。导电材料的多个平面中的每一个可包含形成于其中的多个凹部。第二绝缘材料可穿过绝缘材料和导电材料以蛇形形状形成。多个导电柱可布置成大体上垂直于导电材料的多个平面和衬底延伸。多个导电柱中的每一相应者可耦合到导电触点中的不同相应者。硫族化物材料可形成于多个凹部中，使得所述多个凹部中的每一相应者中的硫族化物材料部分地围绕多个导电柱中的一个形成。
相比于先前3D存储器阵列，根据本公开的3D存储器阵列可具有增加的存储器单元的密度(例如，增加的位密度)。举例来说，根据本公开的3D存储器阵列中的每一导线的存储器单元的密度可以是先前3D存储器阵列的每一导线的存储器单元的密度的两倍。
根据本公开的3D存储器阵列包含导电触点的交错布置(例如，六边形布置)和穿过交替的导电材料和绝缘材料的层的开口。交错布置可减小开口之间的间距，同时维持电介质厚度以维持待施加到3D存储器阵列的电压。
开口(例如，沟槽)可穿过交替的导电材料(例如，导线材料)和绝缘材料的平面形成。沟槽可以是蛇形沟槽。举例来说，沟槽可在第一方向上与导电触点的行成一直线，且在与所述第一方向相反的第二方向上与导电触点的邻近行成一直线，例如下文结合图3所描述。可用绝缘材料填充沟槽。沟槽中的绝缘材料可将导电材料的每一平面分叉为两个部分。导电材料的平面的每一部分可以是不同存取线。存取线可被称为字线，且数据线可被称为位线。
多个开口可形成为穿过交替的导电材料和绝缘材料的平面与沟槽成一直线。存储元件材料(例如，硫族化物材料)和导电柱可形成于开口中的每一个中。如本文中所解释，沟槽增加3D存储器阵列的存储器单元的数目，同时减少3D存储器阵列的每一层的电容和3D存储器阵列的邻近层之间的干扰。如本文中所使用，3D存储器阵列的“层”是指3D存储器阵列的层级。举例来说，导电材料的平面和绝缘材料的邻近平面可以是3D存储器阵列的层。
金属材料(例如，通孔)可在相对于开口的正交定向上耦合到导电柱，使得可通过3D存储器阵列的一对导线(例如，数据线和存取线)明确地对3D存储器阵列的每一存储器单元进行寻址。举例来说，3D存储器阵列的每一存储器单元可仅具有一个可能地址；举例来说，导电柱中的一个(例如，多个数据线中的一个数据线)和导电材料的平面中的一个(例如，多个存取线中的一个存取线)的一个部分。
如本文中所使用，“一(a/an)”可指某事物中的一或多个，且“多个”可指此类事物中的多于一个。举例来说，存储器单元可指一或多个存储器单元，且多个存储器单元可指两个或两个以上存储器单元。此外，贯穿本申请以许可的意义(即，有可能、能够)，而非以强制性的意义(即，必须)使用单词“可”。术语“包含”和其派生词意味着“包含但不限于”。术语“耦合”意味着直接或间接连接，且除非另外说明，否则可包含无线连接。
本文中的图式遵循编号规定，其中第一一或多个数字对应于图式编号，且剩余的数字标识图式中的元件或组件。可通过使用类似数字来标识不同图式之间的类似元件或组件。举例来说，102可表示图1中的元件“02”，且相似元件可表示为图2中的202。
图1示出根据本公开的实施例的与形成3D存储器阵列100相关联的处理步骤的仰视图。如图1所示，多个导电触点104形成于衬底材料102的平面中。衬底材料102可以是绝缘材料。举例来说，衬底材料102可以是电介质材料，例如电介质膜。如图1所示，多个导电触点104可以例如六边形图案的交错图案布置。举例来说，多个导电触点104中的相应者可被六个其它导电触点104围绕。
如本文中所使用，“交错图案”是指在一方向上但不在另一方向上彼此邻近的多个导电触点。举例来说，交错图案可具有在x方向(例如，行)上但不在y方向(例如，列)上彼此邻近的导电触点。举例来说，如图1所示，多个导电触点104在x方向上彼此邻近且彼此成一直线。然而，多个导电触点104在y方向上并不彼此邻近。多个导电触点104在x方向上彼此成一直线，但多个导电触点104在y方向上交替(例如，跨越)成行。尽管图1展示导电触点104之间的不同间距，但根据本公开的实施例不限于此。举例来说，导电触点104之间的间距在整个衬底材料102中可大致相同。
图2示出根据本公开的实施例的与形成3D存储器阵列200相关联的后续处理步骤的侧视图。图2展示在z方向上(例如，垂直地隔开)彼此被绝缘材料206的多个平面隔开的导电材料208的多个平面。举例来说，绝缘材料206的第一平面(例如，底平面)可形成(例如，沉积)于衬底材料202的平面上，且接着导电材料208的平面可形成于绝缘材料206的第一平面上。绝缘材料206的额外平面可以如图2中所示的交替方式形成于导电材料208上。绝缘材料206可以是电介质材料，例如电介质膜。在实施例中，绝缘材料206和衬底材料202可以是相同类型的绝缘材料。
导电材料208的多个平面中的每一相应者可处于(例如，形成)3D存储器阵列200的不同层级，下文称为3D存储器阵列200的层。导电材料208可包括(例如，由其形成)金属(或半金属)材料或例如掺杂多晶硅材料的半导体材料等。在实施例中，导电材料208可以是导电碳的平面。绝缘材料206的实例包含但不限于电介质材料，例如氧化硅。图2中展示导电材料208的六个平面和绝缘材料206的七个平面。绝缘材料206的第七个平面可以是3D存储器阵列200的最顶层。导电材料208和绝缘材料206的平面的数量不限于图2中所示数量。导电材料208和绝缘材料206可布置成多于六层或少于六层。
图3示出根据本公开的实施例的与形成3D存储器阵列300相关联的后续处理步骤的俯视图。图3为在形成开口(例如，沟槽)310之后穿过图2所示的导电材料208的平面中的任一个的横截面视图。沟槽310可穿过图2所示的交替的导电材料208和绝缘材料206的平面形成。衬底材料202和导电触点304可以是沟槽的底部，如下文结合图4C所描述。
可用绝缘材料312填充沟槽310。绝缘材料312可以是电介质材料。在实施例中，绝缘材料312和衬底材料202可以是相同类型的绝缘材料。导电触点304由虚线圆表示以指示导电触点304在绝缘材料312之下。换句话说，绝缘材料312形成于沟槽310中且与绝缘材料202的平面和导电触点304接触。
沟槽310可以是蛇形沟槽。举例来说，沟槽310可在第一方向(例如，从左到右)上穿过导电触点304的行，且接着在与第一方向相反的第二方向(例如，从右到左)上穿过导电触点304的邻近行。参考图3的实例，沟槽310从左向右穿过在图3的顶部处的导电触点310的第一行，接着“转弯”且从右向左穿过导电触点304的下一(第二)行(邻近于第一行)。沟槽310再次“转弯”且从左到右穿过导电触点304的下一(第三)行(邻近于第二行)。沟槽310再次“转弯”且从右到左穿过导电触点304的下一(第四)行(邻近于第三行)，且接着再次“转弯”且从左到右穿过在图3的底部的导电触点304的下一(第五)行(邻近于第四行)。因此，绝缘材料312可穿过绝缘材料202和导电材料208以蛇形形状形成。
绝缘材料312和沟槽310可将导电材料308的每一平面分叉为两个部分：第一部分308-1和第二部分308-2。导电材料308的平面的每一部分可以是层的不同存取线(例如，字线)。举例来说，第一部分308-1可以是3D存储器阵列300的层的第一存取线，且第二部分308-2可以是3D存储器阵列300的同一层的第二存取线。
图4A到4C示出根据本公开的实施例的与形成3D存储器阵列400相关联的后续处理步骤的各种视图。举例来说，图4A示出在后续处理步骤之后穿过3D存储器阵列400的导电材料408的平面中的一个的俯视图。图4B示出在后续处理步骤之后沿着截面线A-A'的3D存储器阵列400的示意性横截面视图。图4C示出在后续处理步骤之后沿着截面线B-B'的3D存储器阵列400的示意性横截面视图。
如图4A和4B中所展示，可穿过交替的导电材料408和绝缘材料406的平面以及沟槽410中的绝缘材料412形成多个开口414。多个开口414的直径可大于沟槽410的宽度。在实施例中，掩蔽材料416(例如，硬掩蔽材料)可在形成多个开口414之前形成于绝缘材料406的最顶部平面上。掩蔽材料416可具有比导电材料408、绝缘材料406和绝缘材料412慢的蚀刻速率。在实施例中，掩蔽材料416可在形成多个开口414之后被移除。
多个开口414中的每一相应者的侧壁可划分成四个部分(甚至不必为四等份)。侧壁的第一部分可以是交替平面中的导电材料408的第一部分408-1和绝缘材料406。侧壁的邻近于第一部分的第二部分可以是形成于沟槽410中的绝缘材料412。侧壁的邻近于第二部分的第三部分可以是交替平面中的导电材料408的第二部分408-2和绝缘材料406。侧壁的邻近于第三和第一部分的第四部分可以是形成于沟槽410中的绝缘材料412。衬底材料402和导电触点404可以是多个开口414的底部。
多个开口414中的每一个可与导电触点404中的不同相应者大致同心。因此，多个开口414可具有交错(例如，六边形)布置的导电触点404。尽管图4展示开口414之间的不同间距，但根据本公开的实施例不限于此。举例来说，开口414之间的间距可大致相同。如图4C中所示，在形成多个开口414之后保持形成于在一对开口414之间的沟槽410中的绝缘材料412。
图5示出根据本公开的实施例的与形成3D存储器阵列500相关联的后续处理步骤的横截面视图。如图5所示，多个凹部515可形成于平面中的每一个中的导电材料508中。举例来说，可以各向同性方式执行选择性蚀刻操作以形成多个凹部515。可选择蚀刻化学物质以使得导电材料508比绝缘材料506更快地被蚀刻。选择性蚀刻操作可以是干式蚀刻操作或湿式蚀刻操作。在实施例中，掩蔽材料516可在形成多个凹部515之后移除。
图6示出根据本公开的实施例的与形成3D存储器阵列600相关联的后续处理步骤的横截面视图。如图6所示，存储元件材料620可形成于图5中所示的多个凹部515中。存储元件材料620可以是可充当自选存储元件材料(例如，可充当选择装置和存储元件两者的材料)的硫族化物材料，例如硫族化物合金和/或玻璃。举例来说，存储元件材料620可对施加到其上的所施加电压(例如，程序脉冲)作出响应。对于小于阈值电压的所施加电压，存储元件材料620可保持处于不导电状态(例如，“停用”状态)。替代性地，响应于所施加电压大于阈值电压，存储元件材料620可进入导电状态(例如，“启用”状态)。此外，存储元件材料620在给定极性中的阈值电压可基于所施加电压的极性(例如，正极或负极)而改变。举例来说，阈值电压可基于程序脉冲的极性是正极还是负极而改变。
可充当存储元件材料620的硫族化物材料的实例包含铟(In)-锑(Sb)-碲(Te)(IST)材料(例如In2Sb2Te5、In1Sb2Te4、In1Sb4Te7等)和锗(Ge)-锑(Sb)-碲(Te)(GST)材料(例如Ge8Sb5Te8、Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7、Ge4Sb4Te7等)，以及其它硫族化物材料，包含例如不在操作期间改变的合金(例如，基于硒的硫族化物合金)。此外，硫族化物材料可包含较小浓度的其它掺杂材料。硫族化物材料的其它实例包含碲砷(As)-锗(OTS)材料、锗、锑、碲、硅(Si)、镍(Ni)、镓(Ga)、砷、银(Ag)、锡(Sn)、金(Au)、铅(Pb)、铋(Bi)、铟(In)、硒(Se)、氧(O)、硫(S)、氮(N)、碳(C)、钇(Y)和钪(Sc)材料及其组合。如本文所使用的加连字符的化学组合物符号指示特定混合物或化合物中包含的元素，并且意在表示涉及所指示的元素的所有化学计算量。在实施例中，硫族化物材料可以是硫族化物玻璃或非晶形硫族化物材料。
存储元件材料620可通过保形地沉积存储元件材料620而形成于凹部515中。可在形成存储元件材料620之后执行例如回蚀操作的蚀刻操作，使得存储元件材料620的表面(例如，面向图6所示的开口614的表面)与绝缘材料606的表面(例如，面向开口614的表面)大致共面，如图6所示。蚀刻操作可以是干式蚀刻操作或湿式蚀刻操作。尽管图6展示限制于多个凹部515的存储元件材料620，但实施例不限于此。举例来说，在使存储元件材料620形成于多个凹部515中期间，存储元件材料620可形成于多个开口614的侧壁上(例如，在绝缘材料606的面向开口614的表面上)。
图7A和7B示出根据本公开的实施例的与形成3D存储器阵列700相关联的后续处理步骤的各种视图。举例来说，图7A示出后续处理步骤的横截面视图。图7B示出在后续处理步骤之后沿着截面线C-C'的俯视图。
如图7A和7B所示，导电柱718可形成于图6所示的多个开口614中的每一相应者中。导电柱718可形成为在交替平面中与导电触点704和绝缘材料706接触，且与形成于每一相应凹部515中的存储元件材料720接触，使得形成于每一相应凹部515中的存储元件材料720部分地(例如，不完全地)围绕导电柱718形成。在实施例中，导电柱718可形成为与可能已形成于多个开口614的侧壁上的存储元件材料720接触。在实施例中，导电柱718可包括导电材料708。导电柱718可以是电极圆柱体。尽管图7A和7B将导电柱718示出为实心圆柱体，但在实施例中，导电柱718可以是中空圆柱体或环形的(例如，管)。导电柱718可包括金属(或半金属)材料或例如掺杂多晶硅材料的半导体材料等。然而，可使用其它金属、半金属或半导体材料。
在图7A和7B中所示的实施例中，形成于多个开口614中的每一相应者中的导电柱718布置成大体上垂直于交替的导电材料708和绝缘材料706的平面延伸。形成于多个开口614中的每一相应者中的存储元件材料720和导电柱718以大体上圆形的形状(例如，与导电触点704)同心地形成。然而，本公开的实施例不限于准确或准精确的圆形形状。举例来说，如本文中所使用，“同心”可指例如大体上以任何形状环绕彼此的结构，例如包含椭圆形形状。
如上文结合图3所描述且如图7A和7B中所示，形成于沟槽710中的绝缘材料712将导电材料708的每一平面分叉为第一部分708-1和第二部分708-2。因为存储元件材料720形成于导电材料708中的凹部615中，所以绝缘材料712将在平面中与导电材料708的第一部分708-1接触的存储元件材料720与在平面中与导电材料708的第二部分708-2接触的存储元件材料720隔离。
3D存储器阵列700可包含多个竖直堆叠。每一相应堆叠可包含导电柱718、耦合到导电柱718的导电触点704、形成为与第一部分708-1和导电柱718接触的存储元件材料720以及形成为与第二部分708-2和导电柱718接触的存储元件材料720。
尽管为了清楚起见且为了不模糊本公开的实施例而未在图7A和7B中展示，但其它材料可在存储元件材料720和/或导电柱718前、后和/或之间形成，例如以形成粘附层或防止材料相互扩散的障壁和/或以减少组合物混合。此外，在图7A和7B中所示的实施例中，已通过蚀刻和/或化学机械抛光(CMP)移除可能已经形成于绝缘材料706的最上部平面上方的存储元件材料720和/或导电柱718的任何部分，例如以将每一相应导电柱718彼此隔离。为了进一步将每一相应导电柱718彼此隔离，绝缘材料717可形成于导电柱718上以封盖导电柱718。绝缘材料717可以是与绝缘材料706不同的绝缘材料。
在实施例中，交替的不同绝缘材料的平面可形成于衬底材料702上。开口312、多个开口414和多个凹部515可形成于交替的不同绝缘材料的平面中，如结合上文的图3到7B所描述。可移除交替的不同绝缘材料的平面中的一个，且可在其位置中形成导电材料708。也就是说，交替的不同绝缘材料的平面中的一个可用导电材料708替换以在彼此被绝缘材料706隔开的多个平面中形成导电材料708。举例来说，可在形成多个凹部515之后或在多个凹部515中形成存储元件材料720之后用导电材料替换交替的不同绝缘材料的平面中的一个。
在一个实施例中，返回参看图4A到4C，可使用蚀刻化学物质形成多个开口414，所述蚀刻化学物质对于绝缘材料412具有与绝缘材料406和导电材料408不同的蚀刻速率和/或蚀刻选择性。举例来说，蚀刻化学物质可蚀刻交替平面中的绝缘材料412而非绝缘材料406和导电材料408。因此，开口414可包含来自选择性蚀刻操作的圆形蚀刻与沟槽410的组合。相比于图4A中展示的圆形表面，导电材料408的面向开口414中的相应者的部分可具有线性(例如，平坦)表面。在进行选择性蚀刻操作以形成开口414之后，可形成多个凹部515。存储元件材料720的形状可由形成于沟槽410中的凹部515中的一个(例如，各向同性凹处)限定。导电柱718可具有部分弯曲表面和部分线性(例如，平坦)表面，因为开口414可以是来自选择性蚀刻操作的圆形蚀刻与沟槽410的组合。
图8示出根据本公开的实施例的图7A和7B中所示的3D存储器阵列700的存储器单元822。3D存储器阵列700的每一相应存储器单元822包含导电材料808的多个平面中的一个的第一部分808-1或第二部分808-2(图8中未展示)和形成于多个开口614中的相应者中的一个导电柱818的一部分。3D存储器阵列700的每一相应存储器单元822还包含形成于在导线材料808的多个平面中的一个的第一部分808-1或第二部分808-2中形成的凹部中的存储元件材料820。第一部分808-1或第二部分808-2大体上与导电柱818的部分共面，但断开与所述导电柱的部分电耦合。因此，每一相应存储器单元822大体上与其在导电材料808的相应平面的部分共面。对于每对相应的导电柱818和导电材料808的平面存在两个存储器单元822。举例来说，由于形成于沟槽710中的绝缘材料712使与第一部分808-1接触的存储元件材料820与接触第二部分808-2的存储元件材料820隔开，因此每一层3D存储器阵列700存在两个存储器单元822。因此，3D存储器阵列700的存储器单元822的数量加倍。
因为存储元件材料820形成于导电材料808中的凹部中，所以存储元件材料820可具有不同尺寸的弯曲表面。如图8中所示，与导电材料808接触的存储元件材料820的表面大于与导电柱818接触的存储元件材料820的表面。存储元件材料820的相对表面的不同区域可有助于窗口放大。尽管图8示出存储元件材料820比导电材料808的平面厚，但实施例不限于此。举例来说，存储元件材料820和导电材料可具有大致相同的厚度。
图9示出根据本公开的实施例的沟槽911的一部分的俯视图。沟槽911可类似于图3中所示的沟槽310，不同之处在于相比于沟槽310，沟槽911具有波状轮廓。多个开口(例如，图4所示的多个开口414)可形成于沟槽911的窄部分913附近，使得沟槽910的宽部分915处于开口之间。绝缘材料912可形成于沟槽911中，所述绝缘材料可类似于绝缘材料412。
沟槽911的波状轮廓可提供导电材料908的各向同性凹处，使得存储元件材料(例如，图7B所示的存储元件材料720)的横向厚度沿着沟槽911的长度是恒定的。沟槽911的波状轮廓可减小或最小化沟槽911的长度的变化，所述长度的变化可由用于形成蛇形沟槽911的掩模(“蛇形沟槽”掩模)与用于形成导电柱(例如，导电柱718)的掩模(“竖直柱”掩模)之间的叠加变化引起。
图10示出根据本公开的实施例的3D存储器阵列1000的一部分的侧视图。如图10所示，导电材料1008的平面可具有交错长度，以便在3D存储器阵列1000的一侧上形成“梯级”。每一相应“梯级”对应于3D存储器阵列1000的相应层。相应导电触点1026耦合到导电材料1008的相应平面的每一部分。图10示出耦合到3D存储器阵列1000的每一层的第二部分1008-2的导电触点1026。尽管图10中未示出，但导电触点1026可在3D存储器阵列1000的另一侧(例如，图10的镜像)上耦合到3D存储器阵列1000的每一层的第一部分1008-1。导电触点1026可形成于“梯级”的末端处或末端附近。
在实施例中，第一多个导线(例如，通孔)可形成(例如，沉积)为与图7A和7B所示的导电触点704接触。举例来说，第一多个导线可耦合到导电触点的列(例如，在y方向上)，如图7B所示。耦合到导电触点704的导电柱718可被称为局部数据线，而耦合到导电触点704的第一多个导线可被称为全局数据线。
第二多个导线(例如，通孔)可形成(例如，沉积)为与导电触点1026接触。第二多个导线可形成为与每一相应导电触点1026接触。也就是说，第二多个导线的每一相应导线耦合到导电触点1026中的单个导电触点。导电材料1008的平面的部分1008-1和1008-2可被称为局部存取线，而耦合到导电触点1026的第二多个导线可被称为全局存取线。因此，可经由第一多个导线中的一个导线和第二多个导线中的一个导线个别地对3D存储器阵列1000的每一存储器单元(例如，图8所示的存储器单元822)进行寻址。
用于对3D存储器阵列1000进行解码的第一多个导线和第二多个导线的位移可提高包含存储器阵列1000的存储器装置(例如，图16所示的存储器装置1670)的面积效率。解码器电路系统(例如，解码器电路系统1672)可由存储器装置1670的多个3D存储器阵列块共享。如本文中所使用，“解码器电路系统”可包含和/或指行解码器电路系统和/或列解码器电路系统。
图10展示图7A所示的3D存储器阵列700的四层的一部分。然而，3D存储器阵列700可包含多于四层或少于四层。
图11示出根据本公开的实施例的与形成3D存储器阵列1130相关联的后续处理步骤的侧视图。图11所示的处理步骤在图1所示的处理步骤之后进行。
图11展示形成于导电材料1108的多个平面的相对侧上的多个平面中的绝缘材料。举例来说，绝缘材料1106的第一平面可形成(例如，沉积)于衬底材料1102的平面上，且接着导电材料1108的平面可形成于绝缘材料1106的第一平面上。接着，绝缘材料1106的第二平面可形成于导电材料1108的平面上。绝缘材料1106和导电材料1108可分别类似于图2所示的绝缘材料206和导电材料208。
相比于图2的实施例，另一绝缘材料1132形成于绝缘材料1106上的多个平面中。绝缘材料1132可以是与绝缘材料1106不同的绝缘材料。举例来说，绝缘材料1106可以是氧化物材料，且绝缘材料1132可以是氮化物材料。替代地，绝缘材料1106可以是氮化物材料，且绝缘材料1132可以是氧化物材料。在实施例中，导电材料1108可以是石墨烯材料，例如石墨烯的薄平面。举例来说，石墨烯的平面的厚度可大致为两纳米。绝缘材料1106和导电材料1108的额外平面可如上文所描述用形成于其间的绝缘材料1132的额外平面形成，如图11所示。
尽管未具体示出，但开口(例如，沟槽)，例如上文结合图3所描述的沟槽310可穿过绝缘材料1106、导电材料1108和绝缘材料1132的平面形成。衬底材料1102和导电触点1104可以是如下文结合图4C所描述的沟槽的底部。沟槽可填充有绝缘材料，例如绝缘材料312。沟槽可以是如上文结合图3所描述的蛇形沟槽。
图12示出根据本公开的实施例的与形成3D存储器阵列1230相关联的后续处理步骤的横截面视图。在穿过绝缘材料1206、导电材料1208和绝缘材料1232的平面形成沟槽之后，多个开口1214可穿过绝缘材料1206、导电材料1208和绝缘材料1232的平面以及沟槽中的绝缘材料形成。多个开口1214中的每一个可与导电触点1204中的不同相应者大致同心。因此，多个开口1214可具有交错(例如，六边形)布置的导电触点1204。
如图12所示，多个凹部1234可形成于平面中的每一个中的导电材料1208中。举例来说，可以各向同性方式执行第一选择性蚀刻操作以形成多个凹部1234。蚀刻化学物质可使得导电材料1208比绝缘材料1206和1232更快地被蚀刻。第一选择性蚀刻操作可以是干式蚀刻操作或湿式蚀刻操作。多个凹部1234可以与图6所示的多个凹部615类似的方式形成。
图13示出根据本公开的实施例的与形成3D存储器阵列1330相关联的后续处理步骤的横截面视图。在图12所示的第一选择性蚀刻操作之后，可执行第二选择性蚀刻操作以放大凹部1215以形成图13所示的凹部1336。如图13中所示，第二选择性蚀刻操作去除绝缘材料1306的一部分，使得绝缘材料1306的至少一部分与导电材料1308共面。相对于绝缘材料1332，第二选择性蚀刻操作的蚀刻化学物质对绝缘材料1306可具有高选择性。
图14示出根据本公开的实施例的与形成3D存储器阵列1432相关联的后续处理步骤的横截面视图。如图14所示，存储元件材料1420可形成于图13中所示的多个凹部1336中。存储元件材料1420可类似于上文结合图6所描述的存储元件材料620。存储元件材料1420可通过保形地沉积存储元件材料1420而形成于凹部1336中。可在形成存储元件材料1420之后执行例如回蚀操作的蚀刻操作，使得存储元件材料1420的表面(例如，面向开口1314的表面)与绝缘材料1432的表面(例如，面向开口1314的表面)大致共面，如图14所示。蚀刻操作可以是干式蚀刻操作或湿式蚀刻操作。尽管图14展示限制于多个凹部1336的存储元件材料1420，但实施例不限于此。举例来说，在使存储元件材料1420形成于多个凹部1336中期间，存储元件材料1420可形成于多个开口1314的侧壁上(例如，在绝缘材料1332的面向开口1314的表面上)。
如图14所示，导电柱1418可形成于多个开口1314中的每一相应者中。导电柱1418可形成为与导电触点1404、绝缘材料1432、每一相应凹部1336中的绝缘材料1406接触，且与每一相应凹部1336中的存储元件材料1420接触，使得形成于每一相应凹部1336中的存储元件材料1420部分地(例如，不完全地)围绕导电柱1418形成。在实施例中，导电柱1418可形成为与可能已形成于多个开口1314的侧壁上的存储元件材料1420接触。导电柱1418可类似于图7A和7B中所示的导电柱718。为了进一步将每一相应导电柱1418彼此隔离，绝缘材料1433可形成于导电柱1418上以封盖导电柱1418。绝缘材料1433可以是与绝缘材料1406和1432不同的绝缘材料。
如上文结合图7A和7B所描述，形成于沟槽中的绝缘材料(例如，形成于沟槽710中的绝缘材料712)将导电材料1408的每一平面分叉成第一部分1408-1和第二部分1408-2。因为存储元件材料1420形成于导电材料1408和绝缘材料1406中的凹部1336中，所以沟槽中的绝缘材料将在平面中与导电材料1408的第一部分1408-1接触的存储元件材料1420与在平面中与导电材料1408的第二部分1408-2接触的存储元件材料1420隔离。
因为存储元件材料1420形成于导电材料1408和绝缘材料1406中的凹部1336中，所以存储元件材料1420具有不同尺寸的弯曲表面。存储元件材料1420的与导电材料1408和绝缘材料1406接触的表面大于存储元件材料1420的与导电柱1418接触的表面。存储元件材料1420的相对表面的不同区域可有助于窗口放大。相比于3D存储器阵列700，3D存储器阵列1430的凹部1336大于凹部615。因此，形成于凹部1336中的存储元件材料1420的尺寸大于形成于凹部615中的存储元件材料720的尺寸。因此，存储元件材料1420的两个触点之间的面积的差异增加。因此，横越3D存储器阵列1430的存储器单元的电场比横越3D存储器阵列700的存储器单元的不均匀电场更不均匀。因此，相比于3D存储器阵列700的存储器单元，3D存储器阵列1430的存储器单元可具有增大的窗口放大。
图15示出根据本公开的实施例的3D存储器阵列1500的示意图。3D存储器阵列1500可类似于先前结合图7A和7B所描述的3D存储器阵列700和先前结合图14所描述的3D存储器阵列1430。也就是说，可根据本文先前(例如，结合图1到14)所描述的处理步骤处理3D存储器阵列1500。尽管图15示出多个导线1508、多个导线1540和多个存储器单元1522的正方形或矩形布置，但应了解，图15为3D存储器阵列1500的示意性表示，且可如上文结合图1到14所描述的那样形成且布置多个导线1508、多个导线1540和多个存储器单元1522。
如图15所展示，存取线可安置于多个层(例如，层级、高度、层面、平面)上。举例来说，存取线可安置于N层上。绝缘材料(为了清楚起见且为了不混淆本公开的实施例，未在图15中展示)可隔离存取线的层。因此，由绝缘材料隔离的存取线的层可形成存取线/绝缘材料的堆叠。
数据线可大体上垂直于存取线布置且位于存取线的N层上方的层级处(例如，在N+1层级处)。每一数据线可包含接近存取线(例如，第一部分708-1)的导电柱(例如，图7所示的导电柱714)，其中存储器单元(例如，图8所示的存储器单元822)形成于导电柱与存取线之间。为简单起见，将数据线和存取线的拓扑和几何布置示出为正交的。可如上文结合图1到14所描述的那样形成和布置数据线和存取线。
举例来说，3D存储器阵列1500可包含多个导线1508-1和1508-2(例如，存取线)以及多个导线1540(例如，数据线)。多个导线1508-1可对应于图7A、7B和14所示的第一部分708-1或1408-1。类似地，多个导线1508-2可对应于图7A、7B和14所示的第二部分708-2或1408-2。多个导线1508-1和1508-2可类似于上文结合图10所描述的第二多个导线。多个导线1540可类似于上文结合图10所描述的第一多个导线。多个导线1508-1和1508-2可布置成多个层。如图15所示，多个导线1508-1和1508-2布置成四层。然而，多个导线1508-1和1508-2可布置到其中的层的数量不限于此数量；多个导线1508-1和1508-2可布置成更多或更少层。多个导线1508-1和1508-2在每个相应的层内大体上彼此平行地布置。多个导线1508-1和1508-2可在堆叠中竖直地对齐。举例来说，多个层中的每一个中的多个导线1508-1和1508-2可位于每一相应层内的同一相对位置处，以便与正上方和/或下方的层中的多个导线1508-1和1508-2对齐。绝缘材料(例如，先前结合图2所描述的绝缘材料206；图15中未示出)可位于形成多个导线1508-1和1508-2所处的层之间。形成于沟槽中的绝缘材料(例如，形成于先前结合图7A和7B所描述的沟槽710中的绝缘材料712；未在图15中示出)可位于每一相应层的多个导线1508-1与1508-2之间。
如图15所示，多个导线1540可在与多个导线1508-1及1508-2所位于的层不同的层处(例如，多个导线1508-1和1508-2所位于的层上方)大体上彼此平行地布置。举例来说，多个导线1540(例如，第一多个导线)可位于存储器阵列1500的底部。
图15中针对多个导线1508-1和1508-2中的每一个展示的索引指示特定层和所述层内的多个导线1508-1和1508-2的位置(例如，次序)。举例来说，具有索引WL2,0的导线位于层0内的位置2处(例如，位于处于位置2处的存取线的堆叠的底部的3D存储器阵列1500的存取线)。具有索引WL2,3的导线位于层3内的位置2处(例如，位于处于位置2处的存取线的堆叠的顶部的3D存储器阵列1500的存取线)。多个导线1508-1和1508-2可布置到其中的层的数量和每一层处的多个导线1508-1和1508-2的数量可大于或小于图15所示的数量。
在多个导线1540中的一个与多个导线1508-1和1508-2的堆叠的每一重叠处，导电柱(例如，导电柱718)大体上垂直于多个导线1540和多个导线1508-1和1508-2定向，以便与堆叠中的多个导线1508-1和1508-2中的每一个的一部分相交。导电柱形成为接近(例如，邻近)于多个导线1508-1和1508-2，使得如本文先前(例如，结合图8)所描述的那样形成存储器单元1522。
存储器单元1522布置在接近导电柱和多个导线1508-1和1508-2在不同层处彼此接近的位置的3D架构中。因此，存储器单元1522可布置在多个层中，每一层具有在导电柱与多个导线1508-1和1508-2的交叉点处的存储器单元。存储器单元1522的层可形成于不同层处(例如，竖直地堆叠)。3D存储器阵列1500包含具有多个导线1540中的共同一个，而非多个导线1508-1和1508-2中的独立一个的存储器单元1522。举例来说，每一相应存储器单元1522可大体上与其多个导线1508-1和1508-2中的相应者共面。存储器单元1522大体上可在与多个导线1508-1和1508-2相同的层处形成。3D存储器阵列1500的存储器单元1522可耦合到解码器电路系统(图15中未示出)。例如，如结合图15进一步描述，解码器电路系统可用以在编程或感测操作期间选择存储器单元1522中的特定一个。
图16为根据本公开的实施例的呈存储器装置1670的形式的设备的框图。如本文中所使用，“设备”可指但不限于多种结构或结构的组合中的任何一种，例如电路或电路系统、一或多个裸片、一或多个模块、一或多个装置或一或多个系统。如图16所示，存储器装置1670可包含3D存储器阵列1600。3D存储器阵列1600可类似于先前分别结合图7A、7B和14所描述的3D存储器阵列700和/或1430。尽管为了清楚起见且为了不混淆本公开的实施例，图16展示单个3D存储器阵列1600，但存储器装置1670可包含任何数目个3D存储器阵列1600。
如图16所示，存储器装置1670可包含耦合到3D存储器阵列1600的解码电路系统1672。解码电路系统1672可包含于与3D存储器阵列1600相同的物理装置(例如，相同裸片)上。解码电路系统1672可包含在以通信方式耦合到包含3D存储器阵列1600的物理装置的独立物理装置上。
在对3D存储器阵列1600执行编程和/或感测操作期间，解码电路系统1672可接收地址信号并对其进行解码以存取3D存储器阵列1600的存储器单元(例如，图15所示的存储器单元1522)。举例来说，解码电路系统1672可包含解码器电路系统的部分，所述部分用于在编程或感测操作期间选择3D存储器阵列1600的特定存储器单元以进行存取。举例来说，解码器电路系统的第一部分可用以选择数据线(例如，结合图10所描述的第一多个导线中的一个)，且解码器电路系统的第二部分可用以选择存取线(例如，图10所示的层中的一个的第二部分1008-2)。可例如使用耦合到导电柱的选择器，例如竖直晶体管，来选择存储器单元(例如，存储器单元822)的导电柱(例如，图8所示的导电柱818)。在对3D存储器阵列1600执行编程操作或感测操作期间，解码电路系统1672可将存取电压施加到多个竖直堆叠(例如，在图15中展示且结合图15描述的竖直堆叠)中的一个的导电柱和多个导线中的一个(例如，多个导线1508-1和1508-2中的一个)。
图16所示的实施例可包含额外电路系统、逻辑和/或组件，这些额外电路系统、逻辑和/或组件未示出以免混淆本公开的实施例。举例来说，存储器装置1670可包含用以发送命令以对3D存储器阵列1600执行操作(例如，用以感测(例如，读取)、编程(例如，写入)、移动和/或擦除数据的操作，以及其它操作)的控制器。此外，存储器装置1670可包含用以锁存通过I/O电路系统提供于输入/输出(I/O)连接器上的地址信号的地址电路系统。此外，存储器装置1670可包含与存储器阵列1600隔离的主存储器和/或除所述存储器阵列之外还包含主存储器，所述主存储器例如DRAM或SDRAM。
尽管已在本文中示出并描述了具体实施例，但所属领域的一般技术人员应了解，经计算以实现相同结果的布置可取代所展示的具体实施例。本公开意图涵盖本公开的数个实施例的修改或变化。应理解，以上描述是以说明性方式而非限制性方式进行的。在查阅以上描述后，以上实施例和本文未具体描述的其它实施例的组合对于所属领域的一般技术人员来说将是显而易见的。本公开的数个实施例的范围包含其中使用上述结构和方法的其它应用。因此，本公开的数个实施例的范围应当参考所附权利要求书连同此类权利要求有权享有的等效物的完整范围来确定。
在前述具体实施方式中，出于简化本公开的目的而将一些特征一并归到单个实施例中。本公开的此方法不应被理解为反映本公开的所公开实施例必须使用比每一权利要求中明确陈述的特征更多的特征的意图。相反，如所附权利要求书所反映，本发明主题在于少于单个所公开实施例的所有特征。因此，所附权利要求书特此并入于具体实施方式中，其中每一权利要求就其自身而言作为单独实施例。

Claims (26)

1.一种三维(3D)存储器阵列，其包括：
衬底材料，其包含以交错图案布置的多个导电触点；
导电材料的多个平面，其彼此在第一方向上被形成于所述衬底材料上的第一绝缘材料隔开；
第二绝缘材料，其穿过所述第一绝缘材料和所述导电材料以蛇形形状形成，其中所述导电材料的所述多个平面彼此在正交于所述第一方向的第二方向上被所述第二绝缘材料隔开；以及
多个竖直堆叠，其中所述多个竖直堆叠中的每一相应者包含：
导电柱，其布置成垂直于所述导电材料的所述多个平面和衬底材料延伸，其中每一相应竖直堆叠的所述导电柱耦合到所述导电触点中的不同相应者；以及
硫族化物材料，其形成于所述第一绝缘材料和所述导电材料中的多个凹部中，使得所述多个凹部中的每一相应者中的所述硫族化物材料部分地围绕所述导电柱形成；
其中形成于所述多个凹部中的第一者中的所述硫族化物材料与形成于所述多个凹部中的第二者中的所述硫族化物材料被所述第二绝缘材料隔开，所述多个凹部中的所述第二者正对着所述多个凹部中的所述第一者。
2.根据权利要求1所述的3D存储器阵列，其中所述多个导电触点的所述交错图案为六边形图案。
3.根据权利要求1所述的3D存储器阵列，其进一步包括多个存储器单元，其中每一相应存储器单元包含：
所述导电材料的所述多个平面中的一者的一部分；
所述多个竖直堆叠中的一者的所述导电柱的一部分；以及
形成于所述多个凹部中的一个中的所述硫族化物材料的一部分。
4.根据权利要求3所述的3D存储器阵列，其中每一相应存储器单元与所述导电材料的所述多个平面中的所述一者的所述部分共面。
5.根据权利要求1所述的3D存储器阵列，其进一步包括耦合到所述导电触点且平行于所述导电材料的所述多个平面的多个导线。
6.根据权利要求1所述的3D存储器阵列，其进一步包括耦合到所述导电材料的所述多个平面的多个导线。
7.根据权利要求1所述的3D存储器阵列，其中所述第一和第二绝缘材料均是介电材料。
8.根据权利要求1所述的3D存储器阵列，其中所述第一绝缘材料和所述第二绝缘材料为相同绝缘材料。
9.根据权利要求1所述的3D存储器阵列，其中所述第二绝缘材料在第三方向上与所述多个导电触点的行成一直线，且在与所述第三方向相反的第四方向上与所述多个导电触点的邻近行成一直线。
10.根据权利要求1所述的3D存储器阵列，其中所述第二绝缘材料将所述导电材料的所述多个平面中的每一个划分为第一部分和第二部分。
11.根据权利要求1 0所述的3D存储器阵列，其中：
所述导电材料的所述多个平面中的每一个的所述第一部分为所述3D存储器阵列的不同存取线；
所述导电材料的所述多个平面中的每一个的所述第二部分为所述3D存储器阵列的不同存取线；以及
每一相应竖直堆叠的所述导电柱为所述3D存储器阵列的不同数据线。
12.根据权利要求10所述的3D存储器阵列，其进一步包括电路系统，所述电路系统配置成在对所述3D存储器阵列执行编程操作或感测操作期间，将存取电压施加到以下两者中的一者：
所述导电材料的所述多个平面中的一个的所述第一部分或所述第二部分；以及
所述导电柱中的一个。
13.一种处理三维(3D)存储器阵列的方法，其包括：
形成包含以交错图案布置的多个导电触点的衬底材料；
在所述衬底材料上，在彼此在第一方向上被第一绝缘材料隔开的多个平面中形成第一导电材料；
穿过所述多个平面中的所述第一导电材料和所述第一绝缘材料形成蛇形开口，其中所述多个平面彼此在正交于所述第一方向的第二方向上被所述蛇形开口隔开；
在所述蛇形开口中形成第二绝缘材料；
形成多个开口，其各自与所述衬底材料中的所述多个导电触点中的不同者同心且穿过所述多个平面中的所述第一导电材料、所述第一绝缘材料和所述第二绝缘材料；
在所述第一绝缘材料和所述第一导电材料中形成多个凹部；
在所述多个凹部中形成硫族化物材料；以及
在所述多个开口中形成第二导电材料且使其与在所述多个凹部中的每一相应者中形成的所述硫族化物材料接触，以使得：
所述多个凹部中的每一相应者中形成的所述硫族化物材料部分地围绕所述第二导电材料；且
其中形成于所述多个凹部中的第一者中的所述硫族化物材料与形成于所述多个凹部中的第二者中的所述硫族化物材料被所述第二绝缘材料隔开，所述多个凹部中的所述第二者正对着所述多个凹部中的所述第一者。
14.根据权利要求13所述的方法，其中形成所述多个凹部包含选择性地蚀刻所述第一绝缘材料和所述第一导电材料。
15.根据权利要求13所述的方法，其中形成于所述多个凹部中的所述硫族化物材料和所述第一绝缘材料形成所述多个开口中的每一个的侧壁。
16.根据权利要求13所述的方法，其进一步包括在所述第一导电材料的所述多个平面和所述第二导电材料中的最顶部者上形成第三绝缘材料。
17.根据权利要求13所述的方法，其进一步包括将金属材料耦合到所述衬底材料中的所述多个导电触点以形成全局数据线或全局存取线。
18.根据权利要求13所述的方法，其中形成所述硫族化物材料包含保形地将所述硫族化物材料沉积于所述多个凹部中。
19.根据权利要求13所述的方法，其进一步包括：
在所述衬底材料上，在彼此被所述第一绝缘材料隔开的多个平面中形成第三绝缘材料；以及
用所述第一导电材料替换所述多个平面中的所述第三绝缘材料以在彼此被所述第一绝缘材料隔开的所述多个平面中形成所述第一导电材料。
20.根据权利要求13所述的方法，其中形成所述多个开口包含选择性地蚀刻形成于所述蛇形开口中的所述第二绝缘材料。
21.一种处理三维(3D)存储器阵列的方法，其包括：
形成包含以交错图案布置的多个导电触点的衬底材料；
在所述衬底材料上，在第一多个平面中形成第一导电材料；
在所述第一多个平面中的所述第一导电材料上的第二多个平面中形成第一绝缘材料，以使得所述第一多个平面中的所述第一导电材料彼此在第一方向上被第一绝缘材料隔开；
在所述第二多个平面中的所述第一绝缘材料上的第三多个平面中形成第二绝缘材料；
穿过所述第一多个平面中的所述第一导电材料、所述第二多个平面中的所述第一绝缘材料和所述第三多个平面中的所述第二绝缘材料形成蛇形开口，其中所述第一多个平面中的所述导电材料彼此在正交于所述第一方向的第二方向上被所述蛇形开口隔开；
在所述蛇形开口中形成第三绝缘材料；
形成多个开口，其各自与所述衬底材料中的所述多个导电触点中的不同者同心且穿过所述第一多个平面中的所述第一导电材料、所述第二多个平面中的所述第一绝缘材料和所述第三多个平面中的所述第二绝缘材料；
在所述第一绝缘材料和所述第一导电材料中形成多个凹部；
在所述多个凹部中形成硫族化物材料；以及
在所述多个开口中形成第二导电材料且使其与在所述多个凹部中的每一相应者中形成的所述硫族化物材料接触，以使得
所述多个凹部中的每一相应者中形成的所述硫族化物材料部分地围绕所述第二导电材料；且
其中形成于所述多个凹部中的第一者中的所述硫族化物材料与形成于所述多个凹部中的第二者中的所述硫族化物材料被所述第三绝缘材料隔开，所述多个凹部中的所述第二者正对着所述多个凹部中的所述第一者。
22.根据权利要求21所述的方法，其中形成所述多个凹部包含：
选择性地蚀刻所述第一多个平面中的所述第一导电材料；以及
选择性地蚀刻所述第二多个平面中的所述第一绝缘材料。
23.一种三维(3D)存储器阵列，其包括：
多个导线，其彼此在第一方向上被第一绝缘材料隔开，且在正交于所述第一方向的第二方向上被穿过所述多个导线以蛇形形状形成的第二绝缘材料隔开；以及
多个竖直堆叠，其中所述多个竖直堆叠中的每一相应者包含：
导电柱，其布置成垂直于所述多个导线延伸；以及
硫族化物材料，其在所述第一绝缘材料和所述多个导线中的多个凹部中形成，使得形成于所述多个凹部中的每一相应者中的所述硫族化物材料部分地围绕所述导电柱形成，
其中形成于所述多个凹部中的第一者中的所述硫族化物材料与形成于所述多个凹部中的第二者中的所述硫族化物材料被所述第二绝缘材料隔开，所述多个凹部中的所述第二者正对着所述多个凹部中的所述第一者。
24.根据权利要求23所述的3D存储器阵列，其中所述多个导线包括石墨烯材料。
25.根据权利要求23所述的3D存储器阵列，其进一步包括电路系统，所述电路系统经配置以在对所述3D存储器阵列执行编程操作或感测操作期间，将存取电压施加到所述多个竖直堆叠中的一者的所述导电柱和所述多个导线中的一者。
26.根据权利要求23所述的3D存储器阵列，其中：
所述多个导线中的每一相应导线是所述3D存储器阵列的不同的存取线；及
所述多个竖直堆叠中的每一相应竖直堆叠的所述导电柱通信地耦合到所述3D存储器阵列的数据线。
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