KR20210094105A - 3 차원 메모리 어레이 - Google Patents

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KR20210094105A
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로렌조 프라틴
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마이크론 테크놀로지, 인크
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Abstract

예시적인 3 차원(3-D) 메모리 어레이는 스태거 패턴으로 배열된 복수의 전도성 컨택을 포함하는 기판 재료 및 기판 재료 상에 형성된 제 1 절연 재료에 의해 서로 분리된 전도성 재료의 복수의 평면을 포함한다. 전도성 재료의 복수의 평면 각각은 그 내부에 형성된 복수의 리세스를 포함한다. 절연 재료와 전도성 재료를 통해 제 2 절연 재료가 구불 구불한 형상으로 형성된다. 복수의 전도성 필라는 기판 및 전도성 재료의 복수의 평면에 실질적으로 수직으로 연장하도록 배열되고, 각 개개의 전도성 필라는 전도성 컨택들 중 상이한 개개의 컨택에 결합된다. 칼코게나이드 재료가 복수의 리세스에 형성되어 각 개개의 리세스 내의 칼코게나이드 재료가 복수의 전도성 필라 중 하나의 주위에 부분적으로 형성된다.

Description

3 차원 메모리 어레이
본 개시는 전반적으로 반도체 메모리 및 방법에 관한 것으로, 보다 상세하게는, 3 차원(3-D) 메모리 어레이에 관한 것이다.
메모리 디바이스는 전형적으로 컴퓨터 또는 다른 전자 디바이스에서 내부, 반도체, 집적 회로 및/또는 외부 착탈 가능 디바이스로 제공된다. 휘발성 및 비 발성 메모리를 포함하여 다양한 유형의 메모리가 있다. 휘발성 메모리는 데이터를 유지하는데 전력이 필요할 수 있으며, 특히 RAM(Random-Access Memory), DRAM(Dynamic Random Access Memory) 및 SDRAM(Synchronization Dynamic Random Access Memory) 등을 포함할 수 있다. 비 휘발성 메모리는 전력이 공급되지 않을 때 저장된 데이터를 보유하여 영구 데이터를 제공할 수 있으며, 특히 NAND 플래시 메모리, NOR 플래시 메모리, ROM(판독 전용 메모리) 및 저항 가변 메모리 예컨대, PCRAM(phase change random access memory), RRAM(Random Access Memory), MRAM(Magnetic Random Access Memory) 및 프로그래밍 가능한 전도성 메모리를 포함할 수 있다.
메모리 디바이스는 고 메모리 밀도, 고 신뢰성 및 저 전력 소비를 필요로 하는 광범위한 전자 애플리케이션을 위한 휘발성 및 비 휘발성 메모리로 활용될 수 있다. 비 휘발성 메모리는 예를 들어, 다른 전자 디바이스들 중에서 개인용 컴퓨터, 휴대용 메모리 스틱, SSD(Solid State Drive), 디지털 카메라, 휴대폰, MP3 플레이어와 같은 휴대용 음악 플레이어, 영화 플레이어 등에서 사용될 수 있다.
저항 가변 메모리 디바이스는 저장 소자(예를 들어, 가변 저항을 갖는 저항성 메모리 소자)의 저항 상태에 기초하여 데이터를 저장할 수 있는 저항성 메모리 셀을 포함할 수 있다. 이와 같이, 저항성 메모리 셀은 저항성 메모리 소자의 저항 레벨을 변화시킴으로써 타겟 데이터 상태에 대응하는 데이터를 저장하도록 프로그래밍될 수 있다. 저항성 메모리 셀은 양의 또는 음의 전기 펄스(예를 들어, 양의 또는 음의 전압 또는 전류 펄스)와 같은 전기장 또는 에너지의 소스를 특정 지속 시간 동안 셀에 (예를 들어, 셀의 저항성 메모리 소자에) 인가함으로써 타겟 데이터 상태(예를 들어, 특정 저항 상태에 해당)로 프로그래밍될 수 있다. 저항성 메모리 셀의 상태는 인가된 질의 전압(interrogation voltage)에 응답하여 셀을 통해 전류를 감지함으로써 결정될 수 있다. 셀의 저항 레벨에 따라 달라지는 감지된 전류는 셀의 상태를 나타낼 수 있다.
저항성 메모리 셀에 대해 다수의 데이터 상태(예를 들어, 저항 상태) 중 하나가 설정될 수 있다. 예를 들어, 단일 레벨 메모리 셀(SLC)은 2 진 유닛 1 또는 0으로 표시될 수 있는 두 개의 상이한 데이터 상태 중 타겟화된 상태로 프로그래밍될 수 있으며, 셀이 특정 레벨 초과 또는 미만의 저항으로 프로그래밍되었는지 여부에 따라 달라질 수 있다. 추가 예로서, 일부 저항성 메모리 셀은 2 개 초과의 데이터 상태(예를 들어, 1111, 0111, 0011, 1011, 1001, 0001, 0101, 1101, 1100, 0100, 0000, 1000, 1010, 0010, 0110 및 1110) 중 타겟화된 상태로 프로그래밍딜 수 있다. 이러한 셀은 멀티 상태 메모리 셀, 멀티 유닛 셀 또는 멀티 레벨 셀(MLC)로 지칭될 수 있다. MLC는 각각의 셀이 하나 초과의 숫자(예를 들어, 하나 초과의 비트)를 나타낼 수 있기 때문에 메모리 셀 수를 증가시키지 않고도 고밀도 메모리를 제공할 수 있다.
도 1은 본 개시의 일 실시예에 따른 3 차원(3-D) 메모리 어레이를 형성하는 것과 관련된 처리 단계의 저면도를 예시한다.
도 2는 본 개시의 실시예에 따른 3-D 메모리 어레이를 형성하는 것과 관련된 후속 처리 단계의 측면도를 예시한다.
도 3은 본 개시의 실시예에 따른 3-D 메모리 어레이를 형성하는 것과 관련된 후속 처리 단계의 평면도를 예시한다.
도 4a-4c는 본 개시의 실시예에 따른 3-D 메모리 어레이를 형성하는 것과 관련된 후속 처리 단계의 다양한 뷰를 예시한다.
도 5는 본 개시의 일 실시예에 따른 3-D 메모리 어레이를 형성하는 것과 관련된 후속 처리 단계의 단면도를 예시한다.
도 6은 본 개시의 실시예에 따른 3-D 메모리 어레이를 형성하는 것과 관련된 후속 처리 단계의 단면도를 예시한다.
도 7a 및 7b는 본 개시의 실시예에 따른 3-D 메모리 어레이를 형성하는 것과 관련된 후속 처리 단계의 다양한 뷰를 예시한다.
도 8은 본 개시의 일 실시예에 따른 도 7a 및 7b에 예시된 3-D 메모리 어레이의 메모리 셀을 예시한다.
도 9는 본 개시의 실시예에 따른 트렌치(trench)의 일부의 평면도를 예시한다.
도 10은 본 개시의 일 실시예에 따른 3-D 메모리 어레이의 일부의 측면도를 예시한다.
도 11은 본 개시의 일 실시예에 따른 3-D 메모리 어레이를 형성하는 것과 관련된 후속 처리 단계의 측면도를 예시한다.
도 12는 본 개시의 일 실시예에 따른 3-D 메모리 어레이를 형성하는 것과 관련된 후속 처리 단계의 단면도를 예시한다.
도 13은 본 개시의 일 실시예에 따른 3-D 메모리 어레이를 형성하는 것과 관련된 후속 처리 단계의 단면도를 예시한다.
도 14는 본 개시의 일 실시예에 따른 3-D 메모리 어레이를 형성하는 것과 관련된 후속 처리 단계의 단면도를 예시한다.
도 15는 본 개시의 실시예에 따른 3-D 메모리 어레이의 개략도를 예시한다.
도 16은 본 개시의 실시예에 따른 메모리 디바이스 형태의 장치의 블록도이다.
본 개시는 3-D 메모리 어레이 및 이를 처리하는 방법을 포함한다. 다수의 실시예는 스태거 패턴(staggered pattern)으로 배열된 복수의 전도성 컨택을 포함하는 기판 재료 및 기판 재료 상에 형성된 제 1 절연 재료에 의해 서로 분리된 전도성 재료의 복수의 평면을 포함한다. 전도성 재료의 복수의 평면 각각은 그 안에 형성된 복수의 리세스를 포함할 수 있다. 제 2 절연 재료(insulation material)는 절연 재료와 전도성 재료(conductive material)를 통해 구불 구불한 형태(serpentine shape)로 형성될 수 있다. 복수의 전도성 필라(conductive pillar)가 기판 및 전도성 재료의 복수의 평면에 실질적으로 수직으로 연장하도록 배열될 수 있다. 복수의 전도성 필라들 각 개개의 필라는 전도성 컨택들 상이한 개개의 컨택에 결합될 수 있다. 칼코게나이드 재료는 복수의 리세스 각 개개의 리세스에 칼코게나이드 재료가 복수의 전도성 필라 중 하나 주위에 부분적으로 형성되도록 복수의 리세스에 형성될 수 있다.
본 개시에 따른 3-D 메모리 어레이는 이전의 3-D 메모리 어레이와 비교하여 증가된 메모리 셀 밀도(예를 들어, 증가된 비트 밀도)를 가질 수 있다. 예를 들어, 본 발명에 따른 3-D 메모리 어레이에서 전도성 라인 당 메모리 셀의 밀도는 이전 3-D 메모리 어레이의 두 배일 수 있다.
본 개시에 따른 3-D 메모리 어레이는 전도성 재료 및 절연 재료의 교번하는 층을 통한 전도성 컨택 및 개구(opening)의 스태거 배열(예를 들어, 육각형 배열)을 포함한다. 스태거 배열은 3-D 메모리 어레이에 적용될 전압(들)을 유지하기 위해 유전체 두께를 유지하면서 개구 사이의 간격을 줄일 수 있다.
개구(예를 들어, 트렌치)는 전도성 재료(예를 들어, 전도성 라인 재료)와 절연 재료의 교번하는 평면을 통해 형성될 수 있다. 트렌치는 구불 구불한 형상의 트렌치일 수 있다. 예를 들어, 트렌치는 제 1 방향에서 전도성 컨택의 행과 일렬로 정렬될 수 있고, 예를 들어, 아래 도 3과 관련하여 설명된 바와 같이 제 1 방향과 반대인 제 2 방향에서 전도성 컨택의 인접한 행과 일렬로 정렬될 수 있다. 트렌치는 절연 재료로 채워질 수 있다. 트렌치의 절연 재료는 전도성 재료의 각각의 평면을 두 부분으로 이분(bifurcate)할 수 있다. 전도성 재료의 평면의 각각의 부분은 상이한 액세스 라인일 수 있다. 액세스 라인은 워드 라인으로 지칭될 수 있고 데이터 라인은 비트 라인으로 지칭될 수 있다.
복수의 개구는 전도성 재료와 절연 재료의 교번하는 평면을 통해 트렌치와 일렬로 형성될 수 있다. 저장 소자 재료(예를 들어, 칼코게나이드 재료) 및 전도성 필라가 각각의 개구에 형성될 수 있다. 본 출원에 설명된, 트렌치는 3-D 차원 메모리 어레이의 메모리 셀 수를 증가시키면서 3-D 차원 메모리 어레이의 각각의 플로어(floor)의 커패시턴스와 3-D 차원 메모리 어레이의 인접 플로어 사이의 교란을 감소시킨다. 본 출원에서 사용되는, 3-D 메모리 어레이의 "플로어(floor)"는 3-D 메모리 어레이의 레벨을 의미한다. 예를 들어, 전도성 재료의 평면과 절연 재료의 인접 평면은 3-D 메모리 어레이의 플로어가 될 수 있다.
금속 재료(예를 들어, 비아)는 3-D 메모리 어레이의 각각의 메모리 셀이 3-D 메모리 어레이의 한 쌍의 전도성 라인(예를 들어, 데이터 라인 및 액세스 라인)에 의해 유니보컬(univocally)로 어드레스 지정될 수 있도록 개구에 대해 직교 배향으로 전도성 필라에 결합될 수 있다. 예를 들어, 3-D 차원 메모리 어레이의 각각의 메모리 셀은 단지 하나의 가능한 어드레스를 가질 수 있다; 예를 들어, 전도성 필라 중 하나(예를 들어, 복수의 데이터 라인 중 하나의 데이터 라인) 및 전도성 재료의 평면 중 하나의 일부(예를 들어, 복수의 액세스 라인 중 하나의 액세스 라인).
본 출원에서 사용되는 "하나(a)” 또는 "하나(an)"는 하나 이상의 것을 지칭할 수 있고, "복수"는 그러한 것들 중 하나 이상을 지칭할 수 있다. 예를 들어, 메모리 셀은 하나 이상의 메모리 셀을 지칭할 수 있고, 복수의 메모리 셀은 둘 이상의 메모리 셀을 지칭할 수 있다. 더욱이, "일 수 있다"라는 단어는 의무적 의미(즉, 필수)가 아닌 임의의 의미(permissive sense)(즉, 잠재력을 가짐, 할 수 있음)로 본 출원 전반에 걸쳐 사용된다. 용어 "포함” 및 이의 파생어는 "포함하지만 이에 한정되지 않는"을 의미한다. 용어"결합된"은 직접 또는 간접적으로 연결된 것을 의미하며 달리 명시되지 않는 한 무선 연결을 포함할 수 있다.
본 출원의 도면은 제 1 숫자 또는 숫자들은 도면 그림 번호에 대응하고 나머지 숫자가 도면의 엘리먼트 또는 컴포넌트를 식별하는 번호 지정 규칙을 따른다. 상이한 도면 사이의 유사한 엘리먼트 또는 컴포넌트는 유사한 숫자를 사용하여 식별할 수 있다. 예를 들어, 102는 도 1에서 엘리먼트 "02"를 나타낼 수 있고, 유사한 엘리먼트는 도 2에서 202로 참조될 수 있다.
도 1은 본 개시의 일 실시예에 따른 3-D 메모리 어레이(100)를 형성하는 것과 관련된 처리 단계의 저면도를 예시한다. 도 1에 도시된 바와 같이, 복수의 전도성 컨택(104)이 기판 재료(102)의 평면에 형성된다. 기판 재료(102)는 절연 재료일 수 있다. 예를 들어, 기판 재료(102)는 유전체 필름과 같은 유전체 재료일 수 있다. 도 1에 예시된 바와 같이, 복수의 전도성 컨택(104)은 육각형 패턴과 같은 스태거 패턴으로 배열될 수 있다. 예를 들어, 복수의 전도성 컨택(104) 개개의 컨택은 6 개의 다른 전도성 컨택(104)에 의해 둘러싸일 수 있다.
본 출원에 사용된, "스태거 패턴(staggered pattern)"은 서로 한 방향에 인접하지만 다른 방향으로는 인접하지 않는 복수의 전도성 컨택을 지칭한다. 예를 들어, 스태거 패턴은 x 방향(예를 들어, 행)에서 서로 인접하지만 y 방향(예를 들어, 열)에서는 그렇지 않는 전도성 컨택을 가질 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 복수의 전도성 컨택(104)은 x 방향에서 서로 인접하고 서로 일렬로 정렬된다. 그러나, 복수의 전도성 컨택(104)은 y 방향으로 서로 인접하지 않는다. 복수의 전도성 컨택(104)은 y 방향으로 서로 일렬로 정렬되지만, 복수의 전도성 컨택(104)은 y 방향으로 행을 교번(예를 들어, 스킵)한다. 도 1은 전도성 컨택(104) 사이의 다양한 간격을 도시하지만, 본 개시에 따른 실시예는 그렇게 한정되지 않는다. 예를 들어, 전도성 컨택(104) 사이의 간격은 기판 재료(102) 전체에 걸쳐 거의 동일할 수 있다.
도 2는 본 개시의 실시예에 따른 3-D 메모리 어레이(200)를 형성하는 것과 관련된 후속 처리 단계의 측면도를 예시한다. 도 2는 절연 재료(206)의 복수의 평면에 의해 서로로부터 z 방향으로 분리된(예를 들어, 수직으로 분리된) 전도성 재료(208)의 복수의 평면을 도시한다. 예를 들어, 절연 재료(206)의 제 1 평면(예를 들어, 바닥 평면)은 기판 재료(202)의 평면 상에 형성(예를 들어, 증착)될 수 있고, 이어서 전도성 재료(208)의 평면이 절연 재료(206)의 제 1 평면 상에 형성될 수 있다. 절연체의 추가 평면 재료(206)는 도 2에 예시된 바와 같이 교번하는 방식으로 전도성 재료(208) 상에 형성될 수 있다. 절연 재료(206)는 유전체 필름과 같은 유전체 재료일 수 있다. 일 실시예에서, 절연 재료(206) 및 기판 재료(202)는 동일한 유형의 절연 재료일 수 있다.
전도성 재료(208)의 복수의 평면들 각 개개의 평면은 이하에서 3-D 메모리 어레이(200)의 플로어로 지칭되는 3-D 메모리 어레이(200)의 상이한 레벨에 있을 수 있다(예를 들어, 형성). 전도성 재료(208)는 무엇보다도 금속(또는 반 금속) 재료 또는 도핑된 폴리 실리콘 재료와 같은 반도체 재료를 포함(예를 들어, 그로 형성될 수 있음)할 수 있다. 일 실시예에서, 전도성 재료(208)는 전도성 탄소의 평면일 수 있다. 절연 재료(206)의 예는 실리콘 산화물과 같은 유전체 재료를 포함하지만 이에 한정되지 않는다. 전도성 재료(208)의 6 개의 평면과 절연 재료(206)의 7 개의 평면이 도 2에 도시된다. 절연 재료(206)의 제 7 평면은 3-D 메모리 어레이(200)의 최상층일 수 있다. 절연 재료(206)및 전도성 재료(208)의 평면의 수량은 도 2에 예시된 양으로 한정되지 않는다. 전도성 재료(208) 및 절연 재료(206)는 6 개 초과의 플로어 또는 6 개 미만의 플로어로 배열될 수 있다.
도 3은 본 개시의 실시예에 따른 3-D 메모리 어레이(300)를 형성하는 것과 관련된 후속 처리 단계의 평면도를 예시한다. 도 3은 개구(예를 들어, 트렌치)(310)의 형성 이후에 도 2에 도시된 전도성 재료(208)의 평면 중 어느 하나를 통한 단면도이다. 트렌치(310)는 도 2에 도시된 절연 재료(206) 및 전도성 재료(208)의 교번하는 평면을 통해 형성될 수 있다. 기판 재료(202) 및 전도성 컨택(304)는 아래의 도 4c와 관련하여 설명된 바와 같이 트렌치의 바닥일 수 있다.
트렌치(310)는 절연 재료(312)로 채워질 수 있다. 절연 재료(312)는 유전체 재료일 수 있다. 일 실시예에서, 절연 재료(312) 및 기판 재료(202)는 동일한 유형의 절연 재료일 수 있다. 전도성 컨택(304)은 전도성 컨택(304)이 절연 재료(312) 아래에 있음을 나타내기 위해 점선 원으로 표시된다. 즉, 절연 재료(312)는 트렌치(310)에 형성되고 전도성 컨택 (304) 및 절연 재료(202)의 평면과 컨택한다.
트렌치(310)는 구불 구불한 형상의 트렌치일 수 있다. 예를 들어, 트렌치 (31O)는 제 1 방향(예를 들어, 왼쪽에서 오른쪽으로)으로 전도성 컨택(304)의 행을 통과한 다음 제 1 방향에 반대인 제 2 방향(예를 들어, 오른쪽에서 왼쪽으로)으로 전도성 컨택(304)의 인접한 열을 통과할 수 있다. 도 3의 예를 참조하면, 트렌치(310)는 도 3의 상부에 있는 전도성 컨택(310)의 제 1 행을 왼쪽에서 오른쪽으로 통과한 다음 "방향을 바꾸어(turn)" 전도성 컨택(304)의 다음 (제 2) 행(제 1 행에 인접)을 오른쪽에서 왼쪽으로 통과한다. 트렌치(310)는 다시 "방향을 바꾸어" 전도성 컨택(304)의 다음 (제 3) 행 (제 2 행에 인접)을 왼쪽에서 오른쪽으로 통과한다. 트렌치(310)는 다시 "방향을 바꾸어" 전도성 컨택(304)의 다음(제 4) 행 (제 3 행에 인접)을 오른쪽에서 왼쪽으로 통과한 다음 다시 "방향을 바꾸어" 도 3의 바닥에 전도성 컨택(304)의 다음(제 5) 행 (제 4 행에 인접)을 왼쪽에서 오른쪽으로 통과한다. 따라서, 절연 재료(312)는 절연 재료(202) 및 전도성 재료(208)을 통해 구불 구불한 형태로 형성될 수 있다.
절연 재료(312) 및 트렌치(310)는 전도성 재료(308)의 각각의 평면을 두 부분 : 제 1 부분(308-1) 및 제 2 부분(308-2)으로 이분할 수 있다. 전도성 재료(308)의 평면의 각각의 부분은 플로어의 상이한 액세스 라인(예를 들어, 워드 라인)일 수 있다. 예를 들어, 제 1 부분(308-1)은 3-D 메모리 어레이(300)의 플로어의 제 1 액세스 라인일 수 있고, 제 2 부분(308-2)은 3-D 메모리 어레이(300)의 동일한 플로어의 제 2 액세스 라인일 수 있다.
도 4a-4c는 본 개시의 일 실시예에 따른 3-D 메모리 어레이(400)를 형성하는 것과 관련된 후속 처리 단계의 다양한 뷰를 예시한다. 예를 들어, 도 4a는 후속 처리 단계 후 3-D 메모리 어레이(400)의 전도성 재료(408)의 평면 중 하나를 통한 평면도를 도시한다. 도 4b는 후속 처리 단계 후 단면 라인 A-A'를 따른 3-D 메모리 어레이(400)의 개략적인 단면도를 예시한다. 도 4c는 후속 처리 단계 후 단면 라인 B-B'를 따른 3-D 메모리 어레이(400)의 개략적인 단면도를 예시한다.
도 4a 및 4b에 도시된 바와 같이, 복수의 개구(414)는 전도성 재료(408)와 절연 재료(406) 및 트렌치(410) 내의 절연 재료(412)의 교번하는 평면을 통해 형성될 수 있다. 복수의 개구 (414)의 직경은 트렌치(410)의 폭보다 더 클 수 있다. 일 실시예에서, 복수의 개구(414)를 형성하기 전에 절연 재료(406)의 최상부 평면 상에 마스킹 재료(416)(예를 들어, 하드 마스킹 재료)가 형성될 수 있다. 마스킹 재료(416)는 전도성 재료(408), 절연 재료(406) 및 절연 재료(412)보다 더 느린 에칭 속도를 가질 수 있다. 일 실시예에서, 마스킹 재료(416)는 복수의 개구(414)의 형성 후에 제거될 수 있다.
복수의 개구(414) 각 개개의 개구의 측벽은 4 개의 부분(반드시 균등한 4 분의 1은 아님)으로 분할될 수 있다. 측벽의 제 1 부분은 교번하는 평면에서 전도성 재료(408) 및 절연 재료(406)의 제 1 부분(408-1)일 수 있다. 측벽의 제 1 부분에 인접한 제 2 부분은 트렌치(410)에 형성된 절연 재료(412)일 수 있다. 측벽의 제 2 부분에 인접한 제 3 부분은 교번하는 평면에서 전도성 재료(408) 및 절연 재료(406)의 제 2 부분(408-2)일 수 있다. 측벽의 제 3 부분에 인접한 제 4 부분은 트렌치(410)에 형성된 절연 재료(412)일 수 있다. 기판 재료(402) 및 전도성 컨택(404)는 복수의 개구(414)의 바닥일 수 있다.
복수의 개구(414) 각각은 전도성 컨택(404)의 상이한 개개의 컨택과 대략 동심일 수 있다. 따라서, 복수의 개구(414)는 전도성 컨택(404)의 스태거(예를 들어, 육각형) 배열을 가질 수 있다. 도 4는 개구(414) 사이의 다양한 간격을 도시하지만, 본 개시에 따른 실시예는 이에 한정되지 않는다. 예를 들어, 개구(414) 사이의 간격은 거의 동일할 수 있다. 도 4c에 도시된 바와 같이, 한 쌍의 개구(414) 사이의 트렌치(410)에 형성된 절연 재료(412)는 복수의 개구(414)의 형성 후에 남아 있다.
도 5는 본 개시의 일 실시예에 따른 3-D 메모리 어레이(500)를 형성하는 것과 관련된 후속 처리 단계의 단면도를 예시한다. 도 5에 도시된 바와 같이, 복수의 리세스(515)가 각각의 평면에서 전도성 재료(508)에 형성될 수 있다. 예를 들어, 등방성 방식으로 복수의 리세스(515)를 형성하기 위해 선택적 에칭 동작이 수행될 수 있다. 에칭 화학 물질은 전도성 재료(508)가 절연 재료(506)보다 빠르게 에칭되도록 선택될 수 있다. 선택적 에칭 동작은 건식 에칭 동작 또는 습식 에칭 동작일 수 있다. 일 실시예에서, 마스킹 재료(516)는 복수의 리세스(515)의 형성 후에 제거될 수 있다.
도 6은 본 개시의 일 실시예에 따른 3-D 메모리 어레이(600)를 형성하는 것과 관련된 후속 처리 단계의 단면도를 예시한다. 도 6에 도시된 바와 같이, 저장 소자 재료(620)는 도 5에 도시된 복수의 리세스(515)에 형성될 수 있다. 저장 소자 재료(620)는 자체 선택 저장 소자 재료(예를 들어, 선택 디바이스 및 저장 소자 둘 모두로 작용할 수 있는 재료) 역할을 할 수 있는 칼코게나이드 합금 및/또는 유리와 같은 칼코게나이드 재료일 수 있다. 예를 들어, 저장 소자 재료(620)는 거기에 인가되는 프로그램 펄스와 같은 인가된 전압에 응답할 수 있다. 임계 전압보다 작은 인가 전압에 대해, 저장 소자 재료(620)는 전기적으로 비 전도성 상태(예를 들어, "오프"상태)로 유지될 수 있다. 대안적으로, 임계 전압보다 더 큰 인가 전압에 응답하여, 저장 소자 재료(620)는 전기 전도성 상태(예를 들어, "온"상태)에 진입할 수 있다. 또한, 주어진 극성에서 저장 소자 재료(620)의 임계 전압은 인가된 전압의 극성(예를 들어, 양 또는 음)에 기초하여 변경될 수 있다. 예를 들어, 임계 전압은 프로그램 펄스의 극성이 양인지 음인지에 따라 변경될 수 있다.
저장 소자 재료(620)로 작용할 수 있는 칼코게나이드 재료의 예는 다른 칼코게나이드 재료 중에서도 예를 들어, 동작 동안에 상이 변하지 않는 합금(예를 들어, 셀레늄계 칼코게나이드 합금)을 포함하는 인듐(In)-안티몬(Sb)-텔루륨(Te)(IST) 재료, 예컨대, In2Sb2Te5, In1Sb2Te4, In1Sb4Te7,등 및 게르마늄(Ge)-안티몬(Sb)-텔루륨(Te)(GST) 재료 예컨대, Ge8Sb5Te8, Ge2Sb2Te5, Ge1Sb2Te4, Ge1Sb4Te7, Ge4Sb4Te7 등을 포함한다. 또한, 칼코게나이드 재료는 소량의 다른 도펀트 재료를 포함할 수 있다. 칼코게나이드 재료의 다른 예는 텔루륨-비소(As)-게르마늄(OTS) 재료, Ge, Sb, Te, 실리콘(Si), 니켈(Ni), 갈륨(Ga), As,은(Ag), 주석(Sn), 금(Au), 납(Pb), 비스무트(Bi), 인듐(In), 셀레늄(Se), 산소(O), 황(S), 질소(N), 탄소(C), 이트륨(Y) 및 스칸듐(Sc) 재료 및 이들의 조합을 포함한다. 본 출원에 사용된 하이픈 화학 물질 조성 표기법은 특정 혼합물 또는 화합물에 포함된 원소를 나타내며 표시된 원소를 포함하는 모든 화학양론을 나타내기 위한 것이다. 일 실시예에서, 칼코게나이드 재료는 칼코게나이드 유리 또는 비정질 칼코게나이드 재료일 수 있다.
저장 소자 재료(620)는 저장 소자 재료(620)를 등도포성으로 증착함으로써 리세스(515)에 형성될 수 있다. 에칭-백 동작과 같은 에칭 동작은 저장 소자 재료(620)를 형성한 후에 수행될 수 있어서 저장 소자 재료(620)(예를 들어, 도 6에 도시된 개구(614)를 마주하는 표면)는 도 6에 예시된 바와 같이 절연 재료(606)의 표면(예를 들어, 개구(614)을 마주하는 표면)과 대략 동일 평면 상에 있다. 에칭 동작은 건식 에칭 동작 또는 습식 에칭 동작일 수 있다. 도 6은 복수의 리세스(515)에 한정된 저장 소자 재료(620)를 도시하지만, 실시예는 이에 한정되지 않는다. 예를 들어, 복수의 리세스(515)에 저장 소자 재료(620)를 형성하는 동안, 저장 소자 재료(620)는 복수의 개구(614)의 측벽에 형성될 수 있다(예를 들어, 개구(614)를 마주하는 절연 재료(606)의 표면 상에).
도 7a 및 7b는 본 개시의 실시예에 따른 3-D 메모리 어레이(700)를 형성하는 것과 관련된 후속 처리 단계의 다양한 뷰를 예시한다. 예를 들어, 도 7a는 후속 처리 단계의 단면도를 예시한다. 도 7b는 후속 처리 단계 후 단면 라인 C-C’를 따른 평면도를 예시한다.
도 7a 및 7b에 도시된 바와 같이, 전도성 필라(718)는 도 6에 도시된 복수의 개구(614) 각 개개의 개구에 형성될 수 있다. 전도성 필라(718)는 교번하는 평면에 전도성 컨택(704) 및 절연 재료(706)와 컨택하여 형성될 수 있고, 각 개개의 리세스(515)에 형성된 저장 소자 재료(720)가 전도성 필라(718) 주위에 부분적으로(예를 들어, 완전히가 아닌) 형성되도록 각 개개의 리세스(515)에 형성된 저장 소자 재료(720)와 컨택한다. 일 실시예에서, 전도성 필라(718)는 복수의 개구(614)의 측벽 상에 형성될 수 있는 저장 소자 재료(720)과 컨택하여 형성될 수 있다. 일 실시예에서, 전도성 필라(718)는 전도성 재료(708)을 포함할 수 있다. 전도성 필라(718)는 전극 실린더일 수 있다. 도 7a 및 7b는 중실 실린더(solid cylinder)로서 전도성 필라(718)를 도시하지만, 일 실시예에서 전도성 필라(718)는 중공 실린더(hollow cylinder) 또는 토로이드(toroidal)(예를 들어, 튜브)일 수 있다. 전도성 필라(718)는 무엇보다도 금속(또는 반 금속) 재료 또는 도핑된 폴리 실리콘 재료와 같은 반도체 재료를 포함할 수 있다. 그러나 다른 금속, 반 금속 또는 반도체 재료가 사용될 수 있다.
도 7a 및 7b에 도시된 실시예에서, 복수의 개구(614) 각 개개의 개구에 형성된 전도성 필라(718)는 전도성 재료(708) 및 절연 재료(706)의 교번하는 평면에 실질적으로 수직으로 연장하도록 배열된다. 복수의 개구(614) 각 개개의 개구에 형성된 저장 소자 재료(720) 및 전도성 필라(718)는 실질적으로 원형 형상으로 동심으로(예를 들어, 전도성 컨택(704)과) 형성된다. 그러나, 본 발명의 실시예는 정확하거나 준 정확한 원형 형상에 한정되지 않는다. 예를 들어, 본 출원에서 사용되는 "동심(concentric)"은 예를 들어, 타원형을 포함하는 임의의 형태로 서로를 실질적으로 둘러싸는 구조를 지칭할 수 있다.
위의 도 3과 관련하여 설명되고 도 7a 및 7b에 도시된 바와 같이, 트렌치(710)에 형성된 절연 재료(712)는 전도성 재료(708)의 각각의 평면을 제 1 부분(708-1) 및 제 2 부분(708-2)으로 이분한다. 저장 소자 재료(720)가 전도성 재료(708)의 리세스(615)에 형성되기 때문에, 절연 재료(712)는 평면에서 전도성 재료(708)의 제 2 부분(708-2)과 컨택하는 저장 소자 재료(720)로부터 평면에서 전도성 재료(708)의 제 1 부분(708-1)과 컨택하는 저장 소자 재료(720)를 격리시킨다.
3-D 차원 메모리 어레이(700)는 복수의 수직 스택을 포함할 수 있다. 각 개개의 스택은 전도성 필라(718), 전도성 필라(718)에 결합된 전도성 컨택(704), 제 1 부분(708-1) 및 전도성 필라(718)와 컨택하여 형성된 저장 소자 재료(720), 및 제 2 부분(708-2) 및 전도성 필라(718)과 컨택하여 형성된 저장 소자 재료(720)를 포함할 수 있다.
명확성을 위해 그리고 본 개시의 실시예들을 모호하게 하지 않기 위해 도 7a 및 7b에 도시되지 않았지만, 다른 재료들은 예를 들어, 재료의 상호 확산에 반대해 접착층 또는 장벽을 형성하고/하거나 조성물 혼합을 완화하기 위해 저장 소자 재료(720) 및/또는 전도성 필라(718) 이전, 이후 및/또는 사이에 형성될 수 있다. 또한, 도 7a 및 7b에 예시된 실시예에서, 절연 재료(706)의 최상부 평면 위에 형성될 수 있는 저장 소자 재료(720) 및/또는 전도성 필라(718)의 임의의 부분은 예를 들어, 각 개개의 전도성 필라(718)를 서로 분리하기 위해 에칭 및/또는 화학적 기계적 연마(CMP)에 의해 제거되었다. 각 개개의 전도성 필라(718)를 서로 추가로 분리하기 위해, 전도성 필라(718)를 캡핑(cap)하기 위해 전도성 필라(718) 상에 절연 재료(717)가 형성될 수 있다. 절연 재료(717)는 절연 재료(706)와 다른 절연 재료일 수 있다.
일 실시예에서, 상이한 절연 재료의 교번하는 평면이 기판 재료(702) 상에 형성될 수 있다. 개구(312), 복수의 개구(414) 및 복수의 리세스(515)는 위의 도 3-7b와 관련하여 설명된 바와 같이 상이한 절연 재료의 교번하는 평면에 형성될 수 있다. 상이한 절연 재료의 교번하는 평면 중 하나가 제거될 수 있고 전도성 재료(708)가 그 자리에 형성될 수 있다. 즉, 상이한 절연 재료의 교번하는 평면 중 하나는 전도성 재료(708)로 대체되어 절연 재료(706)에 의해 서로 분리된 복수의 평면에 전도성 재료(708)를 형성할 수 있다. 예를 들어, 상이한 절연 재료의 교번하는 평면 중 하나는 복수의 리세스(515)를 형성한 후 또는 복수의 리세스(515)에 저장 소자 재료(720)를 형성한 후에 전도성 재료로 대체될 수 있다.
일 실시예에서, 도 4a-4c를 다시 참조하면, 복수의 개구(414)는 전도성 재료 (408) 및 절연 재료 (406)와 다른 절연 재료(412)에 대해 상이한 에칭율 및/또는 에칭 선택성을 갖는 에칭 화학 물질을 사용하여 형성될 수 있다. 예를 들어, 에칭 화학 물질은 절연 재료(412)를 에칭할 수 있지만, 교번하는 평면에서 절연 재료(406) 및 전도성 재료(408)는 에칭할 수 없다. 결과적으로, 개구(414)는 선택적 에칭 동작 및 트렌치(410)로부터의 원형 에칭의 조합을 포함할 수 있다. 개구(414) 중 개개의 개구를 마주하는 전도성 재료(408)의 부분은 도 4a에 표시된 원형 표면과 대조되는 선형(예를 들어, 편평한) 표면을 가질 수 있다. 개구(414)를 형성하기 위한 선택적 에칭 동작 후에, 복수의 리세스(515)가 형성될 수 있다. 저장 소자 재료(720)의 형상은 트렌치(410)에 형성된 리세스(515)(예를 들어, 등방성 리세스) 중 하나에 의해 정의될 수 있다. 전도성 필라(718)는 개구(414)가 트렌치(410) 및 선택적 에칭 동작으로부터의 원형 에칭의 조합일 수 있기 때문에 부분적으로 만곡된 표면 및 부분적으로 선형(예를 들어, 평평한) 표면을 가질 수 있다.
도 8은 본 개시의 실시예에 따른 도 7a 및 7b에 도시된 3-D 메모리 어레이(700)의 메모리 셀(822)을 예시한다. 3-D 메모리 어레이(700)의 각 개개의 메모리 셀(822)은 복수의 개구 (614) 중 개개의 개구에 형성된 하나의 전도성 필라 (818)의 일부 및 전도성 재료(808)의 복수의 평면 중 하나의 제 1 부분(808-1) 또는 제 2 부분(808-2)(도 8에 도시되지 않음)을 포함한다. 3-D 차원 메모리 어레이(700)의 각 개개의 메모리 셀(822)은 또한 전도성 라인 재료(808)의 복수의 평면 중 하나의 제 1 부분(808-1) 또는 제 2 부분(808-2)중 어느 하나에 형성된 리세스에 형성된 저장 소자 재료(820)를 포함한다. 제 1 부분(808-1) 또는 제 2 부분(808-2)은 전도성 필라의 부분과 실질적으로 동일 평면이지만 전기적으로 결합해제된다. 따라서, 각 개개의 메모리 셀(822)은 전도성 재료(808)의 개개의 평면의 부분과 실질적으로 동일 평면 상에 있다. 전도성 필라(818)의 각 개개의 쌍과 전도성 재료(808)의 평면에 대해 2 개의 메모리 셀(822)이 존재한다. 예를 들어, 트렌치(710)에 형성된 절연 재료(712)가 제 2 부분(808-2)과 컨택하는 저장 소자 재료(820)로부터 제 1 부분(808-1)과 컨택하는 저장 소자 재료(820)를 분리함으로써 3-D 차원 메모리 어레이(700)의 플로어 당 2 개의 메모리 셀(822)이 존재한다. 따라서, 3-D 차원 메모리 어레이(700)의 메모리 셀(822)의 양은 두 배가 된다.
저장 소자 재료(820)가 전도성 재료(808)의 리세스에 형성되기 때문에, 저장 소자 재료(820)는 상이한 치수를 갖는 만곡진 표면을 가질 수 있다. 도 8에 도시된 바와 같이, 전도성 재료(808)과 컨택하는 저장 소자 재료(820)의 표면은 전도성 필라(818)과 컨택하는 저장 소자 재료(820)의 표면보다 더 크다. 저장 소자 재료(820)의 대향 표면의 상이한 영역은 창 확대(window enlargement)를 도울 수 있다. 도 8은 전도성 재료(808)의 평면보다 두꺼운 저장 소자 재료(820)를 예시하지만, 실시예는 이에 한정되지 않는다. 예를 들어, 저장 소자 재료(820) 및 전도성 재료는 대략 동일한 두께를 가질 수 있다.
도 9는 본 개시의 실시예에 따른 트렌치(911)의 일부의 평면도를 예시한다. 트렌치(911)는 트렌치(310)와 대조적으로, 트렌치(911)가 파동형 프로파일을 갖는 것을 제외하고는 도 3에 예시된 트렌치(310)와 유사할 수 있다. 복수의 개구(예를 들어, 도 4에 도시된 복수의 개구(414))는 트렌치(910)의 넓은 부분(915)이 개구 사이에 있도록 트렌치(911)의 좁은 부분(913) 근처에 형성될 수 있다. 절연 재료(912)는 절연 재료(412)와 유사할 수 있는 트렌치(911) 내에 형성될 수 있다.
트렌치(911)의 파동형 프로파일은 저장 소자 재료(예를 들어, 도 7b에 도시된 저장 소자 재료(720))의 측방 두께가 트렌치(911)의 길이를 따라 일정하도록 전도성 재료(908)의 등방성 오목부를 제공할 수 있다. 트렌치(911)의 파동 형 프로파일은 구불 구불한 트렌치(911)를 형성하는데 사용되는 사용된 마스크("스네이크 트렌치"마스크)와 전도성 필라(예를 들어, 전도성 필라(718))을 형성하는데 사용되는 마스크("수직 필라"마스크)사이에서 오버레이 변화(overlay variation)에 의해 야기될 수 있는 트렌치(911)의 길이의 변화를 줄이거나 최소화할 수 있다.
도 10은 본 개시의 일 실시예에 따른 3-D 메모리 어레이(1000)의 일부의 측면도를 예시한다. 도 10에 도시된 바와 같이, 전도성 재료(1008)의 평면은 3-D 메모리 어레이(1000)의 측면에 "계단(step)"를 형성하도록 스태거 길이를 가질 수 있다. 각 개개의 "계단"은 3-D 메모리 어레이(1000)의 개개의 플로어에 대응한다. 개개의 전도성 컨택(1026)는 전도성 재료(1008)의 개개의 평면의 각각의 부분에 결합된다. 도 10은 3-D 메모리 어레이(1000)의 각각의 플로어의 제 2 부분(1008-2)에 결합된 전도성 컨택(1026)을 예시한다. 도 10에는 예시되지 않았지만, 전도성 컨택(1026)은 3-D 메모리 어레이(1000)의 다른 측면(예를 들어, 도 10의 거울 이미지) 상의 3-D 메모리 어레이(1000)의 각각의 플로어의 제 1 부분(1008-1)에 결합될 수 있다. 전도성 컨택(1026)은 "계단"의 끝에서 또는 그 근처에 형성될 수 있다.
일 실시예에서, 제 1 복수의 전도성 라인(예를 들어, 비아)이 도 7a 및 7b에 예시된 전도성 컨택(704)와 컨택하여 형성(예를 들어, 증착)될 수 있다. 예를 들어, 제 1 복수의 전도성 라인은 도 7b에 도시된 바와 같이 전도성 컨택의 열(예를 들어, y 방향으로)에 결합될 수 있다. 전도성 컨택(704)에 결합된 전도성 필라(718)는 로컬 데이터 라인으로 지칭될 수 있는 반면, 전도성 컨택(704)에 결합된 제 1 복수의 전도성 라인은 글로벌 데이터 라인으로 지칭될 수 있다.
제 2 복수의 전도성 라인(예를 들어, 비아)은 전도성 컨택(1026)와 컨택하여 형성(예를 들어, 증착)될 수 있다. 제 2 복수의 전도성 라인은 각 개개의 전도성 컨택(1026)과 컨택하여 형성될 수 있다. 즉, 제 2 복수의 각 개개의 전도성 라인은 전도성 컨택(1026) 중 단일의 컨택에 결합된다. 전도성 재료(1008)의 평면의 부분(1008-1 및 1008-2)은 로컬 액세스 라인으로 지칭될 수 있는 반면, 전도성 컨택(1026)에 결합된 제 2 복수의 전도성 라인은 글로벌 액세스 라인으로 지칭될 수 있다. 따라서, 3-D 메모리 어레이(1000)의 각각의 메모리 셀(예를 들어, 도 8에 도시된 메모리 셀(822))은 제 1 복수 중 하나의 전도성 라인 및 제 2 복수 중 하나의 전도성 라인을 통해 개별적으로 어드레스 지정될 수 있다.
3-D 메모리 어레이(1000)를 디코딩하기 위한 제 1 복수의 전도성 라인 및 제 2 복수의 전도성 라인의 변위는 메모리 어레이(1000)을 포함하는 메모리 디바이스(예를 들어, 도 16에 예시된 메모리 디바이스(1670))의 면적 효율을 향상시킬 수 있다. 디코더 회로부(예를 들어, 디코더 회로부(1672))는 메모리 디바이스(1670)의 다수의 3-D 메모리 어레이 블록에 의해 공유될 수 있다. 본 출원에서 사용되는, "디코더 회로"는 행 디코더 회로부 및/또는 열 디코더 회로부를 포함 및/또는 참조할 수 있다.
도 10은 도 7a에 예시된 3-D 메모리 어레이(700)의 4 개 플로어의 일부를 도시한다. 그러나, 3-D 메모리 어레이(700)는 4 개 초과의 플로어 또는 4 개 미만의 플로어를 포함할 수 있다.
도 11은 본 개시의 일 실시예에 따른 3-D 메모리 어레이(1130)를 형성하는 것과 관련된 후속 처리 단계의 측면도를 예시한다. 도 11에 설명된 처리 단계는 도 1에 설명된 처리 단계에 이어진다.
도 11은 전도성 재료(1108)의 복수의 평면의 대향 측면에 형성된 복수의 평면 내의 절연 재료를 도시한다. 예를 들어, 절연 재료(1106)의 제 1 평면은 기판 재료(1102) 위에 형성(예를 들어, 증착)될 수 있고, 이어서 전도성 재료(1108)의 평면이 절연 재료(1106)의 제 1 평면 상에 형성될 수 있다. 그런 다음 절연 재료(1106)의 제 2 평면이 전도성 재료(1108)의 평면 상에 형성될 수 있다. 절연 재료(1106) 및 전도성 재료(1108)는 도 2에 예시된 절연 재료(206) 및 전도성 재료(208)와 개별적으로 유사할 수 있다.
도 2의 실시예와 대조적으로, 절연 재료(1106) 상의 복수의 평면에 다른 절연 재료(1132)가 형성된다. 절연 재료(1132)는 절연 재료(1106)와 다른 절연 재료일 수 있다. 예를 들어, 절연 재료(1106)는 산화물 재료일 수 있고 절연 재료(1132)는 질화물 재료일 수 있다. 대안으로, 절연 재료(1106)는 질화물 재료일 수 있고, 절연 재료(1132)는 산화물 재료일 수 있다. 일 실시예에서, 전도성 재료(1108)는 그래핀의 얇은 평면과 같은 그래핀 재료일 수 있다. 예를 들어, 그래 핀 평면의 두께는 약 2 나노 미터일 수 있다. 절연 재료(1106) 및 전도성 재료(1108)의 추가 평면은 도 11에 도시된 바와 같이 그 사이에 형성된 절연 재료(1132)의 추가 평면과 함께 전술한 바와 같이 형성될 수 있다.
구체적으로 예시되지는 않았지만, 상기 도 3과 관련하여 설명된 트렌치(310)와 같은 개구(예를 들어, 트렌치)는 절연 재료(1106), 전도성 재료(1108) 및 절연 재료(1132)의 평면을 통해 형성될 수 있다. 기판 재료(1102) 및 전도성 컨택(1104)은 상기 도 4c와 관련하여 설명된 바와 같이 트렌치의 바닥일 수 있다. 트렌치는 절연 재료(312)와 같은 절연 재료로 채워질 수 있다. 트렌치는 상기도 3과 관련하여 설명된 바와 같이 구불 구불한 형상의 트렌치일 수 있다.
도 12는 본 개시의 일 실시예에 따른 3-D 메모리 어레이(1230)를 형성하는 것과 관련된 후속 처리 단계의 단면도를 예시한다. 절연 재료(1206), 전도성 재료(1208) 및 절연 재료(1232)의 평면을 통해 트렌치를 형성한 후, 복수의 개구(1214)가 절연 재료(1206), 전도성 재료(1208) 및 절연 재료 1232 및 트렌치의 절연 재료의 평면을 통해 형성될 수 있다. 복수의 개구(1214)의 각각은 전도성 컨택(1204)의 상이한 개개의 컨택과 대략 동심일 수 있다. 따라서, 복수의 개구(1214)는 전도성 컨택(1204)의 스태거(예를 들어, 육각형) 배열을 가질 수 있다.
도 12에 도시된 바와 같이, 복수의 리세스(1234)가 각각의 평면에서 전도성 재료(1208)에 형성될 수 있다. 예를 들어, 등방성 방식으로 복수의 리세스(1234)를 형성하기 위해 제 1 선택적 에칭 동작이 수행될 수 있다. 에칭 화학 물질은 전도성 재료(1208)가 절연 재료(1206 및 1232)보다 빠르게 에칭되도록 할 수 있다. 제 1 선택적 에칭 동작은 건식 에칭 동작 또는 습식 에칭 동작일 수 있다. 복수의 리세스(1234)는 도 6에 도시된 복수의 리세스(615)와 유사한 방식으로 형성될 수 있다.
도 13은 본 개시의 일 실시예에 따른 3-D 메모리 어레이(1330)를 형성하는 것과 관련된 후속 처리 단계의 단면도를 예시한다. 도 12에 예시된 제 1 선택적 에칭 동작에 이어, 도 13에 예시된 리세스(1336)를 형성하기 위해 리세스(1215)를 확대하기 위한 제 2 선택적 에칭 동작이 수행될 수 있다. 도 13에 도시된 바와 같이, 제 2 선택적 에칭 동작은 절연 재료(1306)의 적어도 일부가 전도성 재료(1308)와 동일 평면 상에 있도록 절연 재료(1306)의 일부를 제거한다. 제 2 선택적 에칭 동작의 에칭 화학 물질은 절연 재료(1332)에 비해 절연 재료(1306)에 대해 높은 선택성을 가질 수 있다.
도 14는 본 개시의 일 실시예에 따른 3-D 메모리 어레이(1432)를 형성하는 것과 관련된 후속 처리 단계의 단면도를 예시한다. 도 14에 도시된 바와 같이, 저장 소자 재료(1420)는 도 13에 도시된 복수의 리세스(1336)에 형성될 수 있다. 저장 소자 재료(1420)는 위의 도 6과 관련하여 설명된 저장 소자 재료(620)와 유사할 수 있다. 저장 소자 재료(1420)는 저장 소자 재료(1420)를 등도포성으로 증착함으로써 리세스(1336)에 형성될 수 있다. 에칭 백 동작과 같은 에칭 동작은 저장 소자 재료(1420)를 형성한 후에 수행될 수 있어서 저장 소자 재료(1420)의 표면이 (예를 들어, 개구(1314)를 마주하는 표면) 도 14에 예시된 바와 같이 절연 재료(1432)의 표면(예를 들어, 개구(1314를 마주하는 표면))과 대략 동일 평면 상에 있다. 에칭 동작은 건식 에칭 동작 또는 습식 에칭 동작일 수 있다. 도 14는 복수의 리세스(1336)에 한정된 저장 소자 재료(1420)를 도시하지만, 실시예는 거기에 한정되지 않는다. 예를 들어, 복수의 리세스(1336)에 저장 소자 재료(1420)를 형성하는 동안, 저장 소자 재료(1420)는 복수의 개구(1314)의 측벽 상에 형성될 수 있다 (예를 들어, 개구 (1314)를 마주하는 절연 재료 (1332)의 표면상에).
도 14에 도시된 바와 같이, 전도성 필라(1418)는 복수의 개구(1314) 각 개개의 개구에 형성될 수 있다. 전도성 필라(1418)는 각 개개의 리세스(1336)에서 전도성 컨택(1404), 절연 재료(1432), 절연 재료(1406)와 컨택하여 형성될 수 있고 각 개개의 리세스(1336)에서 저장 소자 재료(1420)와 컨택하여 각 개개의 리세스(1336)에 형성된 저장 소자 재료(1420)가 전도성 필라(1418) 주위에 부분적으로(예를 들어, 완전히가 아닌) 형성된다. 일 실시예에서, 전도성 필라(1418)는 복수의 개구(1314)의 측벽에 형성될 수 있는 저장 소자 재료(1420)와 컨택하여 형성될 수 있다. 전도성 필라(1418)는 도 7a 및 7b에 예시된 전도성 필라(718)와 유사할 수 있다. 각 개개의 전도성 필라(1418)를 서로 추가로 격리하기 위해, 절연 재료 (1433)는 전도성 필라 (1418)를 캡핑하기 위해 전도성 필라 (1418) 상에 형성될 수 있다. 절연 재료(1433)는 절연 재료(1406 및 1432)와 다른 절연 재료일 수 있다.
위의 도 7a 및 7b와 관련하여 설명된 바와 같이, 트렌치에 형성된 절연 재료(예를 들어, 트렌치(710)에 형성된 절연 재료(712))는 전도성 재료(1408)의 각각의 평면을 제 1 부분(1408-1) 및 제 2 부분(1408-2)으로 이분한다. 저장 소자 재료(1420)가 절연 재료(1406) 및 전도성 재료(1408)의 리세스(1336)에 형성되기 때문에, 트렌치의 절연 재료는 평면에서 전도성 재료(1408)의 제 1 부분(1408-1)과 컨택하는 저장 소자 재료(1420)를 평면에서 전도성 재료 (1408)의 제 2 부분 (1408-2)과 컨택하는 저장 소자 재료 (1420)로부터 격리시킨다.
저장 소자 재료(1420)가 절연 재료(1406) 및 전도성 재료(1408)의 리세스(1336)에 형성되기 때문에, 저장 소자 재료(1420)는 상이한 치수를 갖는 만곡진 표면을 갖는다. 전도성 재료(1408) 및 절연 재료(1406)와 컨택하는 저장 소자 재료(1420)의 표면은 전도성 필라(1418)과 컨택하는 저장 소자 재료(1420)의 표면보다 크다. 저장 소자 재료(1420)의 대향 표면의 상이한 면적은 창 확대를 도울 수 있다. 3-D 메모리 어레이(700)와 비교하여, 3-D 메모리 어레이(1430)의 리세스(1336)는 리세스(615)보다 더 크다. 따라서, 리세스(1336)에 형성된 저장 소자 재료(1420)의 치수는 리세스 (615)에 형성된 저장 소자 재료 (720)의 치수 보다 크다. 그 결과, 저장 소자 재료(1420)의 두 컨택 사이의 면적 차이가 증가된다. 따라서, 3-D 메모리 어레이(1430)의 메모리 셀을 가로 지르는 전기장은 3-D 메모리 어레이(700)의 메모리 셀을 가로 지르는 불균일 전기장보다 더 불균일하다. 결과적으로, 3-D 메모리 어레이(1430)는 3-D 메모리 어레이(700)의 메모리 셀에 비해 증가된 창 확대(window enlargement)를 가질 수 있다.
도 15는 본 개시의 실시예에 따른 3-D 메모리 어레이(1500)의 개략도를 예시한다. 3-D 메모리 어레이(1500)는 도 7a 및 7b와 관련하여 이전에 설명된 3-D 메모리 어레이(700) 및 도 14와 관련하여 이전에 설명된 3-D 메모리 어레이(1430)와 유사할 수 있다. 즉, 3-D 메모리 어레이(1500)는 본 출원에서 (예를 들어, 도 1-14와 관련하여) 이전에 설명된 처리 단계에 따라 처리될 수 있다. 도 15는 복수의 전도성 라인(1508), 복수의 전도성 라인(1540) 및 복수의 메모리 셀(1522)의 정사각형 또는 직사각형 배열을 예시하지만, 도 15는 3-D 메모리 어레이(1500) 의 개략적인 표현이고 복수의 전도성 라인(1508), 복수의 전도성 라인(1540), 및 복수의 메모리 셀(1522)은 상기 도 1-14와 관련하여 설명된 바와 같이 형성되고 배열될 수 있다는 것을 이해할 것이다.
도 15에 도시된 바와 같이, 접근 라인은 복수의 플로어(예를 들어, 레벨, 입면(elevation), 데크, 평면)에 배치될 수 있다. 예를 들어, 액세스 라인은 N 플로어에 배치될 수 있다. 절연 재료(명확성을 위해 그리고 본 개시의 실시예를 모호하게 하지 않기 위해 도 15에 도시되지 않음)는 액세스 라인의 플로어를 분리할 수 있다. 따라서, 절연 재료로 분리된 액세스 라인의 플로어는 액세스 라인/절연 재료의 스택을 형성할 수 있다.
데이터 라인은 액세스 라인에 실질적으로 수직으로 배열될 수 있고 액세스 라인의 N 플로어 위의 레벨(예를 들어, N + 1 레벨)에 위치될 수 있다. 각각의 데이터 라인은 액세스 라인(예를 들어, 제 1 부분(708-1))에 근접한 전도성 필라(예를 들어, 도 7에 예시된 전도성 필라(714))를 포함할 수 있고, 메모리 셀(예를 들어, 도 8에 예시된 메모리 셀(822))은 전도성 필라와 액세스 라인 사이에 형성된다. 데이터 라인과 액세스 라인의 토폴로지 및 기하학적 배열은 단순함을 위해 직교로 예시된다. 데이터 라인 및 액세스 라인은 위의 도 1-14와 관련하여 설명된 대로 형성 및 배열될 수 있다.
예를 들어, 3-D 메모리 어레이(1500)는 복수의 전도성 라인(1508-1 및 1508-2)(예를 들어, 액세스 라인) 및 복수의 전도성 라인(1540)(예를 들어, 데이터 라인)을 포함할 수 있다. 복수의 전도성 라인(1508-1)은 도 7a, 7b 및 14에 예시된 제 1 부분(708-1 또는 1408-1)에 대응할 수 있다. 유사하게, 복수의 전도성 라인(1508-2)은 도 7a, 7b 및 14에 예시된 제 2 부분(708-2 또는 1408-2)에 대응할 수 있다. 복수의 전도성 라인(1508-1 및 1508-2)은 상기 도 10과 관련하여 설명된 제 2 복수의 전도성 라인과 유사할 수 있다. 복수의 전도성 라인(1540)은 상기 도 10과 관련하여 설명된 제 1 복수의 전도성 라인과 유사할 수 있다. 복수의 전도성 라인(1508-1 및 1508-2)은 복수의 플로어로 배열될 수 있다. 도 15에 예시된 바와 같이, 복수의 전도성 라인(1508-1 및 1508-2)은 4 개의 플로어로 배열된다. 그러나, 복수의 전도성 라인(1508-1 및 1508-2)이 배열될 수 있는 플로어의 수량은 이 수량에 한정되지 않는다; 복수의 전도성 라인(1508-1 및 1508-2)의 수량은 더 많거나 적은 플로어로 배열된다. 복수의 전도성 라인(1508-1 및 1508-2)은 각 개개의 플로어 내에서 서로에 대해 실질적으로 평행하게 배열된다. 복수의 전도성 라인(1508-1 및 1508-2)은 스택에서 수직으로 정렬될 수 있다. 예를 들어, 다수의 플로어 각각에 있는 복수의 전도성 라인(1508-1 및 1508-2)은 플로어 바로 위 및/또는 아래에 복수의 전도성 라인(1508-1 및 1508-2)과 정렬되도록 각 개개의 플로어 내의 동일한 상대적 위치에 위치될 수 있다. 절연 재료(예를 들어, 도 2와 관련하여 이전에 설명된 절연 재료(206): 도 15에 도시되지 않음)는 복수의 전도성 라인(1508-1 및 1508-2)이 형성되는 플로어 사이에 위치될 수 있다. 트렌치에 형성된 절연 재료(예를 들어, 도 7a 및 7b와 관련하여 이전에 설명된 트렌치(710)에 형성된 절연 재료(712); 도 15에 도시되지 않음)는 각 개개의 플로어의 복수의 전도성 라인(1508-1 및 1508-2) 사이에 위치될 수 있다.
도 15에 도시된 바와 같이, 복수의 전도성 라인(1540)은 복수의 전도성 라인(1508-1 및 1508-2)이 위치되는 플로어와는 상이한 플로어에서 서로 실질적으로 평행하게 배열될 수 있다 (예를 들어, 복수의 전도성 라인(1508-1 및 1508-2)이 위치되는 플로어의 위에). 예를 들어, 복수의 전도성 라인(1540)(예를 들어, 제 1 복수의 전도성 라인)은 메모리 어레이(1500)의 바닥에 위치될 수 있다.
복수의 전도성 라인(1508-1 및 1508-2) 각각에 대해 도 15에 도시된 인덱스는 특정 플로어 및 해당 플로어 내의 복수의 전도성 라인(1508-1 및 1508-2)의 위치(예를 들어, 순서)를 나타낸다. 예를 들어, 인덱스 WL2,0를 갖는 전도성 라인은 플로어 0 내의 위치 2에 위치된다(예를 들어, 위치 2에 위치되는 액세스 라인 스택의 바닥에 위치되는 3-D 메모리 어레이(1500)의 액세스 라인). 인덱스 WL2,3을 갖는 전도성 라인은 플로어 3 내의 위치 2에 위치된다(예를 들어, 위치 2에 위치된 액세스 라인 스택의 상단에 위치되는 3-D 메모리 어레이(1500)의 액세스 라인). 복수의 전도성 라인(1508-1 및 1508-2)이 배열될 수 있는 플로어의 수량과 각각의 플로어에서 복수의 전도성 라인(1508-1 및 1508-2)의 수량은 도 15에 도시된 수량보다 많거나 적을 수 있다.
복수의 전도성 라인(1540) 중 하나와 복수의 전도성 라인(1508-1 및 1508-2)의 스택의 각각의 중첩에서, 전도성 필라(예를 들어, 전도성 필라(718))는 스택 내의 복수의 전도성 라인(1508-1 및 1508-2) 각각의 일부와 교차하도록 복수의 전도성 라인(1540) 및 복수의 전도성 라인(1508-1 및 1508-2)에 실질적으로 수직으로 배향된다. 전도성 필라가 복수의 전도성 라인(1508-1 및 1508-2) 근처(예를 들어, 인접)에 형성되어, 메모리 셀(1522)이 본 출원에서 이전에 설명된 바와 같이(예를 들어, 도 8과 관련하여) 형성된다.
메모리 셀(1522)은 전도성 필라와 복수의 전도성 라인(1508-1 및 1508-2)이 상이한 플로어에서 서로 근접한 위치 근처에서 3-D 아키텍처로 배열된다. 이와 같이, 메모리 셀(1522)은 다수의 플로어에 배열될 수 있으며, 각각의 플로어는 전도성 필라와 복수의 전도성 라인(1508-1 및 1508-2)의 교차점(intersection)에 메모리 셀을 갖는다. 메모리 셀(1522)의 플로어는 상이한 플로어(예를 들어, 수직으로 적층됨)에 형성될 수 있다. 3-D 차원 메모리 어레이(1500)는 복수의 전도성 라인(1540) 중 공통된 것을 갖지만, 복수의 전도성 라인(1508-1, 1508-2) 중 분리된 것을 갖는 메모리 셀(1522)을 포함한다. 예를 들어, 각 개개의 메모리 셀(1522)은 복수의 전도성 라인(1508-1 및 1508-2) 중 개개의 전도성 라인과 실질적으로 동일 평면에 있을 수 있다. 메모리 셀(1522)은 복수의 전도성 라인(1508-1, 1508-2)과 실질적으로 동일한 플로어에 형성될 수 있다. 3-D 메모리 어레이(1500)의 메모리 셀(1522)은 디코더 회로부(도 15에 도시되지 않음)에 결합될 수 있다. 디코더 회로부는 예를 들어, 도 15와 관련하여 추가로 설명된 바와 같이, 프로그램 또는 감지 동작 동안 메모리 셀(1522) 중 특정 하나를 선택하는데 사용될 수 있다.
도 16은 본 개시의 일 실시예에 따른 메모리 디바이스(1670) 형태의 디바이스의 블록도이다. 본 출원에서 사용된, "장치"는 회로 또는 회로부, 다이 또는 다이들, 모듈 또는 모듈들, 디바이스 또는 디바이스들, 또는 시스템 또는 시스템들과 같은 다양한 구조 또는 구조의 조합 중 임의의 것을 지칭할 수 있지만 이에 한정되지는 않다. 도 16에 도시된 바와 같이, 메모리 디바이스(1670)는 3-D 메모리 어레이(1600)를 포함할 수 있다. 3-D 메모리 어레이(1600)는 이전에 도 7a, 7b 및 14과 관련하여 개별적으로 설명된 3-D 메모리 어레이(700 및/또는 1430)와 유사할 수 있다. 도 16은 명확성을 위해 그리고 본 개시의 실시예들을 모호하게 하지 않기 위해 단일 3-D 메모리 어레이(1600)를 도시하지만, 메모리 디바이스(1670)는 임의의 수의 3-D 메모리 어레이(1600)를 포함할 수 있다.
도 16에 도시된 바와 같이, 메모리 디바이스(1670)는 3-D 메모리 어레이(1600)에 결합된 디코딩 회로부(1672)를 포함할 수 있다. 디코딩 회로부(1672)는 3-D 메모리 어레이(1600)와 동일한 물리적 디바이스(예를 들어, 동일한 다이)에 포함될 수 있다. 디코딩 회로부(1672)는 3-D 메모리 어레이(1600)를 포함하는 물리적 디바이스에 통신 가능하게 결합된 별도의 물리적 디바이스에 포함될 수 있다.
디코딩 회로부(1672)는 3-D 메모리 어레이 (1600)에서 수행되는 프로그램 및/또는 감지 동작 동안 3-D 메모리 어레이(1600)의 메모리 셀(예를 들어, 도 15에 도시된 메모리 셀(1522))에 액세스하기 위해 어드레스 신호를 수신하고 디코딩할 수 있다. 예를 들어, 디코딩 회로부(1672)는 프로그램 또는 감지 동작 동안 액세스할 3-D 메모리 어레이(1600)의 특정 메모리 셀을 선택하는데 사용하기 위한 디코더 회로부의 일부를 포함할 수 있다. 예를 들어, 디코더 회로부의 제 1 부분은 데이터 라인(예를 들어, 도 10과 관련하여 설명된 제 1 복수의 전도성 라인 중 하나)을 선택하는데 사용될 수 있고, 디코더 회로부의 제 2 부분은 액세스 라인(예를 들어, 도 10에 예시된 플로어 중 하나의 제 2 부분(1008-2))을 선택하는데 사용될 수 있다. 메모리 셀(예를 들어, 메모리 셀(822))의 전도성 필라(예를 들어, 도 8에 예시된 전도성 필라(818))는 예를 들어, 전도성 필라에 결합된 수직 트랜지스터와 같은 선택기를 사용하여 선택될 수 있다. 디코딩 회로부(1672)는 3-D 메모리 어레이(1600)에서 수행되는 프로그램 동작 또는 감지 동작 동안, 복수의 수직 스택 중 하나의 전도성 필라(예를 들어, 도 15와 연관되어 도시되고 설명된 수직 스택) 및 복수의 전도성 라인 중 하나(예를 들어, 복수의 전도성 라인(1508-1 및 1508-2) 중 하나)에 액세스 전압을 인가할 수 있다.
도 16에 예시된 실시예는 본 개시의 실시예를 모호하게 하지 않도록 예시되지 않은 추가 회로부, 로직 및/또는 컴포넌트를 포함할 수 있다. 예를 들어, 메모리 디바이스(1670)는 다른 동작 중에서 데이터 감지(예를 들어, 판독), 프로그램(예를 들어, 기록), 이동 및/또는 소거하기 위한 동작과 같은 동작을 3-D 메모리 어레이(1600)에서 수행하기 위한 명령을 발송하는 컨트롤러를 포함할 수 있다. 또한, 메모리 디바이스(1670)는 I/O 회로부를 통해 입력/출력(I/O) 커넥터를 통해 제공된 어드레스 신호를 래치(latch)하기 위한 어드레스 회로부를 포함할 수 있다. 또한, 메모리 디바이스(1670)는 예를 들어, 메모리 어레이(들)(1600)와 분리되고/되거나 그에 추가되는 DRAM 또는 SDRAM과 같은 메인 메모리를 포함할 수 있다.
특정 실시예가 본 출원에 예시되고 설명되었지만, 당업자는 동일한 결과를 달성하기 위해 계산된 배열이 도시된 특정 실시예를 대체할 수 있다는 것을 이해할 것이다. 본 개시는 본 개시의 다수의 실시예의 적응 또는 변형을 포함하도록 의도된다. 상기 설명은 제한적인 것이 아니라 예시적인 방식으로 이루어진 것으로 이해되어야 한다. 전술한 실시예 및 본 출원에서 구체적으로 설명되지 않은 다른 실시예의 조합은 상기 설명을 검토함으로써 당업자에게 명백할 것이다. 본 개시의 다수의 실시예의 범위는 상기 구조 및 방법이 사용되는 다른 애플리케이션을 포함한다. 따라서, 본 개시의 다수의 실시예의 범위는 첨부된 청구 범위를 참조하여, 그러한 청구 범위가 부여되는 등가물의 전체 범위와 함께 결정되어야 한다.
전술한 상세한 설명에서, 일부 특징은 개시를 간소화하기 위해 단일 실시예에서 함께 그룹화된다. 이 개시의 방법은 본 개시의 개시된 실시예가 각각의 청구항에서 명시적으로 인용된 것보다 더 많은 특징을 사용해야 한다는 의도를 반영하는 것으로 해석되어서는 안 된다. 오히려, 이하의 청구 범위가 반영하는 바와 같이, 발명의 주제는 하나의 개시된 실시예의 모든 특징보다 적다. 따라서, 이하의 청구 범위는 상세한 설명에 통합되며, 각각의 청구 범위는 별도의 실시예로서 그 자체로 존재한다.

Claims (21)

  1. 3 차원(3-D) 메모리 어레이에 있어서,
    스태거 패턴(staggered pattern)으로 배열된 복수의 전도성 컨택(conductive contact)을 포함하는 기판 재료;
    상기 기판 재료 상에 형성된 제 1 절연 재료에 의해 서로 분리된 전도성 재료의 복수의 평면으로서, 상기 전도성 재료의 복수의 평면 각각은 그 내부에 형성된 복수의 리세스를 포함하는, 상기 복수의 평면;
    상기 절연 재료 및 상기 전도성 재료를 통해 구불 구불한 형상(serpentine shape)으로 형성된 제 2 절연 재료;
    상기 기판 및 상기 전도성 재료의 복수의 평면에 실질적으로 수직으로 연장되도록 배열된 복수의 전도성 필라로서, 상기 복수의 전도성 필라의 각 개개의 필라는 상이한 상기 전도성 컨택 개개에 결합되는, 상기 복수의 전도성 필라; 및
    상기 복수의 리세스의 각 개개의 리세스의 칼코게나이드 재료가 상기 복수의 전도성 필라 중 하나의 주위에 부분적으로 형성되도록 상기 복수의 리세스에 형성된 칼코게나이드 재료를 포함하는, 3-D 메모리 어레이.
  2. 청구항 1에 있어서, 상기 복수의 전도성 컨택의 스태거 패턴은 육각형 패턴(hexagonal pattern)인, 3-D 메모리 어레이.
  3. 청구항 1에 있어서, 복수의 메모리 셀을 더 포함하고, 각 개개의 메모리 셀은 :
    상기 전도성 재료의 복수의 평면 중 하나의 일부;
    상기 전도성 필라 중 하나의 일부; 및
    상기 복수의 리세스 중 하나에 형성된 칼코게나이드 재료의 일부를 포함하는, 3-D 메모리 어레이.
  4. 청구항 3에 있어서, 각 개개의 메모리 셀은 상기 전도성 재료의 복수의 평면 중 개개의 평면의 부분과 실질적으로 동일 평면인, 3-D 메모리 어레이.
  5. 청구항 1에 있어서, 상기 전도성 컨택에 결합되고, 상기 전도성 재료의 상기 복수의 평면에 실질적으로 평행한 복수의 전도성 라인을 더 포함하는, 3-D 메모리 어레이.
  6. 청구항 1에 있어서, 상기 전도성 재료의 복수의 평면에 결합된 복수의 전도성 라인을 더 포함하는, 3-D 메모리 어레이.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서, 상기 제 1 절연 재료 및 상기 제 2 절연 재료는 동일한 절연 재료인, 3-D 메모리 어레이.
  8. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서, 상기 제 2 절연 재료는 제 1 방향으로 상기 복수의 전도성 컨택의 행(row)과 일렬로 정렬되고, 상기 제 1 방향과 반대인 제 2 방향의 상기 복수의 전도성 컨택의 인접한 행과 일렬로 정렬되는, 3-D 메모리 어레이.
  9. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서, 상기 제 2 절연 재료는 상기 전도성 재료의 복수의 평면 각각을 제 1 부분 및 제 2 부분으로 분할하는, 3-D 메모리 어레이.
  10. 청구항 9에 있어서,
    상기 전도성 재료의 복수의 평면 각각의 상기 제 1 부분은 상기 3-D 메모리 어레이의 상이한 액세스 라인이고;
    상기 전도성 재료의 복수의 평면 각각의 상기 제 2 부분은 상기 3-D 메모리 어레이의 상이한 액세스 라인이고;
    상기 복수의 전도성 필라 각각은 상기 3-D 메모리 어레이의 상이한 데이터 라인인, 3-D 메모리 어레이.
  11. 청구항 9에 있어서, 상기 3-D 메모리 어레이에서 수행되는 프로그램 동작 또는 감지 동작 동안 상기 전도성 필라 중 하나 및 상기 전도성 재료의 복수의 평면 중 하나의 제 1 부분 또는 제 2 부분을 선택하도록 구성된 회로부를 더 포함하는, 3-D 메모리 어레이.
  12. 3 차원(3-D) 메모리 어레이를 처리하는 방법에 있어서,
    스태거 패턴으로 배열된 복수의 전도성 컨택을 포함하는 기판 재료를 형성하는 단계;
    상기 기판 재료 상에, 제 1 절연 재료에 의해 서로 분리된 복수의 평면에 제 1 전도성 재료를 형성하는 단계;
    상기 제 1 절연 재료 및 상기 복수의 평면의 상기 제 1 전도성 재료를 통해 구불 구불한 형상의 개구를 형성하는 단계;
    상기 구불 구불한 형상의 개구에 제 2 절연 재료를 형성하는 단계;
    복수의 개구를 형성하는 단계로서, 각각이 상기 기판 재료 내의 상기 복수의 전도성 컨택 중 상이한 컨택과 동심이며 상기 복수의 평면에 상기 제 1 전도성 재료, 상기 제 1 절연 재료 및 상기 제 2 절연 재료를 통해, 상기 복수의 개구를 형성하는 단계;
    상기 복수의 평면 각각에서 상기 제 1 전도성 재료에 복수의 리세스를 형성하는 단계;
    상기 복수의 리세스에 칼코게나이드 재료를 형성하는 단계; 및
    상기 복수의 개구에 그리고 상기 복수의 리세스의 각 개개의 리세스에 형성된 칼코게나이드 재료와 컨택하여 제 2 전도성 재료를 형성하는 단계를 포함하는, 방법.
  13. 청구항 12에 있어서, 상기 복수의 리세스를 형성하는 단계는 상기 복수의 평면에서 상기 제 1 전도성 재료를 선택적으로 에칭하는 단계를 포함하는, 방법.
  14. 청구항 13에 있어서, 상기 복수의 리세스에 형성된 칼코게나이드 재료 및 상기 복수의 평면에 상기 제 1 전도성 재료는 상기 복수의 개구 각각의 측벽을 형성하는, 방법.
  15. 청구항 12 내지 청구항 14 중 어느 한 항에 있어서, 상기 제 1 전도성 재료 및 상기 제 2 전도성 재료의 상기 복수의 평면 중 최상부 평면 상에 제 3 절연 재료를 형성하는 단계를 더 포함하는, 방법.
  16. 청구항 12 내지 청구항 14 중 어느 한 항에 있어서, 상기 칼코게나이드 재료를 형성하는 단계는 상기 복수의 리세스에 칼코게나이드 재료를 등도포성으로(conformally) 증착하는 단계를 포함하는, 방법.
  17. 청구항 12 내지 청구항 14 중 어느 한 항에 있어서,
    상기 기판 재료 상에, 상기 제 1 절연 재료에 의해 서로 분리된 상기 복수의 평면에 제 3 절연 재료를 형성하는 단계; 및
    상기 제 1 절연 재료에 의해 서로 분리된 상기 복수의 평면에 상기 제 1 전도성 재료를 형성하기 위해 상기 복수의 평면 내의 제 3 절연 재료를 상기 제 1 전도성 재료로 대체하는 단계를 더 포함하는, 방법.
  18. 청구항 12 내지 청구항 14 중 어느 한 항에 있어서, 상기 복수의 개구를 형성하는 단계는 상기 구불 구불한 형상의 개구에 형성된 상기 제 2 절연 재료를 선택적으로 에칭하는 단계를 포함하는, 방법.
  19. 3 차원(3-D) 메모리 어레이를 처리하는 방법에 있어서,
    스태거 패턴으로 배열된 복수의 전도성 컨택을 포함하는 기판 재료를 형성하는 단계;
    상기 기판 재료 상에, 제 1 복수의 평면에 제 1 전도성 재료를 형성하는 단계;
    상기 제 1 복수의 평면에 상기 제 1 전도성 재료상의 제 2 복수의 평면에 제 1 절연 재료를 형성하는 단계;
    상기 제 2 복수의 평면에 상기 제 1 절연 재료상의 제 3 복수의 평면에 제 2 절연 재료를 형성하는 단계;
    상기 제 1 복수의 평면에 상기 제 1 전도성 재료, 상기 제 2 복수의 평면에 상기 제 1 절연 재료, 및 상기 제 3 복수의 평면에 상기 제 2 절연 재료를 통해 구불 구불한 형상의 개구를 형성하는 단계;
    상기 구불 구불한 형상의 개구에 제 3 절연 재료를 형성하는 단계;
    복수의 개구를 형성하는 단계로서, 각각은 상기 기판 재료의 상기 복수의 전도성 컨택 중 다른 하나와 동심이며, 상기 제 1 복수의 평면에 상기 제 1 전도성 재료, 상기 제 2 복수의 평면에 상기 제 1 절연 재료, 및 상기 제 3 복수의 평면에 상기 제 2 절연 재료를 통과하는, 상기 복수의 개구를 형성하는 단계;
    상기 제 1 복수의 평면 각각에서 상기 제 1 전도성 재료에 복수의 리세스를 형성하는 단계;
    상기 복수의 리세스에 칼코게나이드 재료를 형성하는 단계; 및
    상기 복수의 개구 내에 그리고 상기 복수의 리세스 각 개개의 리세스에 형성된 칼코게나이드 재료와 컨택하는 제 2 전도성 재료를 형성하는 단계를 포함하는, 방법.
  20. 청구항 19에 있어서, 상기 복수의 리세스를 형성하는 단계는 :
    상기 제 2 복수의 평면에 상기 제 1 절연 재료를 선택적으로 에칭하는 단계; 및
    상기 제 3 복수의 평면에 상기 제 2 절연 재료를 선택적으로 에칭하는 단계를 포함하는, 방법.
  21. 3 차원(3-D) 메모리 어레이에 있어서,
    복수의 전도성 라인으로서, 제 1 절연 재료에 의해 제 1 방향으로 서로 분리되고, 상기 복수의 전도성 라인을 통해 구불 구불한 형상으로 형성된 제 2 절연 재료에 의해 상기 제 1 방향에 실질적으로 직교하는 제 2 방향으로 분리된, 상기 복수의 전도성 라인; 및
    복수의 수직 스택을 포함하되, 상기 복수의 수직 스택 각 개개의 스택은 :
    상기 복수의 전도성 라인에 실질적으로 수직으로 연장되도록 배열된 전도성 필라; 및
    상기 제 1 절연 재료 및 상기 제 2 절연 재료의 복수의 리세스에 형성된 칼코게나이드 재료로서 상기 복수의 리세스들 각 개개의 리세스에 형성된 칼코게나이드 재료가 상기 전도성 필라 주위에 부분적으로 형성되는, 상기 칼코게나이드 재료를 포함하되,
    상기 복수의 리세스 중 제 1 리세스 중 제 1 리세스에 형성된 칼코게나이드 재료는 상기 제 2 절연 재료에 의해 상기 복수의 리세스 중 제 1 리세스에 직접 대향하는 상기 복수의 리세스 중 제 2 리세스에 형성된 칼코게나이드 재료와 분리되는, 3-D 메모리 어레이.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI707432B (zh) * 2017-10-20 2020-10-11 王振志 電晶體、半導體元件及形成記憶體元件的方法
US10700128B1 (en) * 2018-12-21 2020-06-30 Micron Technology, Inc. Three-dimensional memory array
US10957741B2 (en) * 2019-05-01 2021-03-23 Micron Technology, Inc. Multitier arrangements of integrated devices, and methods of forming sense/access lines
JP2021048224A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 不揮発性記憶装置
KR20210083049A (ko) * 2019-12-26 2021-07-06 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 제조 방법
US11462686B2 (en) * 2020-06-22 2022-10-04 Nantero, Inc. Three-dimensional array architecture for resistive change element arrays and methods for making same
US20220302210A1 (en) * 2020-07-22 2022-09-22 Micron Technology, Inc. Memory device and method for manufacturing the same
KR20220071026A (ko) 2020-11-23 2022-05-31 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11587606B2 (en) 2021-04-15 2023-02-21 Micron Technology, Inc. Decoding architecture for memory devices
US11652153B2 (en) 2021-05-07 2023-05-16 Micron Technology, Inc. Replacement gate formation in memory
US11864475B2 (en) 2021-05-27 2024-01-02 Micron Technology, Inc. Memory device with laterally formed memory cells
US11903333B2 (en) 2021-05-27 2024-02-13 Micron Technology, Inc. Sidewall structures for memory cells in vertical structures
US11825754B2 (en) 2021-05-27 2023-11-21 Micron Technology, Inc. Memory cells with sidewall and bulk regions in planar structures
US11957068B2 (en) 2021-05-27 2024-04-09 Micron Technology, Inc. Memory cells with sidewall and bulk regions in vertical structures
CN115843181A (zh) * 2021-08-30 2023-03-24 长鑫存储技术有限公司 存储器件及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130288391A1 (en) * 2012-04-26 2013-10-31 SK Hynix Inc. Variable resistance memory device and method for fabricating the same
US20160126292A1 (en) * 2014-10-31 2016-05-05 Sandisk 3D Llc Concave word line and convex interlayer dielectric for protecting a read/write layer
US20160141334A1 (en) * 2014-11-14 2016-05-19 Sandisk 3D Llc Monolithic three dimensional memory arrays with staggered vertical bit line select transistors and methods therfor

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2913523B1 (fr) * 2007-03-09 2009-06-05 Commissariat Energie Atomique Disposistif de memorisation de donnees multi-niveaux a materiau a changement de phase
US7867831B2 (en) 2008-05-28 2011-01-11 Hynix Semiconductor Inc. Manufacturing method of flash memory device comprising gate columns penetrating through a cell stack
US8289763B2 (en) * 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
JP2012119445A (ja) * 2010-11-30 2012-06-21 Toshiba Corp 半導体記憶装置および半導体記憶装置の製造方法
US8824183B2 (en) * 2010-12-14 2014-09-02 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with vertical bit lines and select devices and methods thereof
US8716124B2 (en) 2011-11-14 2014-05-06 Advanced Micro Devices Trench silicide and gate open with local interconnect with replacement gate process
US8841649B2 (en) 2012-08-31 2014-09-23 Micron Technology, Inc. Three dimensional memory array architecture
US8729523B2 (en) 2012-08-31 2014-05-20 Micron Technology, Inc. Three dimensional memory array architecture
US10546998B2 (en) * 2013-02-05 2020-01-28 Micron Technology, Inc. Methods of forming memory and methods of forming vertically-stacked structures
US9129859B2 (en) 2013-03-06 2015-09-08 Intel Corporation Three dimensional memory structure
US9728584B2 (en) 2013-06-11 2017-08-08 Micron Technology, Inc. Three dimensional memory array with select device
KR102079620B1 (ko) * 2013-11-12 2020-02-21 에스케이하이닉스 주식회사 전자 장치
US9728546B2 (en) 2014-09-05 2017-08-08 Sandisk Technologies Llc 3D semicircular vertical NAND string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
US9679906B2 (en) * 2015-08-11 2017-06-13 Sandisk Technologies Llc Three-dimensional memory devices containing memory block bridges
US9935124B2 (en) * 2015-11-25 2018-04-03 Sandisk Technologies Llc Split memory cells with unsplit select gates in a three-dimensional memory device
US9947721B2 (en) * 2016-04-01 2018-04-17 Micron Technology, Inc. Thermal insulation for three-dimensional memory arrays
TWI652804B (zh) 2016-09-15 2019-03-01 東芝記憶體股份有限公司 Semiconductor memory device
US10537661B2 (en) 2017-03-28 2020-01-21 DePuy Synthes Products, Inc. Orthopedic implant having a crystalline calcium phosphate coating and methods for making the same
US10096655B1 (en) 2017-04-07 2018-10-09 Micron Technology, Inc. Three dimensional memory array
US10700128B1 (en) * 2018-12-21 2020-06-30 Micron Technology, Inc. Three-dimensional memory array

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130288391A1 (en) * 2012-04-26 2013-10-31 SK Hynix Inc. Variable resistance memory device and method for fabricating the same
US20160126292A1 (en) * 2014-10-31 2016-05-05 Sandisk 3D Llc Concave word line and convex interlayer dielectric for protecting a read/write layer
US20160141334A1 (en) * 2014-11-14 2016-05-19 Sandisk 3D Llc Monolithic three dimensional memory arrays with staggered vertical bit line select transistors and methods therfor

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