TWI728616B - 三維相變記憶體元件 - Google Patents

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Abstract

3D記憶體元件包括平行的下部位元線和上部位元線、平行的字元線、下部儲存單元和上部儲存單元、與下部位元線接觸的下部位元線接觸點和與上部位元線接觸的上部位元線接觸點。字元線處於下部位元線和上部位元線之間的同一平面。字元線垂直於下部位元線和上部位元線。下部儲存單元設置在下部位元線和相應字元線的相交處。上部儲存單元設置在上部位元線和相應字元線的相交處。下部或上部儲存單元包括相變記憶體、選擇器和電極。下部位元線接觸點和上部位元線接觸點的至少其中之一在平面圖中被內含式地設置在下部儲存單元和上部儲存單元之間。

Description

三維相變記憶體元件
本發明的實施例涉及三維(3D)記憶體元件及其製作方法。
透過改進製程技術、電路設計、程式設計演算法和製作製程，使平面儲存單元縮小到了更小的尺寸。但是，隨著儲存單元的特徵尺寸接近下限，平面製程和製作技術變得更加困難，而且成本更加高昂。因此，平面儲存單元的儲存密度接近上限。
3D儲存架構能夠解決平面儲存單元中的密度限制。3D儲存架構包括儲存陣列以及用於控制往返於儲存陣列的訊號的周邊元件。例如，相變記憶體(phase change memory，PCM)可以基於以電熱方式對相變材料所做的加熱和淬火來利用相變材料中的非晶相和晶相的電阻率之間的差異。PCM陣列單元可以在3D中垂直堆疊以形成3D PCM。
本文公開了3D記憶體元件及其形成方法的實施例。
在示例中，一種3D記憶體元件包括相互平行的下部位元線和上部位元線、多條平行的字元線、多個下部儲存單元和多個上部儲存單元、與下部位元線接觸的下部位元線接觸點以及與上部位元線接觸的上部位元線接觸點。平行的字元線處於下部位元線和上部位元線之間的同一平面中。字元線中的每一條垂直於下部位元線和上部位元線。所述多個下部儲存單元均設置在下部位元線和字元線中的相應的一條的相交處。所述多個上部儲存單元均設置在上部位元線和字元線中的相應的一條的相交處。下部儲存單元和上部儲存單元中的每 一個包括堆疊的相變記憶體(PCM)元件、選擇器和多個電極。下部位元線接觸點和上部位元線接觸點的至少其中之一在平面圖中被內含式地設置於下部儲存單元和上部儲存單元之間。
在另一示例中，一種3D記憶體元件包括相互平行的下部位元線和上部位元線、多條平行的字元線、多個下部儲存單元和多個上部儲存單元、與下部位元線接觸的下部位元線接觸點、以及與上部位元線接觸的上部位元線接觸點。平行的字元線處於下部位元線和上部位元線之間的同一平面中。字元線中的每一條垂直於下部位元線和上部位元線。所述多個下部儲存單元均設置在下部位元線和字元線中的相應一條的相交處。所述多個上部儲存單元均設置在上部位元線和字元線中的相應的一條的相交處。下部儲存單元和上部儲存單元中的每一個包括堆疊的PCM元件、選擇器和多個電極。下部位元線接觸點和上部位元線接觸點的至少其中之一的臨界尺寸不大於對應的下部位元線或上部位元線的臨界尺寸。
在又一示例中，一種3D記憶體元件包括設置在儲存陣列區中的3D PCM單元的陣列、3D PCM單元的處於交叉點結構中的多條字元線和多條位元線、以及多個位元線接觸點。字元線中的每一條沿字元線方向跨越儲存陣列區延伸。位元線中的每一條沿垂直於字元線方向的位元線方向跨越儲存陣列區延伸。位元線接觸點中的至少一些設置在儲存陣列區內。
100、200:3D XPoint記憶體元件
102、308A、406A、536:下部位元線
104、308B、402B:上部位元線
106、312:字元線
108:儲存單元
110、322:PCM元件
112、318:選擇器
202、302:儲存陣列
204、304:位元線接觸區
206、306:字元線接觸區
208、308:位元線
210:位元線外延部
212、310:位元線接觸點
300、400、401:3D PCM記憶體元件
310A、408A、504:下部位元線接觸點
310B、404B、558:上部位元線接觸點
314A、538:下部儲存單元
314B、562:上部儲存單元
316、320、324:電極
502、520、554:介電質層
506:下部儲存堆疊層
508、530、542、564:導體層
510、544:第一導體層
512、546:OTS材料層
514、548:第二導體層
516、550:合金層
518、552:第三導體層
522、556:第一縫隙
524、541:儲存堆疊層
526:介電質材料
528:字元線接觸點
532、568:蝕刻遮罩
534:下部字元線
537、570:第二縫隙
540:上部儲存堆疊層
543、560:上部字元線
600:方法
602、604、606、608、610、612:步驟
a、b:邊界
X、Y、Z:方向
被併入本文並形成說明書的部分的圖式例示了本發明的實施例並與說明書一起進一步用以解釋本發明的原理，並使相關領域的技術人員能夠做出和使用本發明。
圖1示出了示例性3D XPoint記憶體元件的透視圖。
圖2A示出了示例性3D XPoint記憶體元件的方塊圖。
圖2B示出了圖2A中的示例性3D XPoint記憶體元件的平面圖。
圖2C示出了圖2A中的示例性3D XPoint記憶體元件的透視圖。
圖3A示出了根據本發明的一些實施例的示例性3D PCM記憶體元件的方塊圖。
圖3B示出了根據本發明的一些實施例的圖3A中的示例性3D PCM記憶體元件的平面圖。
圖3C示出了根據本發明的一些實施例的圖3A中的示例性3D PCM記憶體元件的透視圖。
圖4A示出了根據本發明的一些實施例的另一示例性3D PCM記憶體元件的透視圖。
圖4B示出了根據本發明的一些實施例的又一示例性3D PCM記憶體元件的透視圖。
圖5A-5L示出了根據本發明的一些實施例的用於形成3D PCM記憶體元件的示例性製作製程。
圖6示出了根據本發明的一些實施例的用於形成3D PCM記憶體元件的示例性方法的流程圖。
將參考圖式描述本發明的實施例。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於例示性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本發明的精神和範圍。對相關領域的技術人員顯而易見的是，本發明還可以用於多種其它應用中。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示 例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這種短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例(無論是否明確描述)實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語“一個或多個”可以用於描述單數意義的任何特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如“一”或“所述”的術語同樣可以被理解為傳達單數使用或傳達複數使用。此外，可以將術語“基於”理解為未必旨在傳達排他性的一組因素，並且相反可以允許存在未必明確描述的附加因素，其同樣至少部分地取決於上下文。
應當容易理解，本發明中的“在…上”、“在…上方”和“在…之上”的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在…上方”或“在…之上”不僅表示“在”某物“上方”或“之上”，而且還可以包括其“在”某物“上方”或“之上”且其間沒有居間特徵或層(即，直接在某物上)的含義。
此外，諸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空間相對術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的如圖中所示的關係。空間相對術語旨在涵蓋除了在圖式中所描繪的方向之外的在設備使用或操作中的不同方向。設備可以以另外的方式被定向(旋轉90度或在其它方向)，並且本文中使用的空間相對描述詞可以類似地被相應解釋。
如本文中使用的，術語“基底”是指向其上增加後續材料層的材料。基底自身可以被圖案化。增加在基底頂部的材料可以被圖案化或者可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水平、垂直和/或沿傾斜表面延伸。基底可以是層，在其中可以包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層(其中形成互連線和/或過孔接觸點)和一個或多個介電質層。
如本文使用的，術語“標稱/標稱地”是指在產品或製程的設計階段期間設置的用於部件或製程操作的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製造製程或容限中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%(例如，值的±10%、±20%或±30%)內變化。
如本文使用的，術語“三維(3D)記憶體”是指具有如下儲存單元的半導體元件：所述儲存單元垂直佈置在橫向方向的基底上，以使得所述儲存單元的數量在垂直方向上相對於基底提高。如本文使用的，術語“垂直/垂直地”表示標稱地垂直於基底的橫向表面。
PCM可以基於以電熱方式對相變材料所做的加熱和淬火來利用相變材料(例如，硫屬元素化物合金)中的非晶相和晶相的電阻率之間的差異。PCM單元中的相變材料可以位於兩個電極之間，並且可以施加電流以使材料(或其阻擋電流通路的至少部分)在兩種相之間反覆切換，以儲存資料。PCM單元可以在3D中垂直堆疊以形成3D PCM。
3D PCM包括3D XPoint記憶體，其基於體塊材料屬性的電阻改變(例如，處於高電阻狀態或低電阻狀態)來儲存資料，該方案與可堆疊的交叉點數據存取陣列相結合，以使得能夠進行位定址。例如，圖1示出了示例性3D XPoint記憶體元件100的透視圖。根據一些實施例，3D XPoint記憶體元件100具有無電晶體的交叉點架構，該架構使儲存單元位於垂直導體的相交處。3D XPoint記憶體元件100包括同一平面中的多條平行下部位元線102以及在下部位元線102上方的同一平面中的多條平行上部位元線104。3D XPoint記憶體元件100還包括在垂直方向上在下部位元線102和上部位元線104之間的同一平面中的多條平行字元線106。如圖1所示，每條下部位元線102和每條上部位元線104在平面圖(平行於晶片平面)中沿位元線方向橫向延伸，並且每條字元線106在平面圖中沿字元線方向橫向延伸。每條字元線106垂直於每條下部位元線102和每條上部位元線104。
要指出的是，在圖1中包括X軸和Y軸以例示晶片平面中的兩個正交方向。X方向是字元線方向，並且Y方向是位元線方向。要指出的是，圖1中還包括Z軸，以進一步例示3D XPoint記憶體元件100中的部件的空間關係。3D XPoint記憶體元件100的基底(未示出)包括在x-y平面中橫向延伸的兩個橫向表面：處於晶片正面的頂表面以及處於與晶片正面相對的背面的底表面。Z軸垂直於X軸和Y軸兩者。如文中所使用的，當基底在Z方向(垂直於x-y平面的垂直方向)上處於半導體元件(例如，3D XPoint記憶體元件100)的最低平面中時，半 導體元件的一個部件(例如，層或元件)是處於另一部件(例如，層或元件)“上”、“上方”還是“下方”是沿Z方向相對於半導體元件的基底確定的。在本發明中將通篇使用相同的概念來描述空間關係。
如圖1所示，3D XPoint記憶體元件100包括多個儲存單元108，每個儲存單元108設置在下部位元線102或上部位元線104與相應字元線106的相交處。每個儲存單元108至少包括垂直堆疊的PCM元件110和選擇器112。每個儲存單元108儲存單個資料位元，並且可以透過改變施加至相應選擇器112(其取代了對電晶體的需求)的電壓而對每個儲存單元108進行寫入或讀取。可以透過經由與每個儲存單元108接觸的頂部導體和底部導體(例如，相應的字元線106以及下部位元線102或上部位元線104)施加的電流來單獨存取每個儲存單元108。3D XPoint記憶體元件100中的儲存單元108按照儲存陣列佈置。
在現有的3D XPoint記憶體中，針對上部位元線和下部位元線的位元線接觸點在平面圖中佈置在儲存陣列外的兩側。由於3D XPoint記憶體由被位元線接觸點包圍的一定數量的儲存陣列構成，因此位元線接觸區佔據了元件面積的顯著部分，這降低了陣列效率。例如，圖2A示出了示例性3D XPoint記憶體元件200的方塊圖，圖2B示出了圖2A中的示例性3D XPoint記憶體元件200的平面圖，並且圖2C示出了圖2A中的示例性3D XPoint記憶體元件200的透視圖。
如圖2A中所示，3D XPoint記憶體元件200包括兩個儲存陣列A和B 202，每個儲存儲存陣列陣列包括3D XPoint儲存單元的陣列。對於每個儲存陣列202，位元線接觸點設置在圍繞儲存陣列202的外側的兩個位元線接觸區(BL CT)204中。也就是說，兩個位元線接觸區204在位元線方向(Y方向)上佈置在相應儲存陣列202的兩側，但是在平面圖中不與儲存陣列202重疊。結果，專用的位元線接觸區204在位元線方向上佔據了元件面積的顯著部分，由此降低了陣列效率並且使互連路由方案複雜化。3D XPoint記憶體元件200還包括處於字元線接觸 區(WL CT)206中的字元線接觸點，所述字元線接觸區在字元線方向(X方向)上處於相應儲存陣列202的中間。
如圖2B中所示，每條位元線208(下部位元線或者上部位元線)在位元線方向上延伸超出儲存陣列202並在儲存陣列202外。在每條位元線208的處於儲存陣列202之外的一端或兩端處，形成具有大於位元線208的臨界尺寸的臨界尺寸的位元線外延部210，從而與位元線208相比以放寬的臨界尺寸放置位元線接觸點212。也就是說，位元線接觸點212的臨界尺寸大於位元線208的臨界尺寸，這進一步提高了位元線接觸區204的尺寸並且降低了陣列效率。例如，如圖2C的透視圖中所示，由於每條位元線208在儲存陣列202外在任一位元線方向上橫向延伸，增大其臨界尺寸以形成相應的位元線外延部210。具有放寬的臨界尺寸(例如，大於位元線208的臨界尺寸)的位元線接觸點212被設置在每個位元線外延部210下方並與之接觸，即，在同一垂直方向上向下延伸。
根據本發明的各種實施例提供了用於3D PCM記憶體元件(例如，3D XPoint記憶體元件)的改進互連方案及其製作方法。位元線接觸點可以形成在儲存陣列區內，這消除了對處於儲存陣列區外的專用位元線接觸區的需求，由此提高了儲存陣列效率並且簡化了互連路由。在一些實施例中，在平面圖中，位元線接觸點被內含式地設置在儲存單元之間，即，與儲存陣列重疊。在一些實施例中，位元線接觸點的臨界尺寸不大於對應位元線的臨界尺寸。也就是說，位元線接觸點的臨界尺寸與位元線的臨界尺寸相比不再有所放寬，並且可以使位元線接觸點尺寸收縮，以進一步節約接觸面積。根據一些實施例，為了形成具有未放寬的臨界尺寸的位元線接觸點，使用原位聚合物沉積和蝕刻方案。
圖3A示出了根據本發明的一些實施例的示例性3D PCM記憶體元件300的方塊圖。3D PCM記憶體元件300(例如3D XPoint記憶體元件)可以包括多個儲存陣列A和B 302，每個儲存陣列包括設置在儲存陣列區中的3D PCM單元的 陣列。對於每個儲存陣列302，3D PCM記憶體元件300還可以包括設置在沿位元線方向(Y方向)處於儲存陣列區的兩端的兩個位元線接觸區(BL CT)304中的位元線接觸點。與位元線接觸點處於儲存陣列區外的圖2A中的3D XPoint記憶體元件不同，3D PCM記憶體元件300中的至少一些位元線接觸點設置在儲存陣列區內。根據一些實施例，如圖3A所示，每個位元線接觸區304與相應的儲存陣列302完全重疊。也就是說，根據一些實施例，位元線接觸區304中的位元線接觸點中的每一個設置在儲存陣列區內。對於每個儲存陣列302，3D PCM記憶體元件300還可以包括沿字元線方向(X方向)處於儲存陣列區的中間的字元線接觸區(WL CT)306。3D PCM記憶體元件300的字元線接觸點可以設置在字元線接觸區306中。在一些實施例中，字元線接觸點中的每一個設置在儲存陣列區內。通過將字元線接觸區306和位元線接觸區304兩者佈置在相應儲存陣列302的儲存陣列區內，能夠節約接觸面積，並且能夠提高儲存陣列效率。
圖3B示出了根據本發明的一些實施例的圖3A中的示例性3D PCM記憶體元件300的平面圖。如圖3B所示，3D PCM記憶體元件300還可以包括多條位元線308。根據一些實施例，每條位元線308沿位元線方向(Y方向)跨越儲存陣列302的儲存陣列區延伸。與圖2B中的3D XPoint記憶體元件200中的延伸超出儲存陣列302並且在儲存陣列302之外的位元線208不同，3D PCM記憶體元件300中的位元線308設置在儲存陣列302的儲存陣列區內。與包括具有放寬的臨界尺寸的位元線外延部210(在上面形成位元線接觸點212)的3D XPoint記憶體元件200不同，3D PCM記憶體元件300包括與相應的位元線308直接接觸的位元線接觸點310。每個位元線接觸點310可以設置在位於儲存陣列302的儲存陣列區內的位元線接觸區304中。在一些實施例中，每個位元線接觸點310的臨界尺寸不大於每條位元線308的臨界尺寸。也就是說，根據一些實施例，位元線接觸點310的臨界尺寸與位元線308相比不再放寬。因而，可以使位元線接觸點尺寸收縮，以進 一步減少接觸面積。應當理解，儘管如圖3B所示每條位元線308分別與處於兩個位元線接觸區304中的兩個位元線接觸點310接觸，但是在其他一些實施例中，一條或多條位元線308可以僅與處於兩個位元線接觸區304中的任一個中的一個位元線接觸點310接觸。
圖3C示出了根據本發明的一些實施例的圖3A中的示例性3D PCM記憶體元件300的透視圖。如圖3C所示，3D PCM記憶體元件300還可以包括多條字元線312。根據一些實施例，每條字元線312沿字元線方向(X方向)跨越儲存陣列302的儲存陣列區延伸。也就是說，3D PCM記憶體元件300(例如3D XPoint記憶體元件)的字元線312和位元線308可以是處於交叉點結構中的垂直佈置的導體。
在一些實施例中，3D PCM記憶體元件300包括相互平行的下部位元線308A和上部位元線308B。例如，如圖3C所示，下部位元線308A和上部位元線308B中的每一條在位元線方向(Y方向)上跨越儲存陣列302橫向延伸。根據一些實施例，下部位元線308A和上部位元線308B具有相同的臨界尺寸，例如，X方向上的相同寬度。在一個示例中，下部位元線308A和上部位元線308B的臨界尺寸可以是大約20奈米(nm)，並且下部位元線308A和上部位元線308B的間距可以是大約40nm。在一些實施例中，3D PCM記憶體元件300還包括在Z方向上在下部位元線308A和上部位元線308B之間的同一平面中的平行字元線312。根據一些實施例，字元線312中的每一條垂直於下部位元線308A和上部位元線308B。在一個示例中，字元線312的臨界尺寸(例如，Y方向上的寬度)可以為大約20nm，並且字元線312的間距為大約40nm。下部位元線308A、上部位元線308B和字元線312可以包括導電材料，所述導電材料包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物或其任何組合。在一些實施例中，下部位元線308A、上部位元線308B和字元線312中的每一條包括金屬，例如鎢。
在一些實施例中，3D PCM記憶體元件300包括多個下部儲存單元314A和多個上部儲存單元314B，每個下部儲存單元設置在下部位元線308A和字元線312中的相應一個的相交處，並且每個上部儲存單元設置在上部位元線308B和字元線312中的相應一個的相交處。可以透過經由與儲存單元314A或314B接觸的相應字元線312和位元線308A或308B施加的電流來單獨存取每個儲存單元314A或314B。下部儲存單元314A和上部儲存單元314B中的每一個可以包括堆疊的PCM元件322、選擇器318以及多個電極316、320和324。PCM元件322可以基於以電熱方式對相變材料所做的加熱和淬火來利用相變材料中的非晶相和晶相的電阻率之間的差異。可以施加電流以使PCM元件322的相變材料(或者其阻擋所述電流通路的至少部分)在兩個相之間反覆切換，以儲存資料。可以在每個儲存單元314A或314B中儲存資料的單個位元，並且可以透過改變施加至相應選擇器318的電壓進行單個位元的寫入或讀取，這樣做消除了對電晶體的需求。在一些實施例中，三個電極316、320和324分別設置在選擇器318下方、選擇器318和PCM元件322之間以及PCM元件322上方。應當理解，在一些其他實施例中，可以交換選擇器318和PCM元件322的相對位置。
在3D PCM記憶體元件300是3D XPoint記憶體元件的一些實施例中，選擇器318和PCM元件322可以處於雙重堆疊儲存/選擇器結構中。根據一些實施例，PCM元件322的材料包括基於硫屬元素化物的合金(硫屬元素化物玻璃)，例如GST(Ge-Sb-Te)合金，或者包括任何其他適當的相變材料。選擇器318的材料可以包括任何適當的雙向閾值開關(ovonic threshold switch，OTS)材料，諸如ZnxTey、GexTey、NbxOy、SixAsyTez等。應當理解，儲存陣列302的結構、配置和材料不限於圖3C中的示例，並且可以包括任何適當結構、配置和材料。電極316、320和324可以包括導電材料，所述導電材料包括但不限於W、Co、Cu、Al、碳、多晶矽、摻雜矽、矽化物或其任何組合。在一些實施例中，電極 316、320和324中的每一個包括碳，例如非晶碳。
如圖3C中所示，3D PCM記憶體元件300還可以包括處於下部位元線308A下方並與之接觸的下部位元線接觸點310A、以及處於上部位元線308B上方並與之接觸的上部位元線接觸點310B。根據一些實施例，下部位元線接觸點310A向下延伸並且上部位元線接觸點310B向上延伸。也就是說，下部位元線接觸點310A和上部位元線接觸點310B能夠朝相反方向垂直延伸。下部位元線接觸點310A和上部位元線接觸點310B可以包括導電材料，所述導電材料包括但不限於W、Co、Cu、Al、多晶矽、摻雜矽、矽化物或其任何組合。在一些實施例中，下部位元線接觸點310A和上部位元線接觸點310B中的每一個包括金屬，例如鎢。因此，下部位元線接觸點310A和上部位元線接觸點310B分別電連接至下部位元線308A和上部位元線308B，從而單獨對相應的下部儲存單元314A或上部儲存單元314B進行定址。
如上文所述，位元線接觸點310A和310B可以具有未放寬的臨界尺寸，即，收縮的接觸點尺寸，以進一步有效地使用晶片空間。在一些實施例中，下部位元線接觸點310A和上部位元線接觸點310B的至少其中之一的臨界尺寸(例如，直徑)不大於對應的下部位元線308A或上部位元線308B的臨界尺寸(例如，X方向上的寬度)。在一個示例中，下部位元線接觸點310A和上部位元線接觸點310B的至少其中之一的臨界尺寸可以與對應的下部位元線308A或上部位元線308B的臨界尺寸相同。在另一個示例中，下部位元線接觸點310A和上部位元線接觸點310B的至少其中之一的臨界尺寸可以小於對應的下部位元線308A或上部位元線308B的臨界尺寸。在一些實施例中，下部位元線接觸點310A和上部位元線接觸點310B的至少其中之一的臨界尺寸不大於大約60nm，例如不大於60nm。在一些實施例中，下部位元線接觸點310A和上部位元線接觸點310B的至少其中之一的臨界尺寸處於大約10nm和大約30nm之間，例如處於10nm和30nm 之間(例如，10nm、11nm、12nm、13nm、14nm、15nm、16nm、17nm、18nm、19nm、20nm、21nm、22nm、23nm、24nm、25nm、26nm、27nm、28nm、29nm、30nm、由下端與這些值中的任何值限定的任何範圍，或者處於這些值中的任何兩個值限定的任何範圍中)。在一些實施例中，下部位元線接觸點310A和上部位元線接觸點310B中的每一個的臨界尺寸不大於下部位元線308A和上部位元線308B中的每一條的臨界尺寸。在一些實施例中，位元線308A和308B以及位元線接觸點310A和310B的臨界尺寸均為大約20nm，例如20nm。
在一些實施例中，下部位元線接觸點310A和上部位元線接觸點310B的至少其中之一具有與對應的下部位元線308A或上部位元線308B相同的間距。在一些實施例中，所述間距不大於大約80nm，例如不大於80nm。在一些實施例中，所述間距處於大約20nm和大約60nm之間，例如處於20nm和60nm之間(例如，20nm、22nm、24nm、26nm、28nm、30nm、32nm、34nm、36nm、38nm、40nm、42nm、44nm、46nm、48nm、50nm、52nm、54nm、56nm、58nm、60nm、由所述下端與這些值中的任何值限定的任何範圍，或者處於這些值中的任何兩個值限定的任何範圍中)。在一些實施例中，下部位元線接觸點310A和上部位元線接觸點310B中的每一個的間距不大於下部位元線308A和上部位元線308B中的每一條的間距。在一些實施例中，位元線308A和308B以及位元線接觸點310A和310B的間距均為大約40nm，例如40nm。透過使位元線接觸點310A和310B具有未放寬的臨界尺寸和間距，位元線接觸點310A和310B可以直接與位元線308A和308B接觸，而不是與位元線外延部(例如，圖2C中所示的210)接觸。
在一些實施例中，下部位元線接觸點310A和上部位元線接觸點310B的至少其中之一在平面圖(平行於晶片平面)中內含式地設置於儲存陣列302的下部儲存單元314A和上部儲存單元314B之間。如本文所用，(i)當位元線接觸點310A或310B在平面圖中與儲存單元314A和314B的至少其中之一重疊時，或者 (ii)當位元線接觸點310A或310B在平面圖中設置於儲存單元314A和314B之間時，位元線接觸點310A或310B“內含式地”設置於儲存陣列302的儲存單元314A和314B“之間”。如圖3C所示，由於儲存單元314A和314B被佈置在字元線312與位元線308A和308B的相交處，並且每個位元線接觸點310A或310B與相應的位元線308A或308B接觸，因此儲存陣列302在位元線方向(Y方向)上的最外側儲存單元314A和314B限定了能夠設置下部位元線接觸點310A和/或上部位元線接觸點310B的範圍(處於邊界“a”和“b”之間)。如圖3C中所示，下部位元線接觸點310A和上部位元線接觸點310B兩者分別與最外側儲存單元314A和314B重疊。換言之，每個位元線接觸點310A或310B設置在儲存陣列302的儲存陣列區內。應當理解，下部位元線接觸點310A和/或上部位元線接觸點310B可以在平面圖中內含式地設置在儲存單元314A和314B之間的任何位置中(例如，圖3C中的邊界“a”和“b”之間的任何地方)。在一些實施例中，下部位元線接觸點310A和上部位元線接觸點310B的至少其中之一在平面圖中設置在儲存陣列302的下部儲存單元314A和上部儲存單元314B之間，即，在平面圖中不與儲存單元314A或314B重疊。
儘管在圖3C中，下部位元線接觸點310A和上部位元線接觸點310B中的每一個在平面圖中內含式地設置在儲存單元302的下部儲存單元314A和上部儲存單元314B之間，但是應當理解，在一些其他實施例中，下部位元線接觸點和上部位元線接觸點之一可以在平面圖中被設置在儲存陣列之外。換言之，下部位元線接觸點或上部位元線接觸點在平面圖中被內含式地設置於下部儲存單元和上部儲存單元之間。例如，圖4A示出了根據本發明的一些實施例的另一示例性3D PCM記憶體元件400的透視圖，並且圖4B示出了根據本發明的一些實施例的又一示例性3D PCM記憶體元件401的透視圖。除了上部位元線和上部位元線接觸點之外，3D PCM記憶體元件400與圖3C中的3D PCM記憶體元件300類 似。為了便於描述將不再重複上文已經聯繫圖3C中的3D PCM記憶體元件300描述過的相同部件的結構、功能和材料。
根據一些實施例，如圖4A中所示，上部位元線402B在位元線方向(Y方向)上橫向延伸超出儲存陣列302，並且與上部位元線402B接觸的上部位元線接觸點404B在平面圖中未被內含式地設置在儲存陣列302的下部儲存單元314A和上部儲存單元314B之間。也就是說，根據一些實施例，下部位元線接觸點310A被設置在儲存陣列302的儲存陣列區內，同時上部位元線接觸點404B被設置在儲存陣列302的儲存陣列區外。在一些實施例中，下部位元線接觸點310A和上部位元線接觸點404B朝相同方向延伸，例如，如圖4A所示向下延伸，從而能夠從3D PCM記憶體元件的同一側將位元線接觸點310A和404B焊墊引出(pad-out)。儘管上部位元線402B在圖4A中延伸超出儲存陣列302，但是應當理解，上部位元線402B的臨界尺寸可以不增大，即，不形成上部位元線外延部，並且上部位元線接觸點404B的臨界尺寸(例如，直徑)可以不大於上部位元線402B的臨界尺寸(例如，X方向上的寬度)，如上文所詳述的。
現在參考圖4B，除了下部位元線和下部位元線接觸點之外，3D PCM記憶體元件401與圖3C中的3D PCM記憶體元件300類似。為了便於描述將不再重複上文已經聯繫圖3C中的3D PCM記憶體元件300描述過的相同部件的結構、功能和材料。根據一些實施例，如圖4B中所示，下部位元線406A在位元線方向(Y方向)上橫向延伸超出儲存陣列302，並且與下部位元線406A接觸的下部位元線接觸點408A在平面圖中未被內含式地設置在儲存陣列302的下部儲存單元314A和上部儲存單元314B之間。也就是說，根據一些實施例，上部位元線接觸點310B被設置在儲存陣列302的儲存陣列區內，同時下部位元線接觸點408A被設置在儲存陣列302的儲存陣列區外。在一些實施例中，下部位元線接觸點408A和上部位元線接觸點310B朝相同的方向延伸，例如，如圖4B所示向上延伸，從而能夠從 3D PCM記憶體元件400的同一側將位元線接觸點408A和310B焊墊引出。儘管下部位元線406A在圖4B中延伸超出儲存陣列302，但是應當理解，下部位元線406A的臨界尺寸可以不增大，即，不形成下部位元線外延部，並且下部位元線接觸點408A的臨界尺寸(例如，直徑)可以不大於下部位元線406A的臨界尺寸(例如，X方向上的寬度)，如上文所詳述的。
圖5A-5L示出了根據本發明的一些實施例的用於形成3D PCM記憶體元件的示例性製作製程。圖6示出了根據本發明的一些實施例的用於形成3D PCM記憶體元件的示例性方法600的流程圖。圖5A-5L和圖6中所示的3D PCM記憶體元件的示例包括圖4A中所示的3D PCM記憶體元件400。將對圖5A-5L以及圖6一起描述。應當理解，方法600中所示的步驟並非排他的，也可以在所示步驟中的任何步驟之前、之後或之間執行其他操作。此外，所述步驟中的一些可以是同時執行的或者可以是按照不同於圖6所示的順序執行的。
參考圖6，方法600開始於步驟602，其中形成下部位元線接觸點和與下部位元線接觸點發生接觸的下部位元線。在一些實施例中，形成下部位元線接觸點包括原位聚合物沉積和蝕刻，從而使下部位元線接觸點的臨界尺寸不大於下部位元線的臨界尺寸。在一些實施例中，為了形成下部位元線，沉積導體層，對該導體層進行雙重圖案化，並且對經雙重圖案化的導體層進行蝕刻。導體層可以包括鎢。在一些實施例中，下部位元線接觸點的臨界尺寸不大於下部位元線的臨界尺寸。例如，臨界尺寸不大於大約60nm，例如處於大約10nm和大約30nm之間。在一些實施例中，下部位元線接觸點具有與下部位元線相同的間距。例如，間距不大於大約80nm。
參考圖5A，形成穿過介電質層502的多個下部位元線接觸點504。為了形成下部位元線接觸點504，可以首先透過一種或多種薄膜沉積製程形成具有介電質材料(例如氧化矽)的介電質層502，所述製程包括但不限於化學氣相沉 積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)或其任何組合。可以使用原位聚合物沉積和蝕刻穿過介電質層502蝕刻出如上文所詳述的具有未放寬的臨界尺寸和間距的下部位元線接觸點504的接觸孔(未示出)，以控制接觸孔的尺寸。例如，可以對電漿蝕刻製程進行修改，從而使聚合物沉積(例如，碳氟聚合物層的積聚)發生在電漿蝕刻期間，以控制蝕刻速率(又稱為“聚合”)。之後，可以在同一電漿蝕刻機中執行電漿蝕刻，以對該聚合物層進行深蝕刻並最終去除該聚合物層。原位聚合物沉積和蝕刻能夠在圖案化之後進一步降低下部位元線接觸點504的臨界尺寸，以實現可能不容易透過微影取得的收縮的接觸點尺寸。例如，下部位元線接觸點504的接觸孔的臨界尺寸在微影之後可以處於大約50nm和大約60nm之間，並且可以在原位聚合物沉積和蝕刻之後進一步下降至大約20nm和大約30nm。在形成接觸孔之後，可以透過使用一種或多種薄膜沉積製程沉積一種或多種導電材料(例如鎢)以填充接觸孔而形成下部位元線接觸點504，所述製程包括但不限於CVD、PVD、ALD或其任何組合。可以透過化學機械拋光(chemical mechanical polishing，CMP)和/或蝕刻使下部位元線接觸點504進一步平面化，使得下部位元線接觸點504的上端(頂表面)與介電質層502的頂表面平齊。
如圖5A所示，導體層508形成在介電質層502上並與下部位元線接觸點504接觸。在一些實施例中，使用一種或多種薄膜沉積製程沉積金屬層(例如鎢層)，所述製程包括但不限於CVD、PVD、ALD或其任何組合。如下文參考圖5B所詳述的，之後對導體層508進行雙重圖案化，並對經雙重圖案化的導體層508進行蝕刻，以分別形成處於下部位元線接觸點504上方並與之接觸的下部位元線536。
方法600進行至步驟604，如圖6所示，其中，在下部位元線上方形成 與下部位元線接觸的多個下部儲存單元。下部儲存單元中的每一個可以包括堆疊的PCM元件、選擇器和多個電極。在一些實施例中，下部位元線接觸點在平面圖中內含式地設置在下部儲存單元之間。根據一些實施例，為了形成多個下部儲存單元，相繼沉積第一導體、OTS材料、第二導體、基於硫屬元素化物的合金和第三導體的層，以形成儲存堆疊層，並且接下來在兩個垂直方向上對儲存堆疊層進行蝕刻。第一導體、第二導體和第三導體中的每一個可以包括非晶碳。在一些實施例中，為了接下來對儲存堆疊層進行蝕刻，在兩個垂直方向中的第一方向上對儲存堆疊層進行雙重圖案化，在第一方向上對經雙重圖案化的儲存堆疊層進行蝕刻以形成第一縫隙，利用介電質材料填充第一縫隙，在兩個垂直方向中的第二方向上對經蝕刻的儲存堆疊層進行雙重圖案化，在第二方向上對經雙重圖案化、經蝕刻的儲存堆疊層進行蝕刻以形成第二縫隙，並且利用介電質材料填充第二縫隙。
如圖5A所示，在導體層508上形成下部儲存堆疊層506。在一些實施例中，為了形成下部儲存堆疊層506，使用一種或多種薄膜沉積製程相繼沉積第一導體層510、OTS材料層512、第二導體層514、基於硫屬元素化物的合金層516和第三導體層518，所述製程包括但不限於CVD、PVD、ALD、電鍍、無電電鍍、任何其他適當沉積製程或其任何組合。例如，第一導體層510、第二導體層514和第三導體層518中的每一個可以包括非晶碳，OTS材料層512可以包括ZnxTey、GexTey、NbxOy、SixAsyTez等，並且基於硫屬元素化物的合金層516可以包括GST合金。應當理解，在一些實施例中，可以交換沉積OTS材料層512和基於硫屬元素化物的合金層516的順序。在一些實施例中，透過使用一種或多種薄膜沉積製程沉積介電質材料(例如氮化矽)而在下部儲存堆疊層506上形成介電質層520，所述製程包括但不限於CVD、PVD、ALD或其任何組合。
如圖5B所示，在位元線方向(Y方向)上對下部儲存堆疊層506以及 其下的導體層508和其上的介電質層520(圖5A所示)進行蝕刻。在一些實施例中，首先在位元線方向上對下部儲存堆疊層506、導體層508和介電質層520進行雙重圖案化。例如，透過微影、顯影和蝕刻在介電質層520上對蝕刻遮罩(未示出)圖案化。蝕刻遮罩可以是光阻遮罩或基於微影遮罩進行圖案化的硬遮罩。雙重圖案化可以包括但不限於微影-蝕刻-微影-蝕刻(lithography-etching-lithography-etching，LELE)間距分裂或自對準雙重圖案化(self-alignment double patterning，SADP)，以控制將要形成的下部位元線536和下部儲存單元538(圖5G中所示)的臨界尺寸。在一些實施例中，在位元線方向上對經雙重圖案化的下部儲存堆疊層506、導體層508和介電質層520進行蝕刻，以在位元線方向上形成平行的第一縫隙522。可以使用雙重圖案化蝕刻遮罩透過一種或多種濕式蝕刻和/或乾式蝕刻製程(例如深反應離子蝕刻(deep reactive ion etching，DRIE))來蝕刻穿過下部儲存堆疊層506、導體層508和介電質層520，以同時形成平行的第一縫隙522。由此形成沿位元線方向延伸的平行的下部位元線536，根據一些實施例，它們處於下部位元線接觸點504上方並與之接觸。由此還形成了由第一縫隙522隔開的經蝕刻的儲存堆疊層524。
如圖5C所示，利用介電質材料526(例如，氧化矽)填充第一縫隙522(圖5C中所示)。在一些實施例中，使用一種或多種薄膜沉積製程、後面跟隨著諸如CMP和/或蝕刻的平面化製程將介電質材料526沉積到第一縫隙522中，所述沉積製程包括但不限於CVD、PVD、ALD、電鍍、無電電鍍、任何其他適當沉積製程、或其任何組合。例如，可以使用ALD、後面跟隨著CMP將氧化矽沉積到第一縫隙522中以填充第一縫隙522。
如圖5D所示，在介電質層502上形成多個字元線接觸點528。在一些實施例中，字元線接觸點528是透過首先進行圖案化、後面跟隨著原位聚合物沉積和蝕刻、以及諸如CVD、PVD或ALD的一種或多種薄膜沉積製程而形成的。 可以使用CMP使字元線接觸點528的上端(頂表面)平面化，從而使之與經蝕刻的儲存堆疊層524的頂表面平齊。根據一些實施例，在平面化製程期間，介電質層520(圖5C所示)和介電質材料526的頂部部分被去除，以暴露經蝕刻的儲存堆疊層524的第三導體層518的頂表面。
方法600進行至步驟606，如圖6中所示，其中，在下部儲存單元上方的同一平面中形成與下部儲存單元接觸的多條平行字元線。字元線中的每一條可以與下部位元線垂直。在一些實施例中，為了形成字元線，沉積導體層，對該導體層進行雙重圖案化，並且對經雙重圖案化的導體層進行蝕刻。
如圖5E所示，導體層530形成在經蝕刻的儲存堆疊層524和介電質材料526上並且與字元線接觸點528的上端接觸。在一些實施例中，使用一種或多種薄膜沉積製程沉積金屬層(例如鎢層)，所述製程包括但不限於CVD、PVD、ALD或其任何組合。
如圖5F所示，之後在字元線方向(X方向)上對導體層530進行雙重圖案化，以形成沿字元線方向延伸的蝕刻遮罩532。可以透過微影、顯影和蝕刻在導體層530上對蝕刻遮罩532進行圖案化。蝕刻遮罩532可以是光阻遮罩或者基於微影遮罩進行圖案化的硬遮罩。雙重圖案化可以包括但不限於LELE間距分裂或SADP，以控制將要形成的下部字元線534和下部儲存單元538(圖5G中所示)的臨界尺寸。在字元線方向上執行圖5F中的雙重圖案化製程，字元線方向垂直於執行圖5B中的雙重圖案化製程的位元線方向。
如圖5G所示，在字元線方向(X方向)上對導體層530(如圖5F中所示)和其下的經蝕刻的儲存堆疊層524進行蝕刻，以在字元線方向上形成第二縫隙537。根據一些實施例，蝕刻停止在下部位元線536處，從而使下部位元線536保持完好。可以使用蝕刻遮罩532透過一種或多種濕式蝕刻和/或乾式蝕刻製程(例如DRIE)來蝕刻穿過導體層530和經蝕刻的儲存堆疊層524，以同時形成平 行的第二縫隙537。根據一些實施例，由此在字元線接觸點528上方形成與字元線接觸點528接觸的沿字元線方向延伸的平行下部字元線534。由此，還分別在下部位元線536和下部字元線534的相交處形成了下部儲存單元538。每個下部儲存單元538可以包括第一導體層510(作為第一電極)、OTS材料層512(作為選擇器)、第二導體層514(作為第二電極)、基於硫屬元素化物的合金層516(作為PCM元件)和第三導體層518(作為第三電極)。根據一些實施例，下部儲存單元538處於下部位元線536上方並與之接觸。在一些實施例中，對下部儲存單元538圖案化(例如，透過圖5F中的雙重圖案化製程)，使得每個下部位元線接觸點504在平面圖中內含式地設置在下部儲存單元538之間。
儘管未示出，但是可以利用介電質材料(例如氧化矽)填充第二縫隙537。在一些實施例中，使用一種或多種薄膜沉積製程、後面跟隨著諸如CMP和/或蝕刻的平面化製程將介電質材料沉積到第二縫隙537中，所述沉積製程包括但不限於CVD、PVD、ALD、電鍍、無電電鍍、任何其他適當沉積製程或其任何組合。例如，可以使用ALD、後面跟隨著CMP將氧化矽沉積到第二縫隙537中以填充第二縫隙537。
方法600進行至步驟608，如圖6所示，其中，在字元線上方形成與字元線接觸的多個上部儲存單元。上部儲存單元中的每一個可以包括堆疊的PCM元件、選擇器和多個電極。上部儲存單元中的每者可以與字元線中的相應的一條接觸。根據一些實施例，為了形成多個上部儲存單元，相繼沉積第一導體、OTS材料、第二導體、基於硫屬元素化物的合金和第三導體的層，以形成儲存堆疊層，並且接下來在兩個垂直方向上對儲存堆疊層進行蝕刻。第一導體、第二導體和第三導體中的每一個可以包括非晶碳。在一些實施例中，為了接下來對儲存堆疊層進行蝕刻，在兩個垂直方向中的第一方向上對儲存堆疊層進行雙重圖案化，在第一方向上對經雙重圖案化的儲存堆疊層進行蝕刻以形成第一縫 隙，利用介電質材料填充第一縫隙，在兩個垂直方向中的第二方向上對經蝕刻的儲存堆疊層進行雙重圖案化，在第二方向上對經雙重圖案化的經蝕刻的儲存堆疊層進行蝕刻以形成第二縫隙，並且利用介電質材料填充第二縫隙。
如圖5H所示，在下部字元線534上形成導體層542，並且在導體層542上形成上部儲存堆疊層540。在一些實施例中，為了形成上部儲存堆疊層540，使用一種或多種薄膜沉積製程相繼沉積第一導體層544、OTS材料層546、第二導體層548、基於硫屬元素化物的合金層550和第三導體層552，所述製程包括但不限於CVD、PVD、ALD、電鍍、無電電鍍、任何其他適當沉積製程或其任何組合。例如，第一導體層544、第二導體層548和第三導體層552中的每一個可以包括非晶碳，OTS材料層546可以包括ZnxTey、GexTey、NbxOy、SixAsyTez等，並且基於硫屬元素化物的合金層550可以包括GST合金。應當理解，在一些實施例中可以交換沉積OTS材料層546和基於硫屬元素化物的合金層550的順序。在一些實施例中，透過使用一種或多種薄膜沉積製程沉積介電質材料(例如氮化矽)而在上部儲存堆疊層540上形成介電質層554，所述製程包括但不限於CVD、PVD、ALD或其任何組合。
如圖5I所示，在字元線方向(X方向)上，對上部儲存堆疊層540以及其下的導體層542(如圖5H所示)和其上的介電質層554進行蝕刻。在一些實施例中，首先在字元線方向上對上部儲存堆疊層540、導體層542和介電質層554進行雙重圖案化。例如，透過微影、顯影和蝕刻在介電質層554上對蝕刻遮罩(未示出)圖案化。蝕刻遮罩可以是光阻遮罩或基於微影遮罩進行圖案化的硬遮罩。雙重圖案化可以包括但不限於LELE間距分裂或SADP，以控制將要形成的上部字元線534和上部儲存單元562(圖5L中所示)的臨界尺寸。在一些實施例中，在字元線方向上對經雙重圖案化的上部儲存堆疊層540、導體層542和介電質層554進行蝕刻，以在字元線方向上形成平行的第一縫隙556。可以使用雙重圖案 化蝕刻遮罩透過一種或多種濕式蝕刻和/或乾式蝕刻製程(例如DRIE)來蝕刻穿過上部儲存堆疊層540、導體層542和介電質層554，以同時形成平行的第一縫隙556。根據一些實施例，由此在下部字元線534上方形成與之接觸的沿字元線方向延伸的平行上部字元線543。由此還形成了由第一縫隙556隔開的經蝕刻的儲存堆疊層541。應當理解，在一些實施例中，可以省略導體層542和所得到的上部字元線543，使得字元線僅包括下部字元線534，而不包括上部字元線543。
儘管未示出，但是可以利用介電質材料(例如氧化矽)填充第一縫隙556。在一些實施例中，使用一種或多種薄膜沉積製程、後面跟隨著諸如CMP和/或蝕刻的平面化製程將介電質材料沉積到第一縫隙556中，所述沉積製程包括但不限於CVD、PVD、ALD、電鍍、無電電鍍、任何其他適當沉積製程或其任何組合。例如，可以使用ALD、後面跟隨著CMP將氧化矽沉積到第一縫隙556中以填充第一縫隙556。
在一些實施例中，在形成上部儲存單元之前形成上部位元線接觸點。形成上部位元線接觸點可以包括原位聚合物沉積和蝕刻，從而使上部位元線接觸點的臨界尺寸不大於上部位元線的臨界尺寸。例如，臨界尺寸不大於大約60nm，例如處於大約10nm和大約30nm之間。在一些實施例中，上部位元線接觸點具有與上部位元線相同的間距。例如，間距不大於大約80nm。
如圖5J所示，形成多個上部位元線接觸點558。在一些實施例中，透過首先進行圖案化、後面跟隨著原位聚合物沉積和蝕刻來形成上部位元線接觸點558。可以使用原位聚合物沉積和蝕刻來蝕刻出如上文所詳述的具有未放寬的臨界尺寸和間距的上部位元線接觸點558的接觸孔(未示出)，以控制接觸孔的尺寸。例如，可以對電漿蝕刻製程進行修改，從而使聚合物沉積(例如，碳氟聚合物層的積聚)發生在電漿蝕刻期間，以控制蝕刻速率(又稱為“聚合”)。之後，可以在同一電漿蝕刻機中執行電漿蝕刻，以對聚合物層進行深蝕刻並最 終去除該聚合物層。原位聚合物沉積和蝕刻能夠在圖案化之後進一步降低上部位元線接觸點558的臨界尺寸，從而實現可能不容易透過微影取得的收縮的接觸點尺寸。在形成接觸孔之後，可以透過使用一種或多種薄膜沉積製程沉積一種或多種導電材料(例如鎢)以填充接觸孔而形成上部位元線接觸點558，所述製程包括但不限於CVD、PVD、ALD或其任何組合。可以使用CMP使上部位元線接觸點558的上端(頂表面)平面化，從而使之與經蝕刻的儲存堆疊層541的頂表面平齊。根據一些實施例，在平面化製程期間，介電質層554(圖51所示)和填充第一縫隙556的介電質材料(未示出)的頂部部分被去除以暴露經蝕刻的儲存堆疊層541的第三導體層552的頂表面。
方法600進行至步驟610，如圖6所示，其中，在上部儲存單元上方形成與之接觸的上部位元線。上部位元線可以與字元線中的每一條垂直。在一些實施例中，為了形成上部位元線，沉積導體層，對該導體層進行雙重圖案化，並且對經雙重圖案化的導體層進行蝕刻。
如圖5K所示，在經蝕刻的儲存堆疊層541和填充第一縫隙556(如圖5J所示)的介電質材料(未示出)上形成導體層564。導體層564處於上部位元線接觸點558和經蝕刻的儲存堆疊層541(如圖5J所示)上方並與它們接觸。在一些實施例中，使用一種或多種薄膜沉積製程沉積金屬層(例如，鎢層)，所述製程包括但不限於CVD、PVD、ALD或其任何組合。
如圖5K所示，之後在位元線方向(Y方向)上對導體層564進行雙重圖案化，以形成沿位元線方向延伸的蝕刻遮罩568。可以透過微影、顯影和蝕刻在導體層564上對蝕刻遮罩568進行圖案化。蝕刻遮罩568可以是光阻遮罩或者基於微影遮罩進行圖案化的硬遮罩。雙重圖案化可以包括但不限於LELE間距分裂或SADP，以控制將要形成的上部字元線560和上部儲存單元562(圖5L中所示)的臨界尺寸。在位元線方向上執行圖5K中的雙重圖案化製程，位元線方向垂直 於執行圖5I中的雙重圖案化製程的字元線方向。
如圖5L所示，在位元線方向(Y方向)上對導體層564(如圖5K中所示)和其下的經蝕刻的儲存堆疊層541進行蝕刻，以在位元線方向上形成第二縫隙570。根據一些實施例，蝕刻停止在上部字元線543處，從而使上部字元線543保持完好。可以使用蝕刻遮罩568(如圖5K所示)透過一種或多種濕式蝕刻和/或乾式蝕刻製程(例如DRIE)來蝕刻穿過導體層564和經蝕刻的儲存堆疊層541，以同時形成平行的第二縫隙570。根據一些實施例，由此在上部位元線接觸點558上方形成與之接觸的沿位元線方向延伸的平行的上部位元線560。由此，還分別在上部位元線560和上部字元線543的相交處形成了上部儲存單元562。每個上部儲存單元562可以包括第一導體層544(作為第一電極)、OTS材料層546(作為選擇器)、第二導體層548(作為第二電極)、基於硫屬元素化物的合金層550(作為PCM元件)和第三導體層552(作為第三電極)。根據一些實施例，上部位元線560也處於上部儲存單元562上方並與之接觸。根據一些實施例，每個上部儲存單元562的頂表面與上部位元線接觸點558的頂表面(上端)平齊。
儘管未示出，但是可以利用介電質材料(例如氧化矽)填充第二縫隙570。在一些實施例中，使用一種或多種薄膜沉積製程、後面跟隨著諸如CMP和/或蝕刻的平面化製程將介電質材料沉積到第二縫隙570中，所述沉積製程包括但不限於CVD、PVD、ALD、電鍍、無電電鍍、任何其他適當沉積製程或其任何組合。例如，可以使用ALD、後面跟隨著CMP將氧化矽沉積到第二縫隙570中以填充第二縫隙570。
在一些實施例中，上部位元線接觸點558是在形成上部儲存單元562之前形成的。因而，如圖5L所示，向下延伸的上部位元線接觸點558未在平面圖中內含式地形成於上部儲存單元562之間。應當理解，在一些實施例中，上部位元線接觸點可以是在形成上部儲存單元562之後形成的，從而使上部位元線接觸 點能夠在平面圖中內含式地形成於上部儲存單元562之間。例如，方法600可以任選地進行至步驟612，如圖6所示，其中，在上部位元線上方形成與之接觸的上部位元線接觸點。在一些實施例中，上部位元線接觸點在平面圖中內含式地設置於上部儲存單元之間。在一些實施例中，形成上部位元線接觸點包括原位聚合物沉積和蝕刻，從而使上部位元線接觸點的臨界尺寸不大於上部位元線的臨界尺寸。例如，臨界尺寸不大於大約60nm，例如處於大約10nm和大約30nm之間。在一些實施例中，上部位元線接觸點具有與上部位元線相同的間距。例如，間距不大於大約80nm。形成上部位元線接觸點的細節與上文聯繫圖5A描述的形成下部位元線接觸點504的細節基本類似，並且為了便於描述將不再對其加以重複。根據一些實施例，一旦形成，上部位元線接觸點就處於上部位元線560上方並與之接觸，而且還在平面圖中內含式地處於上部儲存單元562之間。
根據本發明的一個方面，一種3D記憶體元件包括相互平行的下部位元線和上部位元線、多條平行的字元線、多個下部儲存單元和多個上部儲存單元、與下部位元線接觸的下部位元線接觸點以及與上部位元線接觸的上部位元線接觸點。所述平行的字元線處於下部位元線和上部位元線之間的同一平面中。所述字元線中的每一條垂直於下部位元線和上部位元線。所述多個下部儲存單元每一個設置在下部位元線和字元線中的相應的一條的相交處。所述多個上部儲存單元的每一個設置在上部位元線和字元線中的相應的一條的相交處。下部儲存單元和上部儲存單元中的每一個包括堆疊的PCM元件、選擇器和多個電極。下部位元線接觸點和上部位元線接觸點的至少其中之一在平面圖中被內含式地設置於下部儲存單元和上部儲存單元之間。
在一些實施例中，下部位元線接觸點和上部位元線接觸點的至少其中之一在平面圖中與下部儲存單元和上部儲存單元的至少其中之一重疊。
在一些實施例中，下部位元線接觸點和上部位元線接觸點的至少其 中之一在平面圖中設置在下部儲存單元和上部儲存單元之間。
在一些實施例中，下部位元線接觸點和上部位元線接觸點中的每一個在平面圖中內含式地設置在下部儲存單元和上部儲存單元之間。在一些實施例中，下部位元線接觸點朝下延伸，並且上部位元線接觸點朝上延伸。
在一些實施例中，下部位元線接觸點或上部位元線接觸點在平面圖中內含式地設置在下部儲存單元和上部儲存單元之間，並且下部位元線接觸點和上部位元線接觸點朝相同的方向延伸。
在一些實施例中，下部位元線接觸點和上部位元線接觸點的至少其中之一的臨界尺寸不大於對應的下部位元線或上部位元線的臨界尺寸。
在一些實施例中，下部位元線接觸點和上部位元線接觸點的至少其中之一具有與對應的下部位元線或上部位元線相同的間距。
在一些實施例中，所述PCM元件包括基於硫屬元素化物的合金，並且所述選擇器包括OTS材料。
在一些實施例中，所述3D記憶體元件是3D XPoint記憶體。
根據本發明的另一方面，一種3D記憶體元件包括相互平行的下部位元線和上部位元線、多條平行的字元線、多個下部儲存單元和多個上部儲存單元、與下部位元線接觸的下部位元線接觸點以及與上部位元線接觸的上部位元線接觸點。平行的字元線處於下部位元線和上部位元線之間的同一平面中。所述字元線中的每一條垂直於下部位元線和上部位元線。所述多個下部儲存單元的每一個設置在下部位元線和字元線中的相應的一條的相交處。所述多個上部儲存單元的每一個設置在上部位元線和字元線中的相應的一條的相交處。下部儲存單元和上部儲存單元中的每一個包括堆疊的PCM元件、選擇器和多個電極。下部位元線接觸點和上部位元線接觸點的至少其中之一的臨界尺寸不大於對應的下部位元線或上部位元線的臨界尺寸。
在一些實施例中，下部位元線接觸點和上部位元線接觸點的至少其中之一的臨界尺寸不大於大約60nm。在一些實施例中，下部位元線接觸點和上部位元線接觸點的至少其中之一的臨界尺寸處於大約10nm和大約30nm之間。
在一些實施例中，下部位元線接觸點和上部位元線接觸點的至少其中之一具有與對應的下部位元線或上部位元線相同的間距。在一些實施例中，所述間距不大於大約80nm。
在一些實施例中，下部位元線接觸點和上部位元線接觸點中的每一個的臨界尺寸不大於下部位元線和上部位元線中的每一條的臨界尺寸。
在一些實施例中，下部位元線接觸點和上部位元線接觸點的至少其中之一在平面圖中被內含式地設置於下部儲存單元和上部儲存單元之間。
在一些實施例中，下部位元線接觸點和上部位元線接觸點中的每一個在平面圖中被內含式地設置在下部儲存單元和上部儲存單元之間。在一些實施例中，下部位元線接觸點朝下延伸，並且上部位元線接觸點朝上延伸。
在一些實施例中，下部位元線接觸點或上部位元線接觸點在平面圖中被內含式地設置在下部儲存單元和上部儲存單元之間，並且下部位元線接觸點和上部位元線接觸點朝相同的方向延伸。
在一些實施例中，所述PCM元件包括基於硫屬元素化物的合金，並且所述選擇器包括OTS材料。
在一些實施例中，所述3D記憶體元件是3D XPoint記憶體。
根據本發明的又一方面，一種3D記憶體元件包括設置在儲存陣列區中的3D PCM單元的陣列、3D PCM單元的處於交叉點結構中的多條字元線和多條位元線、以及多個位元線接觸點。字元線中的每一條沿字元線方向跨越儲存陣列區延伸。位元線中的每一條沿垂直於字元線方向的位元線方向跨越儲存陣列區延伸。位元線接觸點中的至少一些設置在儲存陣列區內。
在一些實施例中，位元線接觸點中的每一個設置在儲存陣列區內。在一些實施例中，位元線接觸點設置在沿位元線方向處於儲存陣列區的兩端的兩個位元線接觸區中。
在一些實施例中，所述3D記憶體元件還包括設置在儲存陣列區內的多個字元線接觸點。在一些實施例中，字元線接觸點設置在沿字元線方向處於儲存陣列區的中間的字元線接觸區中。
在一些實施例中，3D PCM單元中的每一個包括堆疊的PCM單元、選擇器和多個電極。在一些實施例中，PCM元件包括基於硫屬元素化物的合金，並且所述選擇器包括OTS材料。
在一些實施例中，所述3D記憶體元件是3D XPoint記憶體。
對特定實施例的上述說明因此將完全揭示本發明的一般性質，使得他人能夠透過運用本領域技術範圍中的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，並且不脫離本發明的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍中。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本發明的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地限定了這些功能構建塊的邊界。可以限定替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本發明的一個或多個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在透過任何方式限制本發明和所附請求項。
本發明的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據下方申請專利範圍及其等同物來進行限定。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
308A:下部位元線
308B:上部位元線
312:字元線
322:PCM元件
318:選擇器
302:儲存陣列
300:3D PCM記憶體元件
310A:下部位元線接觸點
310B:上部位元線接觸點
314A:下部儲存單元
314B:上部儲存單元
316、320、324:電極
X、Y、Z:方向
a、b:邊界

Claims (20)

  1. 一種三維(3D)記憶體元件，包括：相互平行的下部位元線和上部位元線；處於所述下部位元線和所述上部位元線之間的同一平面中的多條平行字元線，所述字元線中的每一條垂直於所述下部位元線和所述上部位元線；多個下部儲存單元和多個上部儲存單元，每個所述下部儲存單元設置在所述下部位元線和所述字元線中的相應的一條字元線的相交處，每個所述上部儲存單元設置在所述上部位元線和所述字元線中的相應的一條字元線的相交處，所述下部儲存單元和所述上部儲存單元中的每一個包括堆疊的相變記憶體(PCM)元件、選擇器和多個電極；以及與所述下部位元線接觸的下部位元線接觸點以及與所述上部位元線接觸的上部位元線接觸點，其中，所述下部位元線接觸點和所述上部位元線接觸點的至少其中之一在平面圖中位於所述下部儲存單元和所述上部儲存單元之內，所述平面圖的法線方向平行於所述上部儲存單元與所述下部儲存單元的排列方向。
  2. 根據請求項1所述的3D記憶體元件，其中，所述下部位元線接觸點和所述上部位元線接觸點的所述至少其中之一在平面圖中與所述下部儲存單元和所述上部儲存單元的至少其中之一重疊。
  3. 根據請求項1所述的3D記憶體元件，其中，所述下部位元線接觸點和所述上部位元線接觸點的所述至少其中之一在所述平面圖中設置在所述下部儲存單元和所述上部儲存單元之間。
  4. 根據請求項1所述的3D記憶體元件，其中，所述下部位元線接觸點和所述上部位元線接觸點中的每一個在所述平面圖中被內含式地設置在所述下部儲存單元和所述上部儲存單元之間。
  5. 根據請求項4所述的3D記憶體元件，其中，所述下部位元線接觸點朝下延伸，並且所述上部位元線接觸點朝上延伸。
  6. 根據請求項1所述的3D記憶體元件，其中，所述下部位元線接觸點或所述上部位元線接觸點在所述平面圖中被內含式地設置在所述下部儲存單元和所述上部儲存單元之間；並且所述下部位元線接觸點和所述上部位元線接觸點朝相同的方向延伸。
  7. 根據請求項1所述的3D記憶體元件，其中，所述下部位元線接觸點和所述上部位元線接觸點的所述至少其中之一的臨界尺寸不大於對應的下部位元線或上部位元線的臨界尺寸。
  8. 根據請求項7所述的3D記憶體元件，其中，所述下部位元線接觸點和所述上部位元線接觸點的所述至少其中之一具有與所述對應的下部位元線或上部位元線相同的間距。
  9. 根據請求項1所述的3D記憶體元件，其中，所述PCM元件包括基於硫屬元素化物的合金，並且所述選擇器包括雙向閾值開關(OTS)材料。
  10. 根據請求項1所述的3D記憶體元件，其中，所述3D記憶體元件為3D XPoint記憶體。
  11. 一種三維(3D)記憶體元件，包括：相互平行的下部位元線和上部位元線；處於所述下部位元線和所述上部位元線之間的同一平面中的多條平行字元線，所述字元線中的每一條垂直於所述下部位元線和所述上部位元線；多個下部儲存單元和多個上部儲存單元，每個所述下部儲存單元設置在所述下部位元線和所述字元線中的相應的一條字元線的相交處，每個所述上部儲存單元設置在所述上部位元線和所述字元線中的相應的一條字元線的相交處，所述下部儲存單元和所述上部儲存單元中的每一個包括堆疊的相變記憶體(PCM)元件、選擇器和多個電極；以及與所述下部位元線接觸的下部位元線接觸點以及與所述上部位元線接觸的上部位元線接觸點，其中，所述下部位元線接觸點和所述上部位元線接觸點的至少其中之一的臨界尺寸不大於對應的下部位元線或上部位元線的臨界尺寸。
  12. 根據請求項11所述的3D記憶體元件，其中，所述下部位元線接觸點和所述上部位元線接觸點的所述至少其中之一的臨界尺寸不大於大約60nm。
  13. 根據請求項12所述的3D記憶體元件，其中，所述下部位元線接觸點和所述上部位元線接觸點的所述至少其中之一的臨界尺寸處於大約10nm和大約30nm之間。
  14. 根據請求項11所述的3D記憶體元件，其中，所述下部位元線接觸點和所述上部位元線接觸點的所述至少其中之一具有與對應的下部位元線或上部位元線相同的間距。
  15. 根據請求項14所述的3D記憶體元件，其中，所述間距不大於大約80nm。
  16. 根據請求項11所述的3D記憶體元件，其中，所述下部位元線接觸點和所述上部位元線接觸點中的每一個的臨界尺寸不大於所述下部位元線和所述上部位元線中的每一條的臨界尺寸。
  17. 根據請求項11所述的3D記憶體元件，其中，所述下部位元線接觸點和所述上部位元線接觸點的所述至少其中之一在平面圖中被內含式地設置在所述下部儲存單元和所述上部儲存單元之間。
  18. 根據請求項17所述的3D記憶體元件，其中，所述下部位元線接觸點和所述上部位元線接觸點中的每一個在平面圖中被內含式地設置在所述下部儲存單元和所述上部儲存單元之間。
  19. 根據請求項11所述的3D記憶體元件，其中，所述PCM元件包括基於硫屬元素化物的合金，並且所述選擇器包括雙向閾值開關(OTS)材料。
  20. 一種三維(3D)記憶體元件，包括：設置在儲存陣列區中的3D相變記憶體(PCM)單元的陣列； 所述3D PCM單元的處於交叉點結構中的多條字元線和多條位元線，其中，所述字元線中的每一條沿字元線方向跨越所述儲存陣列區延伸，並且所述位元線中的每一條沿垂直於所述字元線方向的位元線方向跨越所述儲存陣列區延伸；以及多個位元線接觸點，其中，所述位元線接觸點中的至少一些設置在所述儲存陣列區內。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022021014A1 (en) * 2020-07-27 2022-02-03 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd. New cell structure with reduced programming current and thermal cross talk for 3d x-point memory
WO2022021406A1 (en) * 2020-07-31 2022-02-03 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Novel program and read biasing scheme for distributed array and cmos architecture for 4 stack 3d pcm memory
WO2022032490A1 (en) * 2020-08-11 2022-02-17 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd New cell stack with reduced wl and bl resistance for 3d x-point memory to improve program and increase array size
WO2022032512A1 (en) * 2020-08-12 2022-02-17 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Novel array and contact architecture for 4 stack 3d crosspoint memory
CN112119493B (zh) * 2020-08-18 2024-04-05 长江先进存储产业创新中心有限责任公司 用于3d交叉点存储器降低时延并增加阵列大小的新阵列布局和编程方案
CN112119462A (zh) * 2020-08-19 2020-12-22 长江先进存储产业创新中心有限责任公司 2叠层3d pcm存储器的分布式阵列和cmos架构的编程和读取偏置方案
CN112449695A (zh) * 2020-10-12 2021-03-05 长江先进存储产业创新中心有限责任公司 采用向3d交叉点芯片键合asic或fpga芯片的多重集成方案
WO2022077176A1 (en) * 2020-10-12 2022-04-21 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd A new constriction cell structure and fabrication method with reduced programming current and thermal cross talk for 3d x-point memory
WO2022077167A1 (en) * 2020-10-12 2022-04-21 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Novel self-aligned half damascene contact scheme to reduce cost for 3d pcm
WO2022077147A1 (en) * 2020-10-12 2022-04-21 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Novel integration scheme with cpu bonding to 3d xpoint chip
CN112271191A (zh) * 2020-10-14 2021-01-26 长江先进存储产业创新中心有限责任公司 具有四层堆叠的三维存储器
CN112585758B (zh) * 2020-11-17 2023-06-02 长江先进存储产业创新中心有限责任公司 用于3d pcm的改进的选择器热可靠性的新颖间隙填充和单元结构
WO2022104591A1 (en) * 2020-11-18 2022-05-27 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Vertical 3d pcm memory cell and program read scheme
CN112655093B (zh) * 2020-12-01 2023-04-18 长江先进存储产业创新中心有限责任公司 具有衬垫限制单元结构的三维存储器及其制造方法
CN112768491B (zh) * 2021-02-10 2021-12-28 长江先进存储产业创新中心有限责任公司 一种三维存储器及三维存储器的形成方法
CN112951990B (zh) * 2021-02-22 2021-12-28 长江先进存储产业创新中心有限责任公司 三维相变存储器及其制备方法
CN113312870A (zh) * 2021-04-02 2021-08-27 长江先进存储产业创新中心有限责任公司 一种冗余填充方法
CN113439336B (zh) * 2021-05-18 2022-12-06 长江先进存储产业创新中心有限责任公司 三维相变存储器器件及其形成方法
CN113678203A (zh) 2021-06-30 2021-11-19 长江存储科技有限责任公司 相变存储器装置、系统及其操作方法
JP2023120043A (ja) * 2022-02-17 2023-08-29 ソニーセミコンダクタソリューションズ株式会社 不揮発性記憶装置及び不揮発性記憶装置の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080258129A1 (en) * 2002-04-04 2008-10-23 Haruki Toda Phase-Change Memory Device
US20140061575A1 (en) * 2012-08-31 2014-03-06 Micron Technology, Inc. Three dimensional memory array architecture
US9007800B2 (en) * 2012-12-08 2015-04-14 International Business Machines Corporation Three-dimensional memory array and operation scheme
US20170255834A1 (en) * 2016-03-07 2017-09-07 HangZhou HaiCun Information Technology Co., Ltd. Distributed Pattern Processor Comprising Three-Dimensional Memory Array
US20180175289A1 (en) * 2016-12-15 2018-06-21 Winbond Electronics Corp. Resistance change memory device and fabrication method thereof
US20180358056A1 (en) * 2017-06-13 2018-12-13 Samsung Electronics Co., Ltd. Semiconductor device

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6917532B2 (en) * 2002-06-21 2005-07-12 Hewlett-Packard Development Company, L.P. Memory storage device with segmented column line array
KR100812239B1 (ko) * 2006-10-19 2008-03-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
US20090185411A1 (en) * 2008-01-22 2009-07-23 Thomas Happ Integrated circuit including diode memory cells
JP5244454B2 (ja) * 2008-05-19 2013-07-24 株式会社東芝 不揮発性記憶装置及びその製造方法
JP2010009669A (ja) * 2008-06-26 2010-01-14 Toshiba Corp 半導体記憶装置
CN101350360B (zh) * 2008-08-29 2011-06-01 中国科学院上海微系统与信息技术研究所 一种三维堆叠非相变所致电阻转换存储装置及其制造方法
JP5550239B2 (ja) * 2009-01-26 2014-07-16 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP4892027B2 (ja) * 2009-03-23 2012-03-07 株式会社東芝 半導体記憶装置
EP2731110B1 (en) * 2010-12-14 2016-09-07 SanDisk Technologies LLC Architecture for three dimensional non-volatile storage with vertical bit lines
KR101934003B1 (ko) * 2012-06-01 2019-01-02 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
JP2014103326A (ja) * 2012-11-21 2014-06-05 Panasonic Corp 不揮発性記憶素子およびその製造方法
US9093144B2 (en) * 2013-01-29 2015-07-28 Kabushiki Kaisha Toshiba Semiconductor memory device
US9123890B2 (en) * 2013-02-14 2015-09-01 Sandisk 3D Llc Resistance-switching memory cell with multiple raised structures in a bottom electrode
US9691475B2 (en) 2015-03-19 2017-06-27 Micron Technology, Inc. Constructions comprising stacked memory arrays
JP2016192443A (ja) * 2015-03-30 2016-11-10 株式会社東芝 記憶装置
US9691820B2 (en) * 2015-04-24 2017-06-27 Sony Semiconductor Solutions Corporation Block architecture for vertical memory array
KR102395193B1 (ko) 2015-10-27 2022-05-06 삼성전자주식회사 메모리 소자 및 그 제조 방법
KR102465966B1 (ko) 2016-01-27 2022-11-10 삼성전자주식회사 메모리 소자, 및 그 메모리 소자를 포함한 전자 장치
KR20180058060A (ko) 2016-11-23 2018-05-31 에스케이하이닉스 주식회사 피크 커런트 분산이 가능한 상변화 메모리 장치
US9792958B1 (en) * 2017-02-16 2017-10-17 Micron Technology, Inc. Active boundary quilt architecture memory
US10157667B2 (en) * 2017-04-28 2018-12-18 Micron Technology, Inc. Mixed cross point memory
KR102375588B1 (ko) * 2017-07-06 2022-03-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10262730B1 (en) * 2017-10-16 2019-04-16 Sandisk Technologies Llc Multi-state and confined phase change memory with vertical cross-point structure
KR102471157B1 (ko) * 2017-11-09 2022-11-25 삼성전자주식회사 메모리 소자
KR102403733B1 (ko) 2017-12-01 2022-05-30 삼성전자주식회사 메모리 소자
JP7046228B2 (ja) * 2018-07-20 2022-04-01 長江存儲科技有限責任公司 三次元メモリ素子
US10482953B1 (en) 2018-08-14 2019-11-19 Macronix International Co., Ltd. Multi-state memory device and method for adjusting memory state characteristics of the same
EP3827461B1 (en) * 2018-10-18 2023-08-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having zigzag slit structures and method for forming the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080258129A1 (en) * 2002-04-04 2008-10-23 Haruki Toda Phase-Change Memory Device
US20140061575A1 (en) * 2012-08-31 2014-03-06 Micron Technology, Inc. Three dimensional memory array architecture
US9007800B2 (en) * 2012-12-08 2015-04-14 International Business Machines Corporation Three-dimensional memory array and operation scheme
US20170255834A1 (en) * 2016-03-07 2017-09-07 HangZhou HaiCun Information Technology Co., Ltd. Distributed Pattern Processor Comprising Three-Dimensional Memory Array
US20180175289A1 (en) * 2016-12-15 2018-06-21 Winbond Electronics Corp. Resistance change memory device and fabrication method thereof
US20180358056A1 (en) * 2017-06-13 2018-12-13 Samsung Electronics Co., Ltd. Semiconductor device

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