JP4892027B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、クロスポイント型メモリセルを積層した多層構造の半導体記憶装置に関する。
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してメモリセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている。（特許文献１）。
この抵抗変化型メモリはトランジスタに変えてショットキーダイオードと抵抗変化素子の直列回路によりメモリセルを構成することができるので、積層が容易で３次元構造化することにより更なる高集積化が図れるという利点がある（特許文献２）。
特開２００６−３４４３４９号、段落００２１ 特開２００５−５２２０４５号
しかし、上述した従来の多層構造のメモリでは、積層方向のコンタクト部の配線長が長くなるため、配線ピッチの微細化に伴って、コンタクト部での抵抗値が増加して、ＩＲドロップを増大させるという問題がある。
本発明は、このような問題点に鑑みなされたもので、配線間の抵抗値を低減させることができる半導体記憶装置を提供することを目的とする。
本発明の一態様に係る半導体記憶装置は、半導体基板と、この半導体基板上に形成され、互いに交差する第１の配線及び第２の配線並びにこれら第１及び第２の配線の交差部で両配線間に接続されたメモリセルを有する１または複数のセルアレイ層と、前記セルアレイ層よりも下層の第１配線層に形成された第３の配線と、前記セルアレイ層よりも上層の第２配線層に形成された第４の配線と、前記第３の配線及び第４の配線を接続する積層方向に延びるコンタクトとを有する半導体記憶装置において、前記第１配線層と前記第２配線層の間に冗長配線層が形成され、前記冗長配線層には、前記第３の配線及び前記第４の配線の少なくとも一方と同じ方向に延びる部分を有する冗長配線が形成され、前記第３の配線と前記冗長配線との間及び前記第４の配線と前記冗長配線との間は、前記第３の配線または前記第４の配線と同じ方向に延びる部分に沿って配列された複数のコンタクトにより接続されていることを特徴とする。
本発明の他の態様に係る半導体記憶装置は、半導体基板と、この半導体基板上に形成され、互いに交差する第１の配線及び第２の配線並びにこれら第１及び第２の配線の交差部で両配線間に接続されたメモリセルを有する１または複数のセルアレイ層と、前記セルアレイ層よりも下層の第１配線層に形成された第３の配線と、前記セルアレイ層よりも上層の第２配線層に形成された第４の配線と、前記第３の配線及び第４の配線を接続する積層方向に延びるコンタクトとを有する半導体記憶装置において、前記第１配線層と前記第２配線層の間に冗長配線層が形成され、前記第３の配線と前記冗長配線との間及び前記第４の配線と前記冗長配線との間は、前記第３の配線または前記第４の配線の延びる方向の幅が前記第３または第２の配線の幅よりも広いコンタクトにより接続されていることを特徴とする。
本発明によれば、配線間の抵抗値を低減させることができる半導体記憶装置を提供することができる。
本発明の実施の形態に係る抵抗変化メモリ装置の基本構成を示す斜視図である。 同実施形態の部分的な平面図である。 同実施形態の概略的な断面図である。 第１の実施形態に係るコンタクト領域の接続態様を示す斜視図である。 第２の実施形態に係るコンタクト領域の接続態様を示す斜視図である。 第３の実施形態に係るコンタクト領域の接続態様を示す斜視図である。 第４の実施形態に係るコンタクト領域の接続態様を示す斜視図である。
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、本発明の実施の形態に係るＲｅＲＡＭ等の抵抗変化メモリ装置の基本構成、すなわち半導体基板１上のグローバルバス等の配線が形成される配線領域３とその上に積層されたメモリブロック２の構成を示している。
図１に示すように、メモリブロック２は、この例では４層のメモリセルアレイＭＡ０〜ＭＡ３からなる。メモリブロック２の直下の半導体基板１には、配線領域３が設けられる。配線領域３には、メモリブロック２に書き込み／読み出しされるデータを外部とやり取りするためのグローバルバス等が設けられる。また、この配線領域３には後述するカラムスイッチ等を含むカラム制御回路や、ロウデコーダ等を含むロウ制御回路が設けられていてもよい。
積層された各メモリセルアレイＭＡの第１の配線であるワード線ＷＬ及び第２の配線であるビット線ＢＬと、半導体基板１上に形成された配線領域３とを接続するために、メモリブロック２の側面に垂直配線（ビアコンタクト）が必要になる。配線領域３の四辺には、ビット線コンタクト領域４及びワード線コンタクト領域５が設けられている。ビット線コンタクト領域４及びワード線コンタクト領域５には、ビット線ＢＬ及びワード線ＷＬと制御回路とを接続するためのビット線コンタクト６及びワード線コンタクト７が形成される。ワード線ＷＬは、その一端がワード線コンタクト領域５に形成されたワード線コンタクト７を介して配線領域３に接続されている。また、ビット線ＢＬは、その一端がビット線コンタクト領域４に形成されたビット線コンタクト６を介して配線領域３に接続されている。
図１では、複数のメモリセルアレイＭＡを半導体基板１に垂直な方向（図１に示すｚ方向）に積層した１つのメモリブロック２について示しているが、実際にはこのような単位メモリブロック２がワード線ＷＬの延びる方向（図１に示すｘ方向）及びビット線ＢＬの延びる方向（図１に示すｙ方向）に複数個マトリクス状に配置される。
図２は、複数のメモリブロック２が複数マトリクス状に配置された抵抗変化メモリの一部を示す平面図である。
ワード線ＷＬ方向に隣接するメモリブロック２とメモリブロック２の間には、ワード線ドライバを含むワード線コンタクト領域５が形成されている。例えば、このワード線コンタクト領域５の上部の第１配線層Ｍ１に第３の配線１１が形成され、メモリブロック２が形成される層の上層の第２配線層Ｍ２に第４の配線１２が形成されている。
図３は、上記抵抗変化メモリの簡略的な断面図である。なお、図ではビット線コンタクト領域４とワード線コンタクト領域５がメモリブロック２の両側に形成されているが、実際には、ビット線ＢＬは、紙面と直交する方向に延びるので、ビット線コンタクト領域４は、メモリブロック２に対して紙面と直交する方向の両側に配置される。
半導体基板１の上部に、配線層として半導体基板１から近い順に、第０配線層Ｍ０（配線１５）、第１配線層Ｍ１及び第２配線層Ｍ２が形成され、４層構造のメモリブロック２は、第１配線層Ｍ１と第２配線層Ｍ２の間の層に形成されている。メモリブロック２の各メモリセルアレイＭＡ０〜ＭＡは、クロスポイント型のメモリセルアレイで、互いに直交するワード線ＷＬ及びビット線ＢＬの間にダイオードＤ及び可変抵抗素子ＶＲの直列回路からなるメモリセルＭＣを積層して構成される。第１配線層Ｍ１の第３の配線１１と第２配線層Ｍ２の第４の配線１２との間は、両者の間の層に形成された１または複数の冗長配線１３１〜１３３を介して積層方向に延びるコンタクト１４１〜１４４により相互に接続されている。冗長配線１３は、ワード線ＷＬまたはビット線ＢＬと同じ層に、これらワード線ＷＬまたはビット線ＢＬと同時に形成される。
次に、第３の配線１１、第４の配線１２及び冗長配線１３をコンタクト１４で接続する態様について説明する。
［第１の実施形態］
図４は、第１の実施形態に係るコンタクト領域の接続態様を示す斜視図である。
この実施形態では、第３の配線１１と第４の配線１２とが平行に延び、両者の間に配置された冗長配線１３も配線１１，１２と同じ方向に延びる短冊状に形成されている。第３の配線１１と冗長配線１３の間、及び冗長配線１３と第４の配線１２との間は、冗長配線１３の長手方向に配列された複数のコンタクト１４１，１４２によって接続されている。このように、上下の配線１１，１２が複数のコンタクト１４１，１４２によって接続されることにより、配線１１，１２のライン・アンド・スペース（Ｌ／Ｓ）が数十ｎｍと微細化された場合でも、配線１１，１２間の接続抵抗値を十分に下げることができる。これにより、ＩＲドロップの影響を排除することができる。
［第２の実施形態］
図５は、第２の実施形態に係るコンタクト領域の接続態様を示す斜視図である。
第１の実施形態では、冗長配線層が１層であったが、この実施形態では、冗長配線層が３層となっている。第３の配線１１と第４の配線１２とは平行に延び、両者の間に配置された冗長配線１３１，１３２，１３３も、それぞれ配線１１，１２と同じ方向に延びる短冊状に形成されている。第３の配線１１と冗長配線１３１の間、冗長配線１３１と冗長配線１３２の間、冗長配線１３２と冗長配線１３３の間及び冗長配線１３３と第４の配線１２の間は、それぞれ冗長配線１３１，１３２，１３３の長手方向に配列された複数のコンタクト１４１，１４２，１４３，１４４によって接続されている。この場合にも、冗長配線１３１，１３２，１３３をワード線ＷＬまたはビット線ＢＬと同じ層に形成することにより、プロセスの増加は無い。また、各コンタクト１４１，１４２，１４３，１４４の長さも短くできるので、加工上有利となる。
［第３の実施形態］
図６は、第３の実施形態に係るコンタクト領域の接続態様を示す斜視図である。
第１及び第２の実施形態では、第３の配線１１及び第４の配線１２が平行の場合を示したが、この実施形態では、第３の配線１１と第４の配線１２とが直交している場合を示している。第３の配線１１と第４の配線１２の間に形成される冗長配線１３１，１３２のうちの一方の冗長配線１３１は、第３の配線１１が延びる方向と同じ方向に延びる部分と第４の配線１２が延びる方向と同じ方向に延びる部分とを有するＬ字状に形成されている。第３の配線１１とＬ字状の冗長配線１３１の第３の配線１１方向に延びる部分の間は、第３の配線１１に沿って配列された複数のコンタクト１４１によって接続され、冗長配線１３１と冗長配線１３２の間及び冗長配線１３２と第４の配線１２の間は、それぞれ第４の配線１２に沿って配列された複数のコンタクト１４２，１４３によって接続されている。なお、隣接する冗長配線１３１は、第３の配線１１及び第４の配線１２のそれぞれ延びる方向に少しずつすらせて配置される。
この第３の実施形態によれば、互いに交差する配線１１，１２間の接続抵抗も少なくすることが出来る。
［第４の実施形態］
図７は、第４の実施形態に係るコンタクト領域の接続態様を示す斜視図である。
この実施形態も、第３の配線１１及び第４の配線１２が互いに交差しているが、冗長配線１３が、第３の実施形態のようなＬ字状ではなく、矩形状である。第３の配線１１と冗長配線１３とを接続するコンタクト１４１は、第３の配線１１の延びる方向の幅が、第３の配線１１の幅方向の幅よりも広く形成されている。また、冗長配線１３と第４の配線１２とを接続するコンタクト１４２は、第４の配線１２の延びる方向の幅が、第４の配線１２の幅方向の幅よりも広く形成されている。冗長配線１３は、コンタクト１４１，１４２の広い方の幅の寸法に合わせて、幅及び長さが前記第３の配線１１及び前記第４の配線１２の幅よりも大きく形成されている。冗長配線１３をこのように矩形状に形成することにより、第３の実施形態によりも製造品質が向上するという利点がある。
［その他の実施形態］
なお、本発明は、メモリセルの構造に特に限定されるものではなく、相変化メモリ素子、ＭＲＡＭ素子、ＰＦＲＡＭ、ＲＲＡＭ等、種々のクロスポイント型の多層メモリに適用可能である。
１…半導体基板、２…メモリブロック、４…ビット線コンタクト領域、５…ワード線コンタクト領域、１１…第３の配線、１２…第４の配線、１３…冗長配線、１４…コンタクト。

Claims (5)

  1. 半導体基板と、
    この半導体基板上に形成され、互いに交差する第１の配線及び第２の配線並びにこれら第１及び第２の配線の交差部で両配線間に接続されたメモリセルを有する１または複数のセルアレイ層と、
    前記セルアレイ層よりも下層の第１配線層に形成された第３の配線と、
    前記セルアレイ層よりも上層の第２配線層に形成された第４の配線と、
    前記第３の配線及び第４の配線を接続する積層方向に延びるコンタクトと
    を有する半導体記憶装置において、
    前記第３の配線及び前記第４の配線は互いに直交する方向に延びており、
    前記第１配線層と前記第２配線層の間に冗長配線層が形成され、
    前記冗長配線層には、前記第３の配線が延びる方向と同じ方向に延びる第１の部分及び前記第４の配線が延びる方向と同じ方向に延びる第２の部分を有する冗長配線が形成され、
    前記第３の配線と前記冗長配線の第１の部分との間は前記第１の部分に沿って配列された複数のコンタクトにより接続され、前記第４の配線と前記冗長配線の第２の部分との間は、前記第２の部分に沿って配列された複数のコンタクトにより接続されている
    ことを特徴とする半導体記憶装置。
  2. 半導体基板と、
    この半導体基板上に形成され、互いに交差する第１の配線及び第２の配線並びにこれら第１及び第２の配線の交差部で両配線間に接続されたメモリセルを有する１または複数のセルアレイ層と、
    前記セルアレイ層よりも下層の第１配線層に形成された第３の配線と、
    前記セルアレイ層よりも上層の第２配線層に形成された第４の配線と、
    前記第３の配線及び第４の配線を接続する積層方向に延びるコンタクトと
    を有する半導体記憶装置において、
    前記第１配線層と前記第２配線層の間に冗長配線層が形成され、
    前記冗長配線層には、前記第３の配線及び前記第４の配線の少なくとも一方と同じ方向に延びる部分を有する冗長配線が形成され、
    前記第３の配線と前記冗長配線との間及び前記第４の配線と前記冗長配線との間は、前記第３の配線または前記第４の配線の延びる方向の幅が前記第３または第４の配線の幅よりも広いコンタクトにより接続されている
    ことを特徴とする半導体記憶装置。
  3. 前記冗長配線層は、前記メモリセル層の前記第１の配線及び前記第２の配線の少なくとも一つの配線と同じ配線層に形成されている
    ことを特徴とする請求項１または２記載の半導体記憶装置。
  4. 前記冗長配線層は、複数設けられ、
    異なる冗長配線層に形成された冗長配線間は、複数のコンタクトにより相互に接続されている
    ことを特徴とする請求項１記載の半導体記憶装置。
  5. 前記第３の配線及び第４の配線は互いに直交する方向に延びており、
    前記冗長配線は、幅及び長さが前記第３の配線及び前記第４の配線の幅よりも大きく形成されている
    ことを特徴とする請求項２記載の半導体記憶装置。
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