JP4231502B2 - クロスポイント構造の半導体記憶装置 - Google Patents

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Description

本発明は、同方向に延伸する複数の一方の電極配線と、該一方の電極配線と交差する複数の他方の電極配線と、一方の電極配線と他方の電極配線との交点にデータを蓄積するための記憶材料体とを備えるクロスポイント構造の半導体記憶装置に関する。
一般的に、ＤＲＡＭ、ＮＯＲ型フラッシュ、ＦｅＲＡＭ等の半導体記憶装置は、データを蓄積するメモリ素子部分と、このメモリ素子を選択するための選択トランジスタとを備えて１つのメモリセルが構成されている。これに対し、クロスポイント構造のメモリセルは、この選択トランジスタを廃して、ビット線とワード線の交点（クロスポイント）にデータを蓄積する記憶材料体のみを配して形成される。このクロスポイント構造のメモリセル構成は、選択されたビット線とワード線の交点の蓄積データを、選択トランジスタを用いずに直接読み出すことになるため、選択メモリセルと同じビット線或いはワード線に接続する非選択メモリセルからの寄生電流による動作スピードの遅延、消費電流の増大等の課題があるものの、単純な構造であるため大容量化が可能であるとして注目されている。そして、当該クロスポイント構造のメモリセル構成の半導体記憶装置が、ＭＲＡＭ（磁気抵抗メモリ）、ＦｅＲＡＭ（強誘電体メモリ）、ＲＲＡＭ（抵抗体メモリ）等において提案されている。尚、ＭＲＡＭは、メモリセルの記憶材料体の有する強磁性トンネル磁気抵抗効果（ＴＭＲ効果：Ｔｕｎｎｅｌｉｎｇ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ）、即ち磁化方向の違いによる抵抗変化を利用してデータを記憶する不揮発性メモリの一種である。また、ＦｅＲＡＭは、メモリセルの記憶材料体の有する強誘電体特性（ｆｅｒｒｏｅｌｅｃｔｒｉｃ）、即ち電界による残留分極の違いを利用してデータを記憶する不揮発性メモリの一種である。また、ＲＲＡＭ（登録商標）は、電界による電気抵抗変化効果を利用してデータを記憶する不揮発性メモリの一種である。
そして例えば、下記特許文献１の図２等において、クロスポイント構造のメモリセル構成を備えたＭＲＡＭが、下記特許文献２の図２等において、クロスポイント構造のメモリセル構成を備えたＦｅＲＡＭが、また、下記特許文献３の図６等において、クロスポイント構造のメモリセル構成を備えたＲＲＡＭが、夫々開示されている。
図１０に、クロスポイント構造の半導体記憶装置の一形態の概略のブロック構成を示す。半導体記憶装置５００は、メモリセルアレイ５０１の周辺回路として、制御回路５０６、読み出し回路５０５、ビット線デコーダ５０２、ワード線デコーダ５０３、電圧パルス発生回路５０４を備える。
制御回路５０６は、メモリセルアレイ５０１の書き込み、消去、読み出しの制御を行う。アドレス信号に対応したメモリセルアレイ５０１内の特定のメモリセルにデータが記憶され、そのデータは読み出し回路５０５を介し、外部装置に出力される。制御回路５０６は、アドレス信号、書き込み時のデータ入力、制御入力信号に基づいて、ビット線デコーダ５０２、ワード線デコーダ５０３、電圧パルス発生回路５０４を制御して、メモリセルアレイ５０１の読み出し動作、書き込み動作、及び、消去動作を制御する。図１０に示す例では、制御回路５０６は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
ワード線デコーダ５０３は、メモリセルアレイ５０１の各ワード線に接続され、アドレス信号に対応するメモリセルアレイ５０１のワード線を選択し、ビット線デコーダ５０２は、メモリセルアレイ５０１の各ビット線に接続され、アドレス信号に対応するメモリセルアレイ５０１のビット線を選択する。
電圧パルス発生回路５０４は、メモリセルアレイ５０１の読み出し動作、書き込み動作、及び、消去動作に必要なビット線、ワード線の各電圧を発生する。書き込み動作時には、アドレス信号により選択されるメモリセルの記憶材料体のビット線とワード線間にのみ、書き込みに必要な電圧より大きな電圧の電圧パルスが印加されるようにビット線、ワード線の各電圧が設定され、選択・非選択ビット線及び選択・非選択ワード線に対して、電圧パルス発生回路５０４からビット線デコーダ５０２とワード線デコーダ５０３を夫々介して印加される。書き込み電圧パルスは、制御回路５０６により設定されたパルス幅で印加時間が制御され、選択メモリセルの記憶材料体に印加されて書き込みが行われる。
図１１は、ＲＲＡＭを一例としたメモリセルアレイ６０１の等価回路図である。本例のメモリセルアレイ６０１は、Ｍ本のビット線とＮ本のワード線を備え、各ビット線と各ワード線の交点に記憶材料体としての可変抵抗体Ｒｖｅｒを配することによりＭ×Ｎ個のメモリセルを構成している。ビット線Ｂ１，Ｂ２，Ｂ３，・・・，ＢＭはビット線デコーダ６０２と、ワード線Ｗ１，Ｗ２，Ｗ３，・・・，ＷＮはワード線デコーダ６０３と電気的に接続しており、読み出し動作、書き込み動作、及び、消去動作時に夫々適した電圧が各配線に印加される。
記憶材料体としては可変抵抗体Ｒｖｅｒのみではなく、ＦｅＲＡＭ（強誘電体メモリ）の場合は強誘電体材料に、ＭＲＡＭ（磁気抵抗メモリ）の場合はＴＭＲ効果のある膜とすることが可能である。
特開２００１−２７３７５７号公報 特開２００３−２８８７８４号公報 特開２００３−６８９８３号公報
従来のクロスポイント構造の半導体記憶装置の問題点を理解しやすいように、図１２に示すような４×４個の単純なメモリセルアレイを以って以下説明する。なおここでは、図１１と同じく記憶材料体を可変抵抗体ＲｖｅｒとしたＲＲＡＭを例とする。
当該メモリセルアレイ７０１は、ビット線デコーダ７０２に接続する４本のビット線（Ｂ１，Ｂ２，Ｂ３，Ｂ４）と、ワード線デコーダ７０３に接続する４本のワード線（Ｗ１，Ｗ２，Ｗ３，Ｗ４）、及び各交点に可変抵抗体を有する４×４個のメモリセルから構成される。
図１３は、当該メモリセルアレイの一形態である素子構造の平面模式図である。ビット線である上部電極配線３６と、ワード線である下部電極配線３４が上部電極配線３６に対して交差するように配列している。上部電極配線３６及び下部電極配線３４は、その端部でビット線デコーダ（図示せず）及びワード線デコーダ（図示せず）とメタル配線３１及び３２を介して夫々接続している。
また、図１４の（ａ）図は図１３中のＳ９−Ｓ９線に沿った概略断面図、同じく（ｂ）図はＳ１０−Ｓ１０線に沿った概略断面図である。記憶材料体である可変抵抗体３５は、下地基板３３上に形成された下部電極配線３４と上部電極配線３６の間に配置している。また、上部電極配線３６及び下部電極配線３４は、その端部に設けたコンタクト３７を介したメタル配線３１及び３２により、ビット線デコーダ若しくはワード線デコーダに電気的に接続されている。
ところで、上部電極配線３６及び下部電極配線３４は低抵抗の導電性材料であっても、何がしかの配線抵抗を有している。従って、ビット線デコーダ及びワード線デコーダからより遠い位置にある交点のメモリセルでは、この上下電極配線の配線抵抗が重畳することになる。
そこで例えば、図１２に示すように、ビット線である上部電極配線３６の１交点間分の配線抵抗値をＲＢ、及びワード線である下部電極配線３４の１交点間分の配線抵抗値をＲＷと仮定し、また、ビット線Ｂｘとワード線Ｗｙの交点のセルの座標を（ｘ，ｙ）で表し、ビット線デコーダ及びワード線デコーダに最も近い位置である（１，１）のセルの配線抵抗値を基準値（＝０）とした場合、各交点部における基準セル（１，１）からの相対的な配線抵抗の増加分は図１５のようになる。
即ち、（２，１）のセルでは、基準セル（１，１）と同じくビット線デコーダ７０２に最も近い位置にあるので、ビット線Ｂ２である上部電極配線３６による抵抗値の増加は無い。一方、ワード線Ｗ１である下部電極配線３４による抵抗値の増加は、基準セル（１，１）に対して１交点分の抵抗値ＲＷが付加される。従って、当該位置のセルの相対的な配線抵抗値の増加は、トータルＲＷとなる。
同様に（１，２）のセルの配線抵抗の増加分を考えると、ビット線Ｂ２である上部電極配線３６の１交点分の抵抗のみが付加されるので、相対的な配線抵抗値の増加はＲＢである。
また、（４，４）のセルでは、上部電極配線３６の３つの交点分の抵抗と、下部電極配線３４の３つの交点分の抵抗分が付加されるので、当該位置のセルの相対的な配線抵抗値の増加は、トータル３ＲＷ＋３ＲＢとなる。従って、図１５に示すように、４×４個のメモリセルにおいては、
０ 〜 ３ＲＷ＋３ＲＢ ・・・（式１）
の配線抵抗値のばらつきが生じることになる。一般に、Ｎ×Ｎ個のメモリセルの場合、上部電極配線３６及び下部電極配線３４ともに、ビット線デコーダ及びワード線デコーダから最も遠い位置にある（Ｎ，Ｎ）のセルまで、基準セル（１，１）に対して、（Ｎ−１）個の交点分の配線抵抗の増加があるので、
０ 〜 （Ｎ−１）×ＲＷ＋（Ｎ−１）×ＲＢ ・・・（式２）
の配線抵抗値のばらつきが生じることになる。当該電極配線の抵抗は上部及び下部電極配線に沿った電圧降下になるので、読み出し動作、書き込み動作、及び、消去動作時の動作電圧の降下につながる。言い換えると、記憶材料体である可変抵抗体に実質的に印加される実効電圧が上部及び下部電極配線に沿って減少してしまうことになり、読み出し動作、書き込み動作、及び、消去動作時のデータの分離特性を劣化させてしまう。
ここで、たとえ上部電極配線３６及び下部電極配線３４として比抵抗ができるだけ小さい材料を選択しても、微細化・高集積化に伴い、ビット線及びワード線に連なる素子数（即ち、式２中のＮ）も増大するので、半導体記憶装置としての容量が大きくなるにつれて問題がより顕著になる。
この問題を少しでも改善する為に、ビット線デコーダ及びワード線デコーダからのメタル配線をビット線及びワード線のメモリセルアレイの両端から接続する方法もあるが、上述した抵抗ばらつきを半分に出来るだけで本質的な解決手段にはならない。また、抵抗率の小さい多層メタル配線を用いて、メモリセルアレイ内の何セルかおきに上部電極配線若しくは下部電極配線とビット線デコーダ或いはワード線デコーダとの接続を行う接続部を設けて、上下電極配線抵抗による電圧降下を抑制する方法もあるが、素子数の増加を補償するには上下電極配線に沿って多くの当該接続部が必要になり、その分メモリセルアレイの面積が大きくなってしまったり、多層メタル配線形成のために工程プロセスが複雑になるという欠点がある。
また特に、本例としたＲＲＡＭ若しくはＦｅＲＡＭ等は、その材料によっては電極材料として貴金属材料を用いることがより望ましい場合がある。該貴金属材料は、Ａｌ、Ｃｕ等の一般的なメタル配線材料よりも抵抗率（即ち、式２中のＲＷ又はＲＢ）が高いので、これら記憶材料体の場合はより問題が大きくなる。
本発明は、上記問題点に鑑み、同方向に延伸する複数の一方の電極配線と、該一方の電極配線と交差する複数の他方の電極配線と、一方の電極配線と他方の電極配線との交点にデータを蓄積するための記憶材料体とを備えるクロスポイント構造の半導体記憶装置において、一方の電極配線若しくは他方の電極配線による配線抵抗の増加をメモリセルアレイ内において均一にし、読み出し動作、書き込み動作、及び、消去動作時に記憶材料体に印加される実効電圧をメモリセルアレイ内の任意のセルに対して一定とし、ばらつきの少ない、データ分離特性の良い半導体記憶装置を提供することを目的とする。
上記目的を達成するために、本発明のクロスポイント構造の半導体記憶装置では、同方向に延伸する複数のビット線を構成するビット線側電極配線と、前記ビット線側電極配線と交差する複数のワード線を構成するワード線側電極配線と、前記ビット線側電極配線と前記ワード線側電極配線の各交点の前記ビット線側電極配線と前記ワード線側電極配線の間に配置したデータを蓄積するための記憶材料体からなるメモリセルとを備えるクロスポイント構造のメモリセルアレイと、前記メモリセルアレイ内の任意の前記交点の前記メモリセルに動作電圧を印加するために当該メモリセルに接続する前記ワード線及び前記ビット線を選択する前記複数のワード線の少なくとも一方端に接続するワード線デコーダと前記複数のビット線の少なくとも一方端に接続するビット線デコーダと、を有するクロスポイント構造の半導体記憶装置において、前記複数のワード線の内の前記ビット線デコーダに最も近いワード線を含む少なくとも一部と前記ワード線デコーダの間、及び、前記複数のビット線の内の前記ワード線デコーダに最も近いビット線を含む少なくとも一部と前記ビット線デコーダの間の少なくとも何れか一方に、夫々直列に配線抵抗調整用の負荷抵抗体が接続され、任意の１つの前記交点から前記ワード線デコーダが接続する側の一方端までの最短経路での１本の前記ワード線の配線抵抗値と、当該交点から前記ビット線デコーダが接続する側の一方端までの最短経路での１本の前記ビット線の配線抵抗値と、当該交点に対応する前記ワード線と前記ビット線の少なくとも何れか一方に接続する前記負荷抵抗体の抵抗値の和で与えられる前記ワード線デコーダと前記ビット線デコーダ間の総配線抵抗値の全ての前記交点における最低値と最高値の差で規定されるばらつきが、前記負荷抵抗体を接続しない場合に比べて低減されるように、前記負荷抵抗体の抵抗値が設定され、前記負荷抵抗体が前記複数のワード線の少なくとも一部に接続する場合には、前記負荷抵抗体の抵抗値は、前記ビット線デコーダに近い前記ワード線に接続する前記負荷抵抗体ほど高く設定され、前記負荷抵抗体が前記複数のビット線の少なくとも一部に接続する場合には、前記負荷抵抗体の抵抗値は、前記ワード線デコーダに近い前記ビット線に接続する前記負荷抵抗体ほど高く設定されていることを特徴としている。
また、本発明のクロスポイント構造の半導体記憶装置では、前記負荷抵抗体が等間隔で配置された前記複数のワード線の少なくとも一部に接続する場合には、隣接する２本の前記ワード線に接続する２つの前記負荷抵抗体の抵抗値の差が、同一の前記ビット線上の隣接する２つの前記交点間における前記ビット線の配線抵抗に等しくなるように、前記負荷抵抗体の抵抗値が設定され、前記負荷抵抗体が等間隔で配置された前記複数のビット線の少なくとも一部に接続する場合には、隣接する２本の前記ビット線に接続する２つの前記負荷抵抗体の抵抗値の差が、同一の前記ワード線上の隣接する２つの前記交点間における前記ワード線の配線抵抗に等しくなるように、前記負荷抵抗体の抵抗値が設定されていることを特徴としている。
また、本発明のクロスポイント構造の半導体記憶装置では、前記負荷抵抗体が、前記複数のワード線の内の前記ビット線デコーダに最も近いワード線を含む少なくとも一部と前記ワード線デコーダの間、及び、前記複数のビット線の内の前記ワード線デコーダに最も近いビット線を含む少なくとも一部と前記ビット線デコーダの間の両方に、夫々直列に接続されていることを特徴としている。
また、本発明のクロスポイント構造の半導体記憶装置では、前記ワード線デコーダから任意の１つの前記交点までの１本の前記ワード線の配線抵抗値と、前記ビット線デコーダから当該交点までの１本の前記ビット線の配線抵抗値と、当該交点に対応する前記ワード線と前記ビット線に夫々接続する前記負荷抵抗体の抵抗値の和が、各任意の前記交点同士間で一定となるように、前記負荷抵抗体の夫々の抵抗値が設定されていることを特徴としている。
また、本発明のクロスポイント構造の半導体記憶装置では、前記ビット線デコーダから最も離間した位置にある前記ワード線、または、前記ワード線デコーダから最も離間した位置にある前記ビット線、または、その両方に対しては、前記負荷抵抗体が接続されていないことを特徴としている。
また、本発明のクロスポイント構造の半導体記憶装置では、前記負荷抵抗体が、前記ワード線側電極配線若しくは前記ビット線側電極配線の一部から成ることを特徴としている。
また、本発明のクロスポイント構造の半導体記憶装置では、前記負荷抵抗体が、前記ワード線側電極配線または前記ビット線側電極配線の前記メモリセルアレイ外に延長した部分で構成され、当該延長部分の長さにより前記負荷抵抗体の抵抗値が夫々調整されていることを特徴としている。
また、本発明のクロスポイント構造の半導体記憶装置では、前記ワード線側電極配線と前記ビット線側電極配線の夫々が等間隔に配置され、前記ビット線側電極配線がＭ本（Ｍは自然数）からなり、前記ビット線側電極配線の延伸方向に沿って隣接する２つの前記交点間の間隔をＬ１ とし、当該間隔Ｌ １ 分の前記ビット線側電極配線の配線抵抗値をＲＢとし、且つ、前記ワード線側電極配線の延伸方向に沿って隣接する２つの前記交点間の前記ワード線側電極配線の配線抵抗値をＲＷとした場合、前記複数のビット線に接続する前記負荷抵抗体を構成する前記ビット線側電極配線の前記延長部分の長さが、（ｍ−１）×Ｌ１×（ＲＷ／ＲＢ）となるように設定され、前記式中のｍは、前記複数のビット線の配置順を示す番号であり、前記ワード線デコーダから遠い順に１からＭまでの自然数が順番に割り当てられていることを特徴としている。
また、本発明のクロスポイント構造の半導体記憶装置では、前記ワード線側電極配線と前記ビット線側電極配線の夫々が等間隔に配置され、前記ワード線側電極配線がＮ本（Ｎは自然数）からなり、前記ワード線側電極配線の延伸方向に沿って隣接する２つの前記交点間の間隔をＬ２ とし、当該間隔Ｌ ２ 分の前記ワード線側電極配線の配線抵抗値をＲＷとし、且つ、前記ビット線側電極配線の延伸方向に沿って隣接する２つの前記交点間の前記ビット線側電極配線の配線抵抗値をＲＢとした場合、前記複数のワード線に接続する前記負荷抵抗体を構成する前記ワード線側電極配線の前記延長部分の長さが、（ｎ−１）×Ｌ２×（ＲＢ／ＲＷ）となるように設定され、前記式中のｎは、前記複数のワード線の配置順を示す番号であり、前記ビット線デコーダから遠い順に１からＮまでの自然数が順番に割り当てられていることを特徴としている。
また、本発明のクロスポイント構造の半導体記憶装置では、前記負荷抵抗体は、夫々が接続する前記ワード線側電極配線または前記ビット線側電極配線より抵抗率の高い材料で形成されていることを特徴としている。
また、本発明のクロスポイント構造の半導体記憶装置では、データを蓄積する記憶材料体が、強誘電体特性を有することを特徴としている。
また、本発明のクロスポイント構造の半導体記憶装置では、データを蓄積する記憶材料体が、強磁性トンネル磁気抵抗効果を有することを特徴としている。
また、本発明のクロスポイント構造の半導体記憶装置では、データを蓄積する記憶材料体が、可変抵抗体材料から成ることを特徴としている。
なお、ここで上記に云う実質的に一定とは、完全に一定のもののみを意味するのでは無く、多少の範囲をもって概ね一定になっているものを含む。
本発明のクロスポイント構造の半導体記憶装置では、メモリセルアレイ内の任意の交点までの一方の電極配線の配線抵抗値と、当該交点までの他方の電極配線の配線抵抗値との和が各任意の交点同士間で実質的に一定であるので、各任意の交点までの電極配線抵抗による電圧降下が一様になり、各交点に位置する記憶材料体に印加される実効的な動作電圧のばらつきが殆ど無いメモリセルアレイを実現することができる。従って、本発明のクロスポイント構造の半導体記憶装置では、読み出し動作、書き込み動作、及び、消去動作時のデータ分離特性が優れた半導体記憶装置を提供することが可能になる。
また、本発明のクロスポイント構造の半導体記憶装置では、一方の電極配線若しくは他方の電極配線の少なくとも何れかに、メモリセルアレイ内の電極配線抵抗値のばらつき調整を目的とした負荷抵抗体が接続されることにより、任意の交点に位置する記憶材料体に印加される実効的な動作電圧のばらつきが殆ど無いメモリセルアレイを実現することができる。
以下、本発明に係る半導体記憶装置及びその製造方法の実施の形態を図面に基づいて詳細に説明する。
図１は、本発明によるクロスポイント構造の半導体記憶装置の等価回路図である。本発明によるクロスポイント構造の半導体記憶装置では、Ｍ×Ｎ個のメモリセルを有するメモリセルアレイ１０１内の一方の電極配線若しくは他方の電極配線であるビット線Ｂ１，Ｂ２，Ｂ３，・・・，ＢＭ、及びこれに交差するように配列されて成る一方の電極配線若しくは他方の電極配線であるワード線Ｗ１，Ｗ２，Ｗ３，・・・，ＷＮと、ビット線デコーダ１０３及びワード線デコーダ１０２との間に、メモリセルアレイ内の配線抵抗のばらつきを低減するように調整することを目的とした負荷抵抗体をＲＸ１，ＲＸ２，・・・，ＲＸＭ、及びＲＹ１，ＲＹ２，・・・，ＲＹＮが配置されている。
本発明により如何に配線抵抗のばらつきを低減できうるかを明らかにするために、図１２と同様に４×４個の単純なメモリセルアレイである図２及び図３を以って以下説明する。なおここでも、ビット線の１交点間分の配線抵抗値をＲＢ、ワード線の１交点間分の配線抵抗値をＲＷと仮定する。
図２は、本発明の第１の実施形態による４×４個のメモリセルアレイの等価回路図である。ビット線デコーダ２０２、及びワード線デコーダ２０３の間に本発明の特徴である負荷抵抗体ＲＸ１，ＲＸ２，ＲＸ３，ＲＸ４、及びＲＹ１，ＲＹ２，ＲＹ３，ＲＹ４が付加されている。
図３は、図２の４×４個のメモリセルアレイ２０１内の相対的な配線抵抗の増加が一定となるように、各負荷抵抗体の値を設定した例である。即ち、ＲＸ１＝３ＲＷ，ＲＸ２＝２ＲＷ，ＲＸ３＝ＲＷ，ＲＸ４＝０，ＲＹ１＝３ＲＢ，ＲＹ２＝２ＲＢ，ＲＹ３＝ＲＢ，ＲＹ４＝０としている。
ビット線デコーダ２０２及びワード線デコーダ２０３に最も近い位置である基準セル（１，１）の配線抵抗値は、図１５中の従来の基準セルに比べて、新たに付加した負荷抵抗体ＲＸ１及びＲＹ１により、配線抵抗が３ＲＷ＋３ＲＢ分増加している。本実施例ではこれを基準値（＝３ＲＷ＋３ＲＢ）とする。
次に（２，１）のセルの配線抵抗の増加分を考えると、ビット線Ｂ２による抵抗値の増加は基準セル（１，１）よりも負荷抵抗体の差ＲＷ分小さくなる。一方、ワード線Ｗ１による抵抗値の増加は、基準セル（１，１）に対してワード線の１交点分の抵抗値ＲＷ分大きくなるので、当該位置のセルの相対的な配線抵抗値の増加は、差し引き基準セル（１，１）と同じになる。
同様に（１，２）のセルでは、ワード線Ｗ２に対しては基準セル（１，１）よりも負荷抵抗体がＲＢ分小さく、ビット線に対してはビット線の１交点分の抵抗値ＲＢ分大きくなるので、差し引き基準セル（１，１）と同じになる。
また、（４，４）のセルでは、ビット線Ｂ４に対してはビット線の３つの交点分の抵抗が増加するがワード線Ｗ４の負荷抵抗体は基準セル（１，１）よりも３ＲＢ分小さいので、基準セル（１，１）と差し引き変わらない。一方、ワード線Ｗ４に対しても交点分の増加とビット線Ｂ４の負荷抵抗体の減少分は同じなので、ビット線Ｂ４側及びワード線Ｗ４側を合わせた配線抵抗の増加分は基準セル（１，１）と差し引き変わらなくなる。
従って、図３に示すように、４×４個の全てのメモリセルに対して、配線抵抗の相対的な増加分は全て３ＲＷ＋３ＲＢという一定値になり、従来の課題であった抵抗値のばらつきという問題を解消できる。
本発明の第２の実施形態のクロスポイント構造の半導体記憶装置は、第１の実施形態を実現する為の具体的一手段を示したものである。即ち、図２の４×４個のメモリセルアレイを実現するために、図４に示すように、ビット線である上部電極配線１４及びワード線である下部電極配線１６の長さを、ビット線デコーダ及びワード線デコーダ方向に夫々延長することで、負荷抵抗体部を形成するものである。
図４において、ビット線である上部電極配線１４の１交点間分の長さをＬ１、ワード線である下部電極配線１６の１交点間分の長さをＬ２とすると、上部電極配線１４及び下部電極配線１６の単位長さ当たりの配線抵抗値は、夫々次の式３及び式４である。
ＲＢ／Ｌ１ ・・・（式３）
ＲＷ／Ｌ２ ・・・（式４）
ここで例えば、ビット線Ｂ３（Ｓ３−Ｓ３線）に接続する負荷抵抗体部分の抵抗値を図３に示すように１ＲＷとするには、当該ビット線Ｂ３を、
ＲＷ÷（式３） ＝ Ｌ１×（ＲＷ／ＲＢ） ・・・（式５）
の長さだけ、ビット線デコーダ方向に長くすることにより実現できる。
同様に、ビット線Ｂ２（Ｓ２−Ｓ２線）は２×Ｌ１×（ＲＷ／ＲＢ）、ビット線Ｂ１（Ｓ１−Ｓ１線）は３×Ｌ１×（ＲＷ／ＲＢ）の長さだけビット線デコーダ方向に長くすれば良い。また、ビット線Ｂ４（Ｓ４−Ｓ４線）は負荷抵抗体による増加は必要ないので、そのままの長さで良い。
一方、ワード線Ｗ３（Ｓ７−Ｓ７線）に対しては、
ＲＢ÷（式４） ＝ Ｌ２×（ＲＢ／ＲＷ） ・・・（式６）
の長さだけ、当該ワード線Ｗ３をワード線デコーダ方向に長くすることにより、図３に示す負荷抵抗体を実現でき、同じくワード線Ｗ２（Ｓ６−Ｓ６線）は２×Ｌ２×（ＲＢ／ＲＷ）、ワード線Ｗ１（Ｓ５−Ｓ５線）は３×Ｌ２×（ＲＢ／ＲＷ）の長さだけワード線方向に長くすれば良い。また、ワード線Ｗ４（Ｓ８−Ｓ８線）は負荷抵抗体による増加は必要ないので、そのままの長さで良い。
本実施例では、負荷抵抗体を上部若しくは下部電極配線材料と同じ材料で形成しているので、ビット線である上部電極配線に対しては、式５で定義される長さだけ上部電極配線同士間で順次段階的に長さが異なるようにすれば良く、また、ワード線である下部電極配線に対しては、式６で定義される長さだけ下部電極配線同士間で順次段階的に長さが異なるようにすれば良い。ここで、特にＲＢ＝ＲＷの場合では、式５及び式６は夫々Ｌ１及びＬ２となるので、上部電極配線方向及び下部電極配線方向の１交点間分の配線抵抗値が同じ場合は、上部及び下部電極配線はその延伸する方向における１交点間の間隔だけ夫々順次段階的に長さを延長すれば良い。
次に、図５の（ａ）図〜（ｄ）図は夫々、図４中のＳ１−Ｓ１線〜Ｓ４−Ｓ４線に沿った概略断面図である。下地基板上１３上に形成された下部電極配線１４と上部電極配線１６の間に記憶材料体である可変抵抗体１５を配し、上部電極配線１６はコンタクト１７を介したメタル配線１１により、ビット線デコーダ（図示せず）に接続される。下地基板１３は半導体記憶装置を構成する周辺回路等を適宜形成した基板であると考えて良いが、下部電極配線１４を形成するためにその表面は絶縁膜であることが望ましい。ビット線デコーダに近い側の最端のセルからコンタクト１７までの上部電極配線１６の長さは、図５の（ｄ）図から（ｃ）図、（ｂ）図、（ａ）図となるに従って、式５で定義される長さだけ順次長くなっている。なお、図４及び図５中ではその上部電極配線１６長の増加分を点線で示している。
一方、図６の（ａ）図〜（ｄ）図は夫々、図４中のＳ５−Ｓ５線〜Ｓ８−Ｓ８線に沿った概略断面図である。下地基板上１３上に形成された下部電極配線１４と上部電極配線１６の間に記憶材料体である可変抵抗体１５を配し、下部電極配線１４はコンタクト１７を介したメタル配線１２により、ワード線デコーダ（図示せず）に接続される。ワード線デコーダに近い側の最端のセルからコンタクト１７までの下部電極配線１４の長さは、図６の（ｄ）図から（ｃ）図、（ｂ）図、（ａ）図となるに従って、式６で定義される長さだけ順次長くなっている。なお、図４及び図６中ではその下部電極配線１４長の増加分を点線で示している。
以上説明した本発明の第２の実施形態では、上下電極配線材料と同じ材料にて負荷抵抗体を形成するので、上部電極及び下部電極配線のレイアウト変更という簡便な手法によって第１の実施形態で説明した効果を容易に達成できる。
また、本発明の第２の実施形態では、図４に示すように、負荷抵抗体部分を占める上部及び下部電極配線をビット線デコーダ及びワード線デコーダ方向に直線的に延長したが、レイアウトの自由度をこれに限定するものではない。例えば、より長い負荷抵抗体部分の配線を負荷抵抗体部分の配線が短いビット線若しくはワード線側に適宜屈曲させるようなレイアウトにより、メモリセルアレイとビット線及びワード線デコーダの間の領域を有効に活用することができる。
本発明の第３の実施形態のクロスポイント構造の半導体記憶装置は、第２の実施形態と同様に、図２の４×４個のメモリセルアレイを実現するための具体的一手段に関するものである。
図７は図２の４×４個のメモリセルアレイの概略断面図であり、（ａ）図はビット線Ｂ１に沿った概略断面図、（ｂ）図は同じくビット線Ｂ４に沿った概略断面図である。本実施形態では、実施例２と同様に、下地基板２３上に形成された下部電極配線２４と上部電極配線２６の間に記憶材料体である可変抵抗体２５を配し、上部電極配線２６はコンタクト２７を介したメタル配線２１により、ビット線デコーダ（図示せず）に接続される。下地基板２３は半導体記憶装置を構成する周辺回路等を適宜形成した基板であると考えて良いが、下部電極配線２４を形成するためにその表面は絶縁膜であることが望ましい。本実施形態では、コンタクト２７内に所定の抵抗値を有する材料を配置し、これを負荷抵抗体２８としている。そして、上部電極配線２６端のコンタクト２７の大きさをビット線Ｂ１からＢ４で順次変えることにより、負荷抵抗体２８の抵抗値を段階的に変化させている。即ち、ワード線デコーダに最も近いビット線Ｂ１では最も小さいコンタクトの大きさであり、ワード線デコーダに最も遠いビット線Ｂ４では最も大きなコンタクトの大きさとする。
また同様に、図７の（ｃ）図は、図２の４×４個のメモリセルアレイのワード線Ｗ１に沿った概略断面図、図７の（ｄ）図は同じくワード線Ｗ４に沿った概略断面図である。本実施形態では、実施例２と同様に、下地基板２３上に形成された下部電極配線２４と上部電極配線２６の間に記憶材料体である可変抵抗体２５を配し、下部電極配線２４はコンタクト２７を介したメタル配線２２により、ワード線デコーダ（図示せず）に接続される。そして、下部電極配線２４端のコンタクト２７の大きさをワード線Ｗ１からＷ４で順次変えることにより、負荷抵抗体２８の値を段階的に変化させている。即ち、ビット線デコーダに最も近いワード線Ｗ１では最も小さいコンタクトの大きさであり、ビット線デコーダに最も遠いワード線Ｗ４では最も大きなコンタクトの大きさとする。
第１の実施形態を具体的に実現するための負荷抵抗体を形成する方法は、上述した実施例２及び３の方法に限定されるものではない。例えば実施例２で、上部電極配線或いは下部電極配線の延長部分を上下電極配線よりも抵抗率の大きな材料とすることで、負荷抵抗体部分の占有面積を実施例２で記載した方法よりもより小さくすることができる。また、負荷抵抗体として、周辺回路のゲート電極配線、或いは半導体基板上の拡散層を利用した配線により形成するようにしても良い。
以上説明した第１から第３の実施形態では、負荷抵抗体の抵抗値の具体的な設定例として、４×４個の単純なセルアレイを以って説明したが、本発明はこのような正方行列的なメモリセルアレイに限定されるものでは無い。例えば、図８に示すように、１０×４個の長方行列的なメモリセルアレイの場合、ビット線デコーダ３０２とビット線Ｂ１，Ｂ２，・・・，Ｂ１０の間の負荷抵抗体を順次、９ＲＷ，８ＲＷ，・・・，１ＲＷ，０に、ワード線デコーダ３０３とワード線Ｗ１，Ｗ２，・・・，Ｗ４の間の負荷抵抗体を順次、３ＲＢ，２ＲＢ，・・・，０とすることで、抵抗基準セル（１，１）では負荷抵抗体が無い場合よりも相対的に配線抵抗値が９ＲＷ＋３ＲＢ大きく、また、他のメモリセルアレイ内の任意のセルの配線抵抗の相対的な増加値も基準セル（１，１）と同じ９ＲＷ＋３ＲＢとすることができる。
以上説明した第１から第４の実施形態では、メモリセルアレイの片方向のみからビット線及びワード線とビット線デコーダ及びワード線デコーダを夫々接続する場合を例としたが、配線抵抗の低減をより小さくするために、メモリセルアレイの両側からこれらを接続する場合にも、本発明は適用できうる。即ち、図９では、８×８個のメモリセルを有し、各ビット線は上下端の両側からビット線デコーダ４０２に、各ワード線は左右端の両側からワード線デコーダ４０３に接続している。ワード線Ｗ１からＷ４との交点に位置するセルのビット線のビット線デコーダ４０２への電気的接続はメモリセルアレイの上側方向からが優先され、ワード線Ｗ５からＷ８との交点に位置するセルのビット線のビット線デコーダ４０２への電気的接続はメモリセルアレイの下側方向からが優先される。また、ビット線Ｂ１からＢ４との交点に位置するセルのワード線のワード線デコーダ４０３への電気的接続はメモリセルアレイの左側方向からが優先され、ビット線Ｂ５からＢ８との交点に位置するセルのワード線のワード線デコーダ４０３への電気的接続はメモリセルアレイの右側方向からが優先される。なお本図では、メモリセルアレイからビット線デコーダ４０２及びワード線デコーダ４０３への具体的な配線の引き回しは省略している。
そして、ビット線デコーダ４０２とビット線Ｂ１からＢ８の間の可変抵抗体を順次、３ＲＷ，２ＲＷ，１ＲＷ，０、０，１ＲＷ，２ＲＷ，３ＲＷとすることで、また、ワード線デコーダ４０３とワード線Ｗ１からＷ８の間の可変抵抗体を順次、３ＲＢ，２ＲＢ，１ＲＢ，０、０，１ＲＢ，２ＲＢ，３ＲＢとすることで基準セル（１，１）では負荷抵抗体が無い場合よりも相対的に配線抵抗値が３ＲＷ＋３ＲＢ大きく、また、他のメモリセルアレイ内の任意のセルの配線抵抗の相対的な増加値も基準セル（１，１）と同じ３ＲＷ＋３ＲＢとすることができる。
以上説明した第１から第５の実施形態では、ビット線を上部電極配線に、ワード線を下部電極配線としたが、夫々逆の組み合わせによる構成でも構わない。
また、上述した第１から第５の実施形態では、４乃至１０本程度の比較的少ない本数のビット線若しくはワード線を例としたが、これは説明を簡略化する為のものであり、ＬＳＩとして商用できうるほどのメモリセル数に相当するビット線及びワード線の本数になっても、同様な考察手順で負荷抵抗値を適宜設定することにより、メモリセルアレイ内の任意のセルの配線抵抗のばらつきを低減出来るという本発明の効果を実現できうる。
また、上述した第１から第５の実施形態では、ビット線及びワード線の何れにも負荷抵抗体を接続したが、本発明はこれに限定されるものでは無い。例えば、一方の電極配線の比抵抗が他方の電極配線の比抵抗に比べて著しく大きい場合（例えば、ＲＢ＞＞ＲＷの場合）、負荷抵抗体を片側のみに、即ち、比抵抗の小さい他方の電極配線側のみに負荷抵抗体を付加することで、メモリセルアレイ内の各セルまでの配線抵抗のばらつきを低減するようにしても良い。この場合、各交点における相対的な配線抵抗の増加はメモリセルアレイ内で完全に一定にはならないが、より問題の大きい電極配線側の配線抵抗の影響を補うことで、多少の範囲をもつものの実質的に一定とすることが出来る。
また、上述した第１から第５の実施形態では、各ビット線若しくは各ワード線の１本毎に負荷抵抗体の抵抗値を順次変えるようにしたが、本発明はこれに限定されるものでは無い。即ち、夫々何本かの組み合わせ毎に同じ負荷抵抗値を設定しても良いし、ビット線デコーダ若しくはワード線デコーダにより近い部分の一部のワード線またはビット線にのみ負荷抵抗体を接続するようにしても良い。この場合、各交点における相対的な配線抵抗の増加はメモリセルアレイ内で完全に一定とはならないが、多少の範囲をもつものの概ね一定に近づけることで従来の半導体記憶装置よりも配線抵抗のばらつきを低減することができる。
また、上述した第１から第５の実施形態では、負荷抵抗体の付加による電圧降下により記憶材料体に印加される実効電圧が従来のメモリセルアレイに比べて相対的に低下してしまうという問題を内在するが、各任意のセルまでの配線抵抗値は、従来におけるビット線デコーダ及びワード線デコーダから最も電気的に遠い場所に位置するセルまでの配線抵抗値と基本的に同じなので、従来の半導体記憶装置における全てのセルの動作を保証した電圧で以って、本発明の半導体記憶装置の全てのセルの動作が可能である。従って本発明によれば、電圧パルス発生回路で発生される電圧を特に上昇させる必要なく、実効電圧のばらつきを低減するという効果を奏することができる。
また、上述した第１から第５の実施形態では、電圧パルス発生回路からビット線デコーダ及びワード線デコーダを介して、ビット線及びワード線までの電圧降下を殆ど無視できる程小さいことを前程に記述しているが、これらの電圧降下が無視できない場合でも、本発明の負荷抵抗体によって、これを補償するような抵抗値の設定により、電圧パルス発生回路から一方の電極配線を介した任意の交点までの寄生抵抗値と、電圧パルス発生回路から他方の電極配線を介した当該交点までの寄生抵抗値との和がメモリセルアレイ内で概ね一定となり、メモリセルアレイ内の全てのセルに対して印加電圧が実質的に一定とすることも可能である。
また、上述した第１から第５の実施形態では、記憶材料体を電圧の印加により電気抵抗が変化する可変抵抗体材料としたＲＲＡＭを例として説明したがこれに限定されるものでは無く、強誘電体特性を有する材料、強磁性トンネル磁気抵抗効果を有する材料等、他の記憶材料体を用いても本発明の有効性は何ら損なわれるものではない。
また、クロスポイント構成での寄生電流低減の為、クロスポイント構造部分にダイオードを直列に接続した構成のメモリセルとすることもできる。該ダイオードは、記憶材料体に対して上部電極若しくは下部電極の外側に直列に接続する構造が一般的であるが、ダイオードを記憶材料体と上部電極との間に、若しくは記憶材料体と下部電極との間に配置する構造としても良い。ダイオードとしては、ＰＮダイオード特性またはショットキーダイオード特性を示す材料、またはＺｎＯやＢｉ２Ｏ３等のバリスタなどが用いられる。
本発明によるクロスポイント構造の半導体記憶装置のＭ×Ｎ個のメモリセルアレイの等価回路図である。 本発明の第１の実施形態による４×４個のメモリセルアレイの等価回路図である。 本発明の第１の実施形態による４×４個のメモリセルアレイの各セルにおける相対的配線抵抗値を示す図である。 本発明の第２の実施形態による４×４個のメモリセルアレイの平面模式図である。 （ａ）は図４中のＳ１−Ｓ１線に沿った概略断面図、（ｂ）は図４中のＳ２−Ｓ２線に沿った概略断面図、（ｃ）は図４中のＳ３−Ｓ３線に沿った概略断面図、（ｄ）は図４中のＳ４−Ｓ４線に沿った概略断面図である。 （ａ）は図４中のＳ５−Ｓ５線に沿った概略断面図、（ｂ）は図４中のＳ６−Ｓ６線に沿った概略断面図、（ｃ）は図４中のＳ７−Ｓ７線に沿った概略断面図、（ｄ）は図４中のＳ８−Ｓ８線に沿った概略断面図である。 （ａ）は本発明の第３の実施形態による４×４個のメモリセルアレイのビット線Ｂ１に沿った概略断面図、（ｂ）は同じくビット線Ｂ４に沿った概略断面図、（ｃ）は同じくワード線Ｗ１に沿った概略断面図、（ｄ）は同じくワード線Ｗ４に沿った概略断面図である。 本発明の第４の実施形態による１０×４個のメモリセルアレイの各セルにおける相対的配線抵抗値を示す図である。 本発明の第５の実施形態による８×８個のメモリセルアレイの各セルにおける相対的配線抵抗値を示す図である。 クロスポイント構造の半導体記憶装置の概略のブロック構成を示すブロック図である。 従来のクロスポイント構造の半導体記憶装置のＭ×Ｎ個のメモリセルアレイの等価回路図である。 従来の４×４個のメモリセルアレイの等価回路図である。 従来の４×４個のメモリセルアレイの平面模式図である。 （ａ）は図１３中のＳ９−Ｓ９線に沿った概略断面図、（ｂ）は図１３中のＳ１０−Ｓ１０線に沿った概略断面図である。 従来の４×４個のメモリセルアレイの各セルにおける相対的配線抵抗値を示す図である。
符号の説明
１１，１２，２１，２２，３１，３２ メタル配線
１３，２３，３３ 下地基板
１４，２４，３４ 下部電極配線
１５，２５，３５，Ｒｖｅｒ 可変抵抗体
１６，２６，３６ 上部電極配線
１７，２７，３７ コンタクト
２８，ＲＸ１，ＲＸ２，・・・，ＲＸＭ，ＲＹ１，ＲＹ２，・・・，ＲＹＮ 負荷抵抗体
１０１，２０１，５０１，６０１，７０１ メモリセルアレイ
１０２，２０２，３０２，４０２，５０２，６０２，７０２ ビット線デコーダ
１０３，２０３，３０３，４０３，５０３，６０３，７０３ ワード線デコーダ
５００ 半導体記憶装置
５０４ 電圧パルス発生回路
５０５ 読み出し回路
５０６ 制御回路
Ｂ１、Ｂ２，・・・，Ｂｘ，・・・，ＢＭ ビット線
Ｗ１、Ｗ２，・・・，Ｗｙ，・・・，ＷＭ ワード線

Claims (13)

  1. 同方向に延伸する複数のビット線を構成するビット線側電極配線と、
    前記ビット線側電極配線と交差する複数のワード線を構成するワード線側電極配線と、
    前記ビット線側電極配線と前記ワード線側電極配線の各交点の前記ビット線側電極配線と前記ワード線側電極配線の間に配置したデータを蓄積するための記憶材料体からなるメモリセルとを備えるクロスポイント構造のメモリセルアレイと、
    前記メモリセルアレイ内の任意の前記交点の前記メモリセルに動作電圧を印加するために当該メモリセルに接続する前記ワード線及び前記ビット線を選択する前記複数のワード線の少なくとも一方端に接続するワード線デコーダと前記複数のビット線の少なくとも一方端に接続するビット線デコーダと、を有するクロスポイント構造の半導体記憶装置において、
    前記複数のワード線の内の前記ビット線デコーダに最も近いワード線を含む少なくとも一部と前記ワード線デコーダの間、及び、前記複数のビット線の内の前記ワード線デコーダに最も近いビット線を含む少なくとも一部と前記ビット線デコーダの間の少なくとも何れか一方に、夫々直列に配線抵抗調整用の負荷抵抗体が接続され、
    任意の１つの前記交点から前記ワード線デコーダが接続する側の一方端までの最短経路での１本の前記ワード線の配線抵抗値と、当該交点から前記ビット線デコーダが接続する側の一方端までの最短経路での１本の前記ビット線の配線抵抗値と、当該交点に対応する前記ワード線と前記ビット線の少なくとも何れか一方に接続する前記負荷抵抗体の抵抗値の和で与えられる前記ワード線デコーダと前記ビット線デコーダ間の総配線抵抗値の全ての前記交点における最低値と最高値の差で規定されるばらつきが、前記負荷抵抗体を接続しない場合に比べて低減されるように、前記負荷抵抗体の抵抗値が設定され、
    前記負荷抵抗体が前記複数のワード線の少なくとも一部に接続する場合には、
    前記負荷抵抗体の抵抗値は、前記ビット線デコーダに近い前記ワード線に接続する前記負荷抵抗体ほど高くなるように順次段階的に設定され、
    前記負荷抵抗体が前記複数のビット線の少なくとも一部に接続する場合には、
    前記負荷抵抗体の抵抗値は、前記ワード線デコーダに近い前記ビット線に接続する前記負荷抵抗体ほど高くなるように順次段階的に設定されていることを特徴とするクロスポイント構造の半導体記憶装置。
  2. 前記負荷抵抗体が等間隔で配置された前記複数のワード線の少なくとも一部に接続する場合には、
    隣接する２本の前記ワード線に接続する２つの前記負荷抵抗体の抵抗値の差が、同一の前記ビット線上の隣接する２つの前記交点間における前記ビット線の配線抵抗に等しくなるように、前記負荷抵抗体の抵抗値が設定され、
    前記負荷抵抗体が等間隔で配置された前記複数のビット線の少なくとも一部に接続する場合には、
    隣接する２本の前記ビット線に接続する２つの前記負荷抵抗体の抵抗値の差が、同一の前記ワード線上の隣接する２つの前記交点間における前記ワード線の配線抵抗に等しくなるように、前記負荷抵抗体の抵抗値が設定されていることを特徴とする請求項１に記載のクロスポイント構造の半導体記憶装置。
  3. 前記負荷抵抗体が、前記複数のワード線の内の前記ビット線デコーダに最も近いワード線を含む少なくとも一部と前記ワード線デコーダの間、及び、前記複数のビット線の内の前記ワード線デコーダに最も近いビット線を含む少なくとも一部と前記ビット線デコーダの間の両方に、夫々直列に接続されていることを特徴とする請求項１または２に記載のクロスポイント構造の半導体記憶装置。
  4. 前記ワード線デコーダから任意の１つの前記交点までの１本の前記ワード線の配線抵抗値と、前記ビット線デコーダから当該交点までの１本の前記ビット線の配線抵抗値と、当該交点に対応する前記ワード線と前記ビット線に夫々接続する前記負荷抵抗体の抵抗値の和が、各任意の前記交点同士間で一定となるように、前記負荷抵抗体の夫々の抵抗値が設定されていることを特徴とする請求項１から請求項３の何れか1項に記載のクロスポイント構造の半導体記憶装置。
  5. 前記ビット線デコーダから最も離間した位置にある前記ワード線、または、前記ワード線デコーダから最も離間した位置にある前記ビット線、または、その両方に対しては、前記負荷抵抗体が接続されていないことを特徴とする請求項１から請求項４の何れか１項に記載のクロスポイント構造の半導体記憶装置。
  6. 前記負荷抵抗体が、前記ワード線側電極配線若しくは前記ビット線側電極配線の一部から成ることを特徴とする請求項１から請求項５の何れか１項に記載のクロスポイント構造の半導体記憶装置。
  7. 前記負荷抵抗体が、前記ワード線側電極配線または前記ビット線側電極配線の前記メモリセルアレイ外に延長した部分で構成され、当該延長部分の長さにより前記負荷抵抗体の抵抗値が夫々調整されていることを特徴とする請求項６に記載のクロスポイント構造の半導体記憶装置。
  8. 前記ワード線側電極配線と前記ビット線側電極配線の夫々が等間隔に配置され、
    前記ビット線側電極配線がＭ本（Ｍは自然数）からなり、
    前記ビット線側電極配線の延伸方向に沿って隣接する２つの前記交点間の間隔をＬ１とし、当該間隔Ｌ１分の前記ビット線側電極配線の配線抵抗値をＲＢとし、且つ、前記ワード線側電極配線の延伸方向に沿って隣接する２つの前記交点間の前記ワード線側電極配線の配線抵抗値をＲＷとした場合、
    前記複数のビット線に接続する前記負荷抵抗体を構成する前記ビット線側電極配線の前記延長部分の長さが、（ｍ−１）×Ｌ１×（ＲＷ／ＲＢ）となるように設定され、
    前記式中のｍは、前記複数のビット線の配置順を示す番号であり、前記ワード線デコーダから遠い順に１からＭまでの自然数が順番に割り当てられていることを特徴とする請求項７に記載のクロスポイント構造の半導体記憶装置。
  9. 前記ワード線側電極配線と前記ビット線側電極配線の夫々が等間隔に配置され、
    前記ワード線側電極配線がＮ本（Ｎは自然数）からなり、
    前記ワード線側電極配線の延伸方向に沿って隣接する２つの前記交点間の間隔をＬ２とし、当該間隔Ｌ２分の前記ワード線側電極配線の配線抵抗値をＲＷとし、且つ、前記ビット線側電極配線の延伸方向に沿って隣接する２つの前記交点間の前記ビット線側電極配線の配線抵抗値をＲＢとした場合、
    前記複数のワード線に接続する前記負荷抵抗体を構成する前記ワード線側電極配線の前記延長部分の長さが、（ｎ−１）×Ｌ２×（ＲＢ／ＲＷ）となるように設定され、
    前記式中のｎは、前記複数のワード線の配置順を示す番号であり、前記ビット線デコーダから遠い順に１からＮまでの自然数が順番に割り当てられていることを特徴とする請求項７または８に記載のクロスポイント構造の半導体記憶装置。
  10. 前記負荷抵抗体は、夫々が接続する前記ワード線側電極配線または前記ビット線側電極配線より抵抗率の高い材料で形成されていることを特徴とする請求項１から請求項５の何れか１項に記載のクロスポイント構造の半導体記憶装置。
  11. 前記データを蓄積する記憶材料体が、強誘電体特性を有することを特徴とする請求項１から請求項１０の何れか１項に記載のクロスポイント構造の半導体記憶装置。
  12. 前記データを蓄積する記憶材料体が、強磁性トンネル磁気抵抗効果を有することを特徴とする請求項１から請求項１０の何れか１項に記載のクロスポイント構造の半導体記憶装置。
  13. 前記データを蓄積する記憶材料体が、可変抵抗体材料から成ることを特徴とする請求項１から請求項１０の何れか１項に記載のクロスポイント構造の半導体記憶装置。
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