WO2007052426A1 - クロスポイント構造の半導体記憶装置 - Google Patents

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WO2007052426A1
WO2007052426A1 PCT/JP2006/319130 JP2006319130W WO2007052426A1 WO 2007052426 A1 WO2007052426 A1 WO 2007052426A1 JP 2006319130 W JP2006319130 W JP 2006319130W WO 2007052426 A1 WO2007052426 A1 WO 2007052426A1
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Tetsuya Ohnishi
Syogo Hayashi
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Sharp Kabushiki Kaisha
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Definitions

  • the present invention relates to a plurality of first electrode wirings extending in the same direction, a plurality of second electrode wirings intersecting with the first electrode wirings, a first electrode wiring, and a second electrode wiring And a memory material body for accumulating data at intersections with the semiconductor memory device.
  • a semiconductor memory device such as a DRAM, NOR flash, or FeRAM has a memory element portion for storing data and a selection transistor for selecting the memory element.
  • a memory cell having a cross-point structure is formed by eliminating this selection transistor and arranging only a storage material body for storing data at the intersection (cross point) between the bit line and the word line. In this memory cell configuration of the cross-point structure, the accumulated data at the intersection of the selected bit line and word line is directly read without using the selection transistor, so that the same bit line or word line as the selected memory cell is used.
  • MRAM magnetoresistance memory
  • FeRAM ferroelectric memory
  • RRAM resistance memory
  • MRAM is a type of non-volatile memory that stores data using the ferromagnetic tunnel magnetoresistance effect (TMR effect: Tunneling Magneto Resistance) of the memory cell body, that is, the resistance change due to the difference in the magnetization direction. It is.
  • TMR effect Tunneling Magneto Resistance
  • FeRAM is a kind of non-volatile memory that stores data using the ferroelectric characteristics of the memory material of the memory cell, that is, the difference in remanent polarization due to the electric field.
  • RRAM registered trademark
  • RRAM is a type of non-volatile memory that stores data using the effect of electric resistance change by an electric field.
  • a memory cell having a cross-point structure MRAM force with configuration FeRAM force with cross-point memory cell configuration in Fig. 2 etc. of Patent Document 2 below has a memory cell configuration with cross-point structure in Fig. 6 etc. of Patent Literature 3 below. RRAM power is disclosed respectively.
  • FIG. 10 shows a schematic block configuration of an embodiment of a semiconductor memory device having a cross-point structure.
  • the semiconductor memory device 500 includes a control circuit 506, a read circuit 505, a bit line decoder 502, a word line decoder 503, and a voltage pulse generation circuit 504 as peripheral circuits of the memory cell array 501.
  • the control circuit 506 controls writing, erasing, and reading of the memory cell array 501.
  • Data is stored in a specific memory cell in the memory cell array 501 corresponding to the address signal, and the data is output to an external device via the read circuit 505.
  • the control circuit 506 controls the bit line decoder 502, the word line decoder 503, and the voltage pulse generation circuit 504 based on the address signal, the data input at the time of writing, and the control input signal, and performs the read operation of the memory cell array 501. A write operation and an erase operation are controlled.
  • the control circuit 506 has functions as a general address buffer circuit, data input / output buffer circuit, and control input buffer circuit (not shown).
  • the word line decoder 503 is connected to each word line of the memory cell array 501, selects a word line of the memory cell array 501 corresponding to the address signal, and the bit line decoder 502 selects each bit line of the memory cell array 501. The bit line of the memory cell array 501 corresponding to the address signal is selected.
  • a voltage noise generation circuit 504 generates voltages for bit lines and word lines necessary for a read operation, a write operation, and an erase operation of the memory cell array 501.
  • the bit line and the word are applied so that a voltage pulse having a voltage higher than the voltage required for the write is applied only between the bit line and the word line of the memory material body of the memory cell selected by the address signal.
  • Each voltage of the line is set and applied to the selected 'unselected bit line and selected' unselected word line from the voltage pulse generation circuit 504 via the bit line decoder 502 and the word line decoder 503, respectively.
  • FIG. 11 is an equivalent circuit diagram of a memory cell array 601 taking RRAM as an example.
  • the memory cell array 601 in this example includes M bit lines and N word lines, and by arranging a variable resistor R as a memory material body at the intersection of each bit line and each word line, MXN pieces of memory cells are provided.
  • bit lines Bl, B2, B3, ..., BM are electrically connected to bit line decoder 602
  • word lines Wl, W2, W3, ..., WN are electrically connected to word line decoder 603 for reading. Appropriate voltages are applied to each wiring during the write operation, write operation, and erase operation.
  • FeRAM ferrroelectric memory
  • MRAM magnetoresistance memory
  • a film having a TMR effect can be used.
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-273757
  • Patent Document 2 Japanese Patent Laid-Open No. 2003-288784
  • Patent Document 3 Japanese Patent Laid-Open No. 2003-68983
  • the memory cell array 701 includes four bit lines (B1, B2, B3, B4) connected to the bit line decoder 702 and four word lines (Wl, W2, W3) connected to the word line decoder 703. , W4), and 4 ⁇ 4 memory cell forces with variable resistors at each intersection.
  • FIG. 13 is a schematic plan view of an element structure which is an embodiment of the memory cell array.
  • the upper electrode wiring 36 that is a bit line and the lower electrode wiring 34 that is a word line are arranged so as to intersect the upper electrode wiring 36.
  • the upper electrode wiring 36 and the lower electrode wiring 34 are connected at their ends to a bit line decoder (not shown) and a word line decoder (not shown) via metal wirings 31 and 32, respectively.
  • FIG. 14 (a) is a schematic cross-sectional view taken along the line S—S in FIG. 13, and FIG.
  • variable resistor 35 which is a memory material body, is a base substrate. It is arranged between a lower electrode wiring 34 and an upper electrode wiring 36 formed on 33. Further, the upper electrode wiring 36 and the lower electrode wiring 34 are electrically connected to a bit line decoder or a word line decoder by metal wirings 31 and 32 through contacts 37 provided at the ends thereof.
  • the wiring resistance of the upper and lower electrode wirings is heavy in the memory cell at the intersection point farther from the bit line decoder and the word line decoder.
  • the wiring resistance value for one intersection of the upper electrode wiring 36 that is a bit line is R
  • the increase in resistance is the total R
  • the wiring resistance value will vary. In general, for NXN memory cells, For both the upper electrode wiring 36 and the lower electrode wiring 34, the bit line decoder and the word line decoder are at the farthest (N, N) cells, with respect to the reference cell (1, 1) (N-1). Since there is an increase in wiring resistance for each intersection,
  • the wiring resistance value will vary.
  • the resistance of the electrode wiring becomes a voltage drop along the upper and lower electrode wirings, which leads to a drop in operating voltage during the read operation, write operation, and erase operation.
  • the effective voltage that is substantially applied to the variable resistor, which is the memory material body decreases along the upper and lower electrode wirings, and the read operation, the write operation, and the erase operation are performed. Data separation characteristics are degraded.
  • a noble metal material as an electrode material for the RRAM, FeRAM, or the like in this example depending on the material.
  • the noble metal material has a higher resistivity (that is, R or R in Formula 2) than general metal wiring materials such as Al and Cu.
  • the present invention provides a plurality of first electrode wires extending in the same direction, A semiconductor having a cross-point structure comprising a plurality of second electrode wirings intersecting with one electrode wiring, and a memory material body for storing data at the intersections of the first electrode wiring and the second electrode wiring
  • the increase in the wiring resistance due to the first electrode wiring or the second electrode wiring is made uniform in the memory cell array, and the effective voltage applied to the memory material body during the read operation, write operation, and erase operation
  • An object of the present invention is to provide a semiconductor memory device in which data is constant with respect to an arbitrary cell in a memory cell array and has little variation and good data separation characteristics.
  • the semiconductor memory device having a cross point structure in order to achieve the above object, a plurality of first electrode wirings extending in the same direction and a plurality of second electrode wirings intersecting the first electrode wirings.
  • a semiconductor memory device having a cross-point structure including a plurality of electrode wirings and a memory material body for storing data at the intersections of the first electrode wiring and the second electrode wiring, The sum of the wiring resistance value of the first electrode wiring and the wiring resistance value of the second electrode wiring up to the intersection is substantially constant between the arbitrary intersections.
  • a semiconductor memory device having a cross-point structure comprising a memory material body for storing data at intersections of one electrode wiring and second electrode wiring, the plurality of first electrode wirings and the plurality of second electrode wirings
  • the sum of the wiring resistance value of the first electrode wiring up to an arbitrary intersection and the wiring resistance value of the second electrode wiring up to the intersection on at least one of the electrode wirings of each electrode wiring It is characterized in that load resistors are connected to make them substantially constant.
  • a plurality of first electrode wirings extending in the same direction, a plurality of second electrode wirings intersecting the first electrode wirings
  • a semiconductor memory device having a cross-point structure comprising a memory material body for storing data at intersections of one electrode wiring and second electrode wiring, the plurality of first electrode wirings and the plurality of second electrode wirings
  • a memory cell array is formed by disposing the memory material body at each intersection of the plurality of electrode wirings, and at least any of the plurality of first electrode wirings and the plurality of second electrode wirings
  • a load resistor for adjusting the resistance value of the electrode wiring is connected to a region outside the memory cell array on either side.
  • the load resistor is characterized in that the resistance value is sequentially different between the electrode wirings.
  • the resistance value of the load resistor connected to the plurality of first electrode wirings intersects with the electrode wiring. It is characterized in that the load resistances are sequentially different in steps with a value substantially equal to the wiring resistance value of the second electrode wiring for one intersection in the direction in which the line extends.
  • the resistance value of the load resistor connected to the plurality of second electrode wirings intersects with the electrode wiring. It is characterized in that the load resistances are sequentially different in steps with a value substantially equal to the wiring resistance value of the first electrode wiring for one intersection in the direction in which the line extends.
  • the load resistor is also a partial force of the first electrode wiring or the second electrode wiring.
  • the wiring length of the first electrode wiring is different between the electrode wirings, or the wiring length of the second electrode wiring is the electrode wiring. Characterized by differences between lines.
  • the first electrode wiring is M pieces.
  • each electrode wiring is different in stages.
  • the number of second electrode wirings is N (N is a natural number), and the distance between one intersection in the extending direction of the electrode wirings is L , And R is the wiring resistance value for one intersection, and the first electrode wiring extends in the extending direction.
  • the wiring resistance value of the first electrode wiring for one intersection is R, a plurality of second currents
  • each electrode wiring is sequentially different in stages.
  • a plurality of first electrode wirings extending in the same direction, a plurality of second electrode wirings intersecting the first electrode wirings, A memory cell array with a cross-point structure having a memory material body for storing data at the intersection of the first electrode wiring and the second electrode wiring, and an operating voltage is applied to any memory cell in the memory cell array
  • a semiconductor memory device having a cross-point structure comprising a bit line decoder, a word line decoder, and a voltage pulse generation circuit
  • at least one side of the first electrode wiring and the second electrode wiring A load resistor having different resistance values in a stepwise manner between the respective electrode wirings, and by providing the load resistance, any voltage pulse generation circuit force can be used via the first electrode wiring.
  • the sum of the parasitic resistance value up to the intersection point and the parasitic resistance value up to the intersection point through the second electrode wiring, such as the voltage pulse generation circuit force is substantially constant between each arbitrary intersection point. It is a feature
  • the cross-point structure semiconductor memory device of the present invention is characterized in that the storage material body for storing data has ferroelectric characteristics.
  • the memory material body for storing data has a ferromagnetic tunnel magnetoresistance effect.
  • the cross-point structure semiconductor memory device of the present invention is characterized in that the memory material body for storing data also has a variable resistor material force.
  • substantially constant does not mean a completely constant thing, but includes a thing that is substantially constant over a certain range.
  • the cross-point structure semiconductor memory device of the present invention can provide a semiconductor memory device having excellent data separation characteristics during read operation, write operation, and erase operation.
  • the variation of the electrode wiring resistance value in the memory cell array is adjusted to at least one of the first electrode wiring or the second electrode wiring.
  • FIG. 1 is an equivalent circuit diagram of M X N memory cell arrays of a semiconductor memory device having a cross-point structure according to the present invention.
  • FIG. 2 is an equivalent circuit diagram of 4 ⁇ 4 memory cell arrays according to the first embodiment of the present invention.
  • FIG. 3 is a diagram showing a relative wiring resistance value in each cell of 4 ⁇ 4 memory cell arrays according to the first embodiment of the present invention.
  • FIG. 4 is a schematic plan view of 4 ⁇ 4 memory cell arrays according to the second embodiment of the present invention.
  • FIG. 5 (a) is a schematic cross-sectional view taken along line S—S in FIG. b) along the S-S line in Fig. 4
  • FIG. 3 is a schematic cross-sectional view along line 3 3 4.
  • FIG. 3 is a schematic cross-sectional view along line 3 3 4.
  • FIG. 6 (a) is a schematic cross-sectional view along line S-S in Fig. 4, and (b) is along line S-S in Fig. 4.
  • FIG. 7 is a schematic sectional view taken along line 7 7 8.
  • FIG. 7 is a schematic sectional view taken along line 7 7 8.
  • FIG. 7 (a) is a schematic cross-sectional view along the bit line B1 of the 4 ⁇ 4 memory cell array according to the third embodiment of the present invention, and (b) is a schematic cross-sectional view along the bit line B4, (C) is a schematic sectional view along the word line W1, and (d) is a schematic sectional view along the word line W4.
  • FIG. 8 is a diagram showing a relative wiring resistance value in each cell of 10 ⁇ 4 memory cell arrays according to the fourth embodiment of the present invention.
  • FIG. 9 is a diagram showing a relative wiring resistance value in each cell of 8 ⁇ 8 memory cell arrays according to the fifth embodiment of the present invention.
  • FIG. 10 is a block diagram showing a schematic block configuration of a semiconductor memory device having a cross-point structure.
  • FIG. 11 is an equivalent circuit diagram of MXN memory cell arrays in a conventional semiconductor memory device with a cross-point structure.
  • FIG. 12 is an equivalent circuit diagram of a conventional 4 ⁇ 4 memory cell array.
  • FIG. 13 is a schematic plan view of a conventional 4 ⁇ 4 memory cell array.
  • FIG.14 (a) is a schematic cross-sectional view along line S-S in Fig. 13, and (b) is line S-S in Fig. 13.
  • FIG. 9 is a schematic sectional view taken along 9 9 10 10.
  • FIG. 15 is a diagram showing a relative wiring resistance value in each cell of a conventional 4 ⁇ 4 memory cell array.
  • FIG. 1 is an equivalent circuit diagram of a semiconductor memory device having a cross-point structure according to the present invention.
  • bit lines Bl, B2, B3,..., BM first electrode wiring and second electrode wiring in the memory cell array 101 having MXN memory cells WN, W2, W3,..., WN (the first electrode wiring) and the bit line decoder 103 and the bit line decoder 103.
  • the other of the second electrode wirings) and the word line decoder 102 that is, in the area outside the memory cell array of each bit line and each word line, so as to reduce variations in wiring resistance in the memory cell array.
  • R 1, R 2,..., R are arranged.
  • FIGS. 2 and 3 are 4 ⁇ 4 simple memory cell arrays as in FIG. Again, the wiring resistance value for one bit line intersection is R, and the word line intersection is 1
  • FIG. 2 is an equivalent circuit diagram of 4 ⁇ 4 memory cell arrays according to the first embodiment of the present invention. Between the bit line decoder 202 and the word line decoder 203, load resistors R, R, R, R and R, R, R, R, which are features of the present invention, are added.
  • FIG. 3 shows an example in which the value of each load resistor is set so that the relative increase in wiring resistance in the 4 ⁇ 4 memory cell arrays 201 in FIG. 2 is constant.
  • the wiring resistance value of the reference cell (1, 1) that is closest to the bit line decoder 202 and the word line decoder 203 is a newly added load resistance as compared with the conventional reference cell in FIG. Due to antibodies R and R, the wiring resistance is increased by 3R + 3R.
  • the wiring resistance is increased by 3R + 3R.
  • the increase in resistance value increases by the resistance value R for one intersection of the word lines relative to the reference cell (1, 1).
  • the increase in the relative wiring resistance value of the cell at the position is the same as that of the subtraction reference cell (1, 1).
  • the semiconductor memory device with a cross-point structure according to the second embodiment of the present invention shows a specific means for realizing the first embodiment. That is, in order to realize the 4 ⁇ 4 memory cell array of FIG. 2, as shown in FIG. 4, the length of the upper electrode wiring 14 which is a bit line and the length of the lower electrode wiring 16 which is a word line is set to a bit line decoder.
  • the load resistor section is formed by extending in the direction of the word line decoder.
  • the wiring resistance value per unit length of the partial electrode wiring 16 is expressed by the following formula 3 and formula 4, respectively.
  • the resistance value of the load resistor portion connected to the bit line B3 (S—S line) is shown in FIG.
  • the bit line B3 is connected to the resistance value R in the unit shown in Equation 3.
  • bit line B2 (S—S line) is 2 X L X (R ZR)
  • bit line Bl (S—S line) is 3
  • the word line W3 (S-S line)
  • the word line W3 is connected to the resistance value R using the equation
  • the load resistor shown in FIG. 3 can be realized by increasing the length in the direction of the decoder.
  • the word line W2 (S-S line) is 2 X L X (R / R), and the word line W1 (S-S line) is 3.
  • the load resistor is formed of the same material as the upper or lower electrode wiring material, the upper electrode wiring that is a bit line is increased by a length defined by Equation 5. It is only necessary that the lengths of the lower electrode wirings are sequentially different from each other. Also, for the lower electrode wirings that are word lines, the lower electrode wirings are sequentially ordered by the length defined by Equation 6. What is necessary is just to make length differ in the next step.
  • R R in particular
  • Equations 5 and 6 are L and L, respectively, so 1 in the upper electrode wiring direction and the lower electrode wiring direction.
  • the lengths of the upper and lower electrode wirings may be extended step by step by the distance between the intersections in the extending direction.
  • FIGS. 5 (a) to 5 (d) are schematic views taken along lines S—S to S—S in FIG. 4, respectively.
  • a variable resistor 15 which is a memory material body, is arranged between the lower electrode wiring 14 and the upper electrode wiring 16 formed on the base substrate 13, and the upper electrode wiring 16 is connected to the bit by the metal wiring 11 through the contact 17.
  • the base substrate 13 may be considered as a substrate on which peripheral circuits constituting the semiconductor memory device are appropriately formed.
  • its surface is preferably an insulating film.
  • FIGS. 6A to 6D are schematic views taken along lines S—S to S—S in FIG. 4, respectively.
  • a variable resistor 15 which is a memory material body, is arranged between the lower electrode wiring 14 and the upper electrode wiring 16 formed on the base substrate 13, and the lower electrode wiring 14 is connected to the word by the metal wiring 12 through the contact 17.
  • a line decoder (not shown).
  • the length of the bottom electrode wiring 14 from the end cell force on the side close to the word line decoder to the contact 17 is as shown in FIGS. 6 (d) to (c), (b), and (a). Therefore, the length defined by Equation 6 is gradually increased. In FIG. 4 and FIG. 6, the increase in the length of the lower electrode wiring 14 is indicated by a dotted line.
  • the load resistor is formed of the same material as the upper and lower electrode wiring materials, the layout of the upper and lower electrode wirings can be changed! The effect described in the first embodiment can be easily achieved by the technique.
  • the upper and lower electrode wirings occupying the load resistor portion are linearly extended in the bit line decoder and word line decoder directions.
  • the flexibility of layout is not limited to this.
  • the layout between the memory cell array and the bit line and the word line decoder is made by a layout in which the wiring of the longer load resistor part is appropriately bent to the short bit line or word line side. It can be used effectively.
  • the cross-point structure semiconductor memory device of the third embodiment of the present invention relates to a specific means for realizing the 4 ⁇ 4 memory cell arrays of FIG. 2, as in the second embodiment. Is.
  • FIG. 7 is a schematic cross-sectional view of the 4 ⁇ 4 memory cell array of FIG. 2.
  • FIG. 7 is a schematic cross-sectional view along the bit line B1, and (b) is also along the bit line B4. It is a schematic sectional drawing.
  • the lower electrode wiring 24 formed on the base substrate 23 and the A variable resistor 25, which is a memory material body, is arranged between the upper electrode wirings 26.
  • the upper electrode wiring 26 is connected to a bit line decoder (not shown) by a metal wiring 21 through a contact 27.
  • the base substrate 23 may be considered as a substrate on which peripheral circuits constituting the semiconductor memory device are appropriately formed.
  • the surface is preferably an insulating film.
  • a material having a predetermined resistance value is disposed in the contact 27, and this is used as the load resistor 28. Then, the resistance value of the load resistor 28 is changed stepwise by sequentially changing the size of the contact 27 at the end of the upper electrode wiring 26 with the bit lines B1 to B4. That is, the bit line B1 closest to the word line decoder has the smallest contact size, and the bit line B4 farthest from the word line decoder has the largest contact size.
  • FIG. 7 (c) is a schematic cross-sectional view along the word line W1 of the 4 ⁇ 4 memory cell array in FIG. 2, and FIG. 7 (d) is the same as the word line W4.
  • FIG. 7 (d) is the same as the word line W4.
  • a variable resistor 25 which is a memory material body, is disposed between the lower electrode wiring 24 and the upper electrode wiring 26 formed on the base substrate 23, so that the lower electrode
  • the wiring 24 is connected to a word line decoder (not shown) by a metal wiring 22 through a contact 27.
  • the value of the load resistor 28 is changed stepwise by sequentially changing the size of the contact 27 at the end of the lower electrode wiring 24 by the word lines W1 to W4. That is, the word line W1 closest to the bit line decoder has the smallest contact size, and the word line W4 farthest from the bit line decoder has the largest contact size.
  • the method of forming the load resistor for specifically realizing the first embodiment is not limited to the methods of the second and third embodiments described above.
  • the upper electrode wiring or the extension of the lower electrode wiring is made of a material having a higher resistivity than the upper and lower electrode wirings, so that the area occupied by the load resistor portion is It can be made smaller than the method described in the form.
  • the load resistor may be formed by a gate electrode wiring of a peripheral circuit, or a wiring using a diffusion layer on a semiconductor substrate.
  • the relative increase in resistance can also be 9R + 3R, the same as the reference cell (1, 1).
  • bit line and the word line are connected to the bit line decoder and the word line decoder only in one direction of the memory cell array, but the wiring resistance is reduced.
  • the present invention can also be applied when these are connected from both sides of the memory cell array. That is, in FIG. 9, there are 8 ⁇ 8 memory cells, each bit line is connected to the bit line decoder 402 at both upper and lower side forces, and each word line is connected to the left and right side force word line decoder 403. .
  • the electric connection of the bit line of the cell located at the intersection of the word lines W1 to W4 to the bit line decoder 402 is given priority from the upper side of the memory cell array, and the cell located at the intersection of the word lines W5 to W8 is prioritized.
  • the electrical connection of the bit lines to the bit line decoder 402 is given priority from the lower side of the memory cell array.
  • the electrical connection of the word line of the cell located at the intersection of the bit lines B1 to B4 to the word line decoder 4003 is given priority from the left side of the memory cell array.
  • the electrical connection of the word line of the cell to the word line decoder 403 is given priority from the right side of the memory cell array. In this figure, specific wiring routing from the memory cell array to the bit line decoder 402 and the word line decoder 403 is omitted.
  • variable resistors between the bit line decoder 402 and the bit lines B1 to B8 are sequentially connected to 3R,
  • the wiring resistance value is relative to the case of no load resistor. Force S3R + 3R greater than the relative wiring resistance of any cell in other memory cell array
  • the incremental value can also be 3R + 3R, the same as the reference cell (1, 1).
  • the configuration may be such that the bit lines are the upper electrode wirings and the word lines are the lower electrode wirings in reverse combinations.
  • a force using a relatively small number of bit lines or word lines of about 4 to 10 as an example is for simplifying the description. Yes, even if the number of bit lines and word lines corresponding to the number of memory cells that can be commercialized as LSI is set by appropriately setting the load resistance value in the same procedure, any cell in the memory cell array can be obtained. It is possible to realize the effect of the present invention that the variation in wiring resistance can be reduced.
  • the load resistor is connected to both the bit line and the word line.
  • the present invention is not limited to this.
  • the specific resistance of the first electrode wiring is significantly higher than the specific resistance of the second electrode wiring (for example, R>
  • the force that sequentially changes the resistance value of the load resistor for each bit line or each word line is limited to this. It is not a thing. That is, the same load resistance value may be set for each of several combinations, or the load resistor may be connected only to a portion closer to the bit line decoder or the word line decoder. In this case, the increase in relative wiring resistance at each intersection is not completely constant in the memory cell array, but it has some range but is close to constant. Can be reduced.
  • the voltage drop due to the addition of the load resistor is reduced.
  • the inherent power of the problem that the effective voltage applied to the memory material body is relatively lower than that of the conventional memory cell array is that the wiring resistance value to each arbitrary cell is determined by the conventional bit line decoder and word Line decoder power Since it is basically the same as the wiring resistance value to the cell located at the most electrically distant place, the semiconductor memory device of the present invention can be obtained with a voltage that guarantees the operation of all cells in the conventional semiconductor memory device. Operation of all cells of the device is possible. Therefore, according to the present invention, it is possible to achieve the effect of reducing the variation in effective voltage that is required to particularly increase the voltage generated by the voltage pulse generation circuit.
  • the voltage pulse generation circuit power can be almost neglected by the voltage drop to the bit line and the word line via the bit line decoder and the word line decoder.
  • the voltage pulse generation circuit can be configured by setting the resistance value so as to compensate for this by the load resistor of the present invention.
  • the sum of the parasitic resistance value up to an arbitrary point of intersection through the first electrode wiring and the parasitic resistance value up to the point of intersection through the second electrode wiring The applied voltage can be substantially constant for all the cells in the memory cell array.
  • the force described as an example of the RRAM in which the memory material body is a variable resistor material whose electric resistance is changed by application of voltage is not limited to this.
  • the effectiveness of the present invention is not impaired at all even if other memory material bodies such as a material having a ferroelectric characteristic and a material having a ferromagnetic tunnel magnetoresistance effect are used.
  • a memory cell having a configuration in which diodes are connected in series to the cross-point structure portion can be provided.
  • the diode is generally connected in series to the outside of the upper electrode or the lower electrode with respect to the memory material body. However, the diode is connected between the memory material body and the upper electrode or between the memory material body and the lower electrode.
  • a structure may be arranged between the electrodes.
  • the diode a material that exhibits PN diode characteristics or Schottky diode characteristics, or a NORISTOR such as ZnO or BiO is used.

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Abstract

　同方向に延伸する複数の第１の電極配線と、該第１の電極配線の交差する複数の第２の電極配線と、第１の電極配線と第２の電極配線との交点にデータを蓄積するための記憶材料体とを備えるクロスポイント構造の半導体記憶装置では、各電極配線の配線抵抗による電圧降下により、記憶材料体に印加される実効電圧がメモリセルアレイ内でばらつきがあった。任意の交点までの第１の電極配線の配線抵抗値と当該交点までの第２の電極配線の配線抵抗値との和が各任意の交点同士間で実質的に一定であり、また、第１の電極配線若しくは第２の電極配線の少なくとも何れかに、メモリセルアレイ内の電極配線抵抗のばらつき調整を目的とした負荷抵抗体が接続されている。

Description

明 細 書
クロスポイント構造の半導体記憶装置
技術分野
[0001] 本発明は、同方向に延伸する複数の第 1の電極配線と、該第 1の電極配線と交差 する複数の第 2の電極配線と、第 1の電極配線と第 2の電極配線との交点にデータを 蓄積するための記憶材料体とを備えるクロスポイント構造の半導体記憶装置に関す る。
背景技術
[0002] 一般的に、 DRAM, NOR型フラッシュ、 FeRAM等の半導体記憶装置は、データ を蓄積するメモリ素子部分と、このメモリ素子を選択するための選択トランジスタとを備 えて 1つのメモリセルが構成されている。これに対し、クロスポイント構造のメモリセル は、この選択トランジスタを廃して、ビット線とワード線の交点（クロスポイント）にデータ を蓄積する記憶材料体のみを配して形成される。このクロスポイント構造のメモリセル 構成は、選択されたビット線とワード線の交点の蓄積データを、選択トランジスタを用 いずに直接読み出すことになるため、選択メモリセルと同じビット線或いはワード線に 接続する非選択メモリセル力 の寄生電流による動作スピードの遅延、消費電流の 増大等の課題があるものの、単純な構造であるため大容量ィ匕が可能であるとして注 目されている。そして、当該クロスポイント構造のメモリセル構成の半導体記憶装置が 、 MRAM (磁気抵抗メモリ）、 FeRAM (強誘電体メモリ）、 RRAM (抵抗体メモリ）等 において提案されている。尚、 MRAMは、メモリセルの記憶材料体の有する強磁性 トンネル磁気抵抗効果（TMR効果： Tunneling Magneto Resistance)、即ち磁 化方向の違いによる抵抗変化を利用してデータを記憶する不揮発性メモリの一種で ある。また、 FeRAMは、メモリセルの記憶材料体の有する強誘電体特性 (ferroelec trie)、即ち電界による残留分極の違いを利用してデータを記憶する不揮発性メモリ の一種である。また、 RRAM (登録商標）は、電界による電気抵抗変化効果を利用し てデータを記憶する不揮発性メモリの一種である。
[0003] そして例えば、下記特許文献 1の図 2等において、クロスポイント構造のメモリセル 構成を備えた MRAM力 下記特許文献 2の図 2等において、クロスポイント構造のメ モリセル構成を備えた FeRAM力 また、下記特許文献 3の図 6等において、クロスポ イント構造のメモリセル構成を備えた RRAM力 夫々開示されている。
[0004] 図 10に、クロスポイント構造の半導体記憶装置の一形態の概略のブロック構成を示 す。半導体記憶装置 500は、メモリセルアレイ 501の周辺回路として、制御回路 506 、読み出し回路 505、ビット線デコーダ 502、ワード線デコーダ 503、電圧パルス発生 回路 504を備える。
[0005] 制御回路 506は、メモリセルアレイ 501の書き込み、消去、読み出しの制御を行う。
アドレス信号に対応したメモリセルアレイ 501内の特定のメモリセルにデータが記憶さ れ、そのデータは読み出し回路 505を介し、外部装置に出力される。制御回路 506 は、アドレス信号、書き込み時のデータ入力、制御入力信号に基づいて、ビット線デ コーダ 502、ワード線デコーダ 503、電圧パルス発生回路 504を制御して、メモリセル アレイ 501の読み出し動作、書き込み動作、及び、消去動作を制御する。図 10に示 す例では、制御回路 506は、図示しないが一般的なアドレスバッファ回路、データ入 出力バッファ回路、制御入力バッファ回路としての機能を具備している。
[0006] ワード線デコーダ 503は、メモリセルアレイ 501の各ワード線に接続され、アドレス信 号に対応するメモリセルアレイ 501のワード線を選択し、ビット線デコーダ 502は、メ モリセルアレイ 501の各ビット線に接続され、アドレス信号に対応するメモリセルアレイ 501のビット線を選択する。
[0007] 電圧ノ ルス発生回路 504は、メモリセルアレイ 501の読み出し動作、書き込み動作 、及び、消去動作に必要なビット線、ワード線の各電圧を発生する。書き込み動作時 には、アドレス信号により選択されるメモリセルの記憶材料体のビット線とワード線間 にのみ、書き込みに必要な電圧より大きな電圧の電圧パルスが印加されるようにビッ ト線、ワード線の各電圧が設定され、選択 '非選択ビット線及び選択 '非選択ワード線 に対して、電圧パルス発生回路 504からビット線デコーダ 502とワード線デコーダ 50 3を夫々介して印加される。書き込み電圧パルスは、制御回路 506により設定された パルス幅で印加時間が制御され、選択メモリセルの記憶材料体に印加されて書き込 みが行われる。 [0008] 図 11は、 RRAMを一例としたメモリセルアレイ 601の等価回路図である。本例のメ モリセルアレイ 601は、 M本のビット線と N本のワード線を備え、各ビット線と各ワード 線の交点に記憶材料体としての可変抵抗体 R を配することにより M X N個のメモリ ver
セルを構成している。ビット線 Bl, B2, B3, · · · , BMはビット線デコーダ 602と、ヮー ド線 Wl, W2, W3, · · · , WNはワード線デコーダ 603と電気的に接続しており、読 み出し動作、書き込み動作、及び、消去動作時に夫々適した電圧が各配線に印加さ れる。
[0009] 記憶材料体としては可変抵抗体 R のみではなぐ FeRAM (強誘電体メモリ）の場 ver
合は強誘電体材料に、 MRAM (磁気抵抗メモリ）の場合は TMR効果のある膜とする ことが可能である。
特許文献 1：特開 2001— 273757号公報
特許文献 2：特開 2003 - 288784号公報
特許文献 3：特開 2003— 68983号公報
発明の開示
発明が解決しょうとする課題
[0010] 従来のクロスポイント構造の半導体記憶装置の問題点を理解しやすいように、図 12 に示すような 4 X 4個の単純なメモリセルアレイを以つて以下説明する。なおここでは 、図 11と同じく記憶材料体を可変抵抗体 R とした RRAMを例とする。
ver
[0011] 当該メモリセルアレイ 701は、ビット線デコーダ 702に接続する 4本のビット線 (B1, B2, B3, B4)と、ワード線デコーダ 703に接続する 4本のワード線 (Wl, W2, W3, W4)、及び各交点に可変抵抗体を有する 4 X 4個のメモリセル力 構成される。
[0012] 図 13は、当該メモリセルアレイの一形態である素子構造の平面模式図である。ビッ ト線である上部電極配線 36と、ワード線である下部電極配線 34が上部電極配線 36 に対して交差するように配列している。上部電極配線 36及び下部電極配線 34は、そ の端部でビット線デコーダ（図示せず)及びワード線デコーダ（図示せず）とメタル配 線 31及び 32を介して夫々接続して!/、る。
[0013] また、図 14の（a)図は図 13中の S— S線に沿った概略断面図、同じく（b)図は S
9 9 10
— S 線に沿った概略断面図である。記憶材料体である可変抵抗体 35は、下地基板 33上に形成された下部電極配線 34と上部電極配線 36の間に配置している。また、 上部電極配線 36及び下部電極配線 34は、その端部に設けたコンタクト 37を介した メタル配線 31及び 32により、ビット線デコーダ若しくはワード線デコーダに電気的に 接続されている。
[0014] ところで、上部電極配線 36及び下部電極配線 34は低抵抗の導電性材料であって も、何がしかの配線抵抗を有している。従って、ビット線デコーダ及びワード線デコー ダカもより遠い位置にある交点のメモリセルでは、この上下電極配線の配線抵抗が重 昼すること〖こなる。
[0015] そこで例えば、図 12に示すように、ビット線である上部電極配線 36の 1交点間分の 配線抵抗値を R、及びワード線である下部電極配線 34の 1交点間分の配線抵抗値
B
を R と仮定し、また、ビット線 Bxとワード線 Wyの交点のセルの座標を (X, y)で表し、
W
ビット線デコーダ及びワード線デコーダに最も近 ヽ位置である（1, 1)のセルの配線 抵抗値を基準値（ = 0)とした場合、各交点部における基準セル（1, 1)からの相対的 な配線抵抗の増加分は図 15のようになる。
[0016] 即ち、（2, 1)のセルでは、基準セル（1, 1)と同じくビット線デコーダ 702に最も近い 位置にあるので、ビット線 B2である上部電極配線 36による抵抗値の増加は無い。一 方、ワード線 W1である下部電極配線 34による抵抗値の増加は、基準セル（1, 1)に 対して 1交点分の抵抗値 R が付加される。従って、当該位置のセルの相対的な配線
W
抵抗値の増加は、トータル R
Wとなる。
[0017] 同様に（1, 2)のセルの配線抵抗の増加分を考えると、ビット線 B2である上部電極 配線 36の 1交点分の抵抗のみが付加されるので、相対的な配線抵抗値の増加は R
B
である。
[0018] また、（4, 4)のセルでは、上部電極配線 36の 3つの交点分の抵抗と、下部電極配 線 34の 3つの交点分の抵抗分が付加されるので、当該位置のセルの相対的な配線 抵抗値の増加は、トータル 3R + 3Rとなる。従って、図 15に示すように、 4 X 4個の
W B
メモリセルにおいては、
0 〜 3R + 3R …（式 1)
W B
の配線抵抗値のばらつきが生じることになる。一般に、 N X N個のメモリセルの場合、 上部電極配線 36及び下部電極配線 34ともに、ビット線デコーダ及びワード線デコー ダカも最も遠い位置にある（N, N)のセルまで、基準セル（1, 1)に対して、（N— 1) 個の交点分の配線抵抗の増加があるので、
0 〜 （N—1) XR + (N- 1) XR · · · (式 2)
W B
の配線抵抗値のばらつきが生じることになる。当該電極配線の抵抗は上部及び下部 電極配線に沿った電圧降下になるので、読み出し動作、書き込み動作、及び、消去 動作時の動作電圧の降下につながる。言い換えると、記憶材料体である可変抵抗体 に実質的に印加される実効電圧が上部及び下部電極配線に沿って減少してしまうこ とになり、読み出し動作、書き込み動作、及び、消去動作時のデータの分離特性を劣 化させてしまう。
[0019] ここで、たとえ上部電極配線 36及び下部電極配線 34として比抵抗ができるだけ小 さい材料を選択しても、微細化 ·高集積ィ匕に伴い、ビット線及びワード線に連なる素 子数 (即ち、式 2中の N)も増大するので、半導体記憶装置としての容量が大きくなる につれて問題がより顕著になる。
[0020] この問題を少しでも改善する為に、ビット線デコーダ及びワード線デコーダからのメ タル配線をビット線及びワード線のメモリセルアレイの両端力も接続する方法もあるが 、上述した抵抗ばらつきを半分に出来るだけで本質的な解決手段にはならない。ま た、抵抗率の小さい多層メタル配線を用いて、メモリセルアレイ内の何セルかおきに 上部電極配線若しくは下部電極配線とビット線デコーダ或いはワード線デコーダとの 接続を行う接続部を設けて、上下電極配線抵抗による電圧降下を抑制する方法もあ るが、素子数の増加を補償するには上下電極配線に沿って多くの当該接続部が必 要になり、その分メモリセルアレイの面積が大きくなる、或いは、多層メタル配線形成 のために工程プロセスが複雑になるという欠点がある。
[0021] また特に、本例とした RRAM若しくは FeRAM等は、その材料によっては電極材料 として貴金属材料を用いることがより望ましい場合がある。該貴金属材料は、 Al、 Cu 等の一般的なメタル配線材料よりも抵抗率 (即ち、式 2中の R 又は R )が高いので、
W B
これら記憶材料体の場合はより問題が大きくなる。
[0022] 本発明は、上記問題点に鑑み、同方向に延伸する複数の第 1の電極配線と、該第 1の電極配線と交差する複数の第 2の電極配線と、第 1の電極配線と第 2の電極配線 との交点にデータを蓄積するための記憶材料体とを備えるクロスポイント構造の半導 体記憶装置において、第 1の電極配線若しくは第 2の電極配線による配線抵抗の増 加をメモリセルアレイ内において均一にし、読み出し動作、書き込み動作、及び、消 去動作時に記憶材料体に印加される実効電圧をメモリセルアレイ内の任意のセルに 対して一定とし、ばらつきの少ない、データ分離特性の良い半導体記憶装置を提供 することを目的とする。
課題を解決するための手段
[0023] 上記目的を達成させるために、本発明のクロスポイント構造の半導体記憶装置では 、同方向に延伸する複数の第 1の電極配線と、該第 1の電極配線と交差する複数の 第 2の電極配線と、第 1の電極配線と第 2の電極配線との交点にデータを蓄積するた めの記憶材料体とを備えるクロスポイント構造の半導体記憶装置にお 、て、任意の 交点までの第 1の電極配線の配線抵抗値と、当該交点までの第 2の電極配線の配線 抵抗値との和が、各任意の交点同士間で実質的に一定であることを特徴としている。
[0024] また、本発明のクロスポイント構造の半導体記憶装置では、同方向に延伸する複数 の第 1の電極配線と、該第 1の電極配線と交差する複数の第 2の電極配線と、第 1の 電極配線と第 2の電極配線との交点にデータを蓄積するための記憶材料体とを備え るクロスポイント構造の半導体記憶装置において、前記複数の第 1の電極配線と前記 複数の第 2の電極配線の少なくとも何れか一方側に、任意の交点までの第 1の電極 配線の配線抵抗値と、当該交点までの第 2の電極配線の配線抵抗値との和を、各任 意の交点同士間で実質的に一定にするための負荷抵抗体が接続されていることを 特徴としている。
[0025] また、本発明のクロスポイント構造の半導体記憶装置では、同方向に延伸する複数 の第 1の電極配線と、該第 1の電極配線と交差する複数の第 2の電極配線と、第 1の 電極配線と第 2の電極配線との交点にデータを蓄積するための記憶材料体とを備え るクロスポイント構造の半導体記憶装置において、前記複数の第 1の電極配線と前記 複数の第 2の電極配線の各交点に前記記憶材料体を配置してメモリセルアレイが形 成され、前記複数の第 1の電極配線と前記複数の第 2の電極配線の少なくとも何れ か一方側の、メモリセルアレイよりも外側の領域に、電極配線の抵抗値を調整する負 荷抵抗体が接続されて 、ることを特徴として 、る。
[0026] また、本発明のクロスポイント構造の半導体記憶装置では、負荷抵抗体は各電極 配線同士間で順次段階的に抵抗値が異なることを特徴としている。
[0027] また、本発明のクロスポイント構造の半導体記憶装置では、複数の第 1の電極配線 に接続されて 、る負荷抵抗体の抵抗値が、該電極配線と交差する前記第 2の電極配 線が延伸する方向における 1交点間分の前記第 2の電極配線の配線抵抗値に実質 的に等しい値を以つて、各負荷抵抗同士間で順次段階的に異なることを特徴として いる。
[0028] また、本発明のクロスポイント構造の半導体記憶装置では、複数の第 2の電極配線 に接続されて 、る負荷抵抗体の抵抗値が、該電極配線と交差する前記第 1の電極配 線が延伸する方向における 1交点間分の前記第 1の電極配線の配線抵抗値に実質 的に等しい値を以つて、各負荷抵抗同士間で順次段階的に異なることを特徴として いる。
[0029] また、本発明のクロスポイント構造の半導体記憶装置では、負荷抵抗体が第 1の電 極配線若しくは第 2の電極配線の一部力も成ることを特徴として 、る。
[0030] また、本発明のクロスポイント構造の半導体記憶装置では、第 1の電極配線の配線 長が該電極配線同士間で異なるカゝ、或いは、第 2の電極配線の配線長が該電極配 線同士間で異なることを特徴として 、る。
[0031] また、本発明のクロスポイント構造の半導体記憶装置では、第 1の電極配線が M本
(Mは自然数)の本数力 なり、該電極配線が延伸する方向における 1交点間の間隔 を L、及び 1交点間分の配線抵抗値を Rとし、第 2の電極配線が延伸する方向にお
1 B
ける 1交点間分の該第 2の電極配線の配線抵抗値を R とした場合、複数の第 1の電
W
極配線の配線長力 (m- 1) X L X (R /R )の長さを以つて (但し、 m= 1, 2, 3,
1 W B
· · · , M)、各電極配線同士間で順次段階的に異なることを特徴としている。
[0032] また、本発明のクロスポイント構造の半導体記憶装置では、第 2の電極配線が N本（ Nは自然数)の本数力 なり、該電極配線が延伸する方向における 1交点間の間隔 を L、及び 1交点間分の配線抵抗値を R とし、第 1の電極配線が延伸する方向にお ける 1交点間分の該第 1の電極配線の配線抵抗値を Rとした場合、複数の第 2の電
B
極配線の配線長力 (n- 1) X L X (R /R )の長さを以つて (但し、 n= l, 2, 3, ·
2 B W
· · , N)、各電極配線同士間で順次段階的に異なることを特徴としている。
[0033] また、本発明のクロスポイント構造の半導体記憶装置では、同方向に延伸する複数 の第 1の電極配線と、該第 1の電極配線と交差する複数の第 2の電極配線と、第 1の 電極配線と第 2の電極配線との交点にデータを蓄積するための記憶材料体とを有す るクロスポイント構造のメモリセルアレイと、該メモリセルアレイ内の任意のメモリセルに 動作電圧を印加するビット線デコーダ、ワード線デコーダ、及び、電圧パルス発生回 路とを備えてなるクロスポイント構造の半導体記憶装置において、前記第 1の電極配 線及び前記第 2の電極配線の少なくとも何れか一方側に接続する、各電極配線同士 間で順次段階的に抵抗値が異なる負荷抵抗体を備え、前記負荷抵抗体を備えること で、電圧パルス発生回路力ゝら第 1の電極配線を介した任意の交点までの寄生抵抗値 と、電圧パルス発生回路力ゝら第 2の電極配線を介した当該交点までの寄生抵抗値と の和が、各任意の交点同士間で実質的に一定であることを特徴としている。
[0034] また、本発明のクロスポイント構造の半導体記憶装置では、データを蓄積する記憶 材料体が、強誘電体特性を有することを特徴として 、る。
[0035] また、本発明のクロスポイント構造の半導体記憶装置では、データを蓄積する記憶 材料体が、強磁性トンネル磁気抵抗効果を有することを特徴として ヽる。
[0036] また、本発明のクロスポイント構造の半導体記憶装置では、データを蓄積する記憶 材料体が、可変抵抗体材料力も成ることを特徴として 、る。
[0037] なお、ここで上記に云う実質的に一定とは、完全に一定のもののみを意味するので は無く、多少の範囲をもって概ね一定になっているものを含む。
発明の効果
[0038] 本発明のクロスポイント構造の半導体記憶装置では、メモリセルアレイ内の任意の 交点までの第 1の電極配線の配線抵抗値と、当該交点までの第 2の電極配線の配線 抵抗値との和が各任意の交点同士間で実質的に一定であるので、各任意の交点ま での電極配線抵抗による電圧降下が一様になり、各交点に位置する記憶材料体に 印加される実効的な動作電圧のばらつきが殆ど無 、メモリセルアレイを実現すること ができる。従って、本発明のクロスポイント構造の半導体記憶装置では、読み出し動 作、書き込み動作、及び、消去動作時のデータ分離特性が優れた半導体記憶装置 を提供することが可能になる。
[0039] また、本発明のクロスポイント構造の半導体記憶装置では、第 1の電極配線若しく は第 2の電極配線の少なくとも何れかに、メモリセルアレイ内の電極配線抵抗値のば らつき調整を目的とした負荷抵抗体が接続されることにより、任意の交点に位置する 記憶材料体に印加される実効的な動作電圧のばらつきが殆ど無いメモリセルアレイ を実現することができる。
図面の簡単な説明
[0040] [図 1]本発明によるクロスポイント構造の半導体記憶装置の M X N個のメモリセルァレ ィの等価回路図である。
[図 2]本発明の第 1の実施形態による 4 X 4個のメモリセルアレイの等価回路図である
[図 3]本発明の第 1の実施形態による 4 X 4個のメモリセルアレイの各セルにおける相 対的配線抵抗値を示す図である。
[図 4]本発明の第 2の実施形態による 4 X 4個のメモリセルアレイの平面模式図である [図 5] (a)は図 4中の S — S線に沿った概略断面図、（b)は図 4中の S — S線に沿つ
1 1 2 2 た概略断面図、（c)は図 4中の S — S線に沿った概略断面図、（d)は図 4中の S— S
3 3 4 線に沿った概略断面図である。
4
[図 6] (a)は図 4中の S — S線に沿った概略断面図、（b)は図 4中の S — S線に沿つ
5 5 6 6 た概略断面図、（c)は図 4中の S — S線に沿った概略断面図、（d)は図 4中の S— S
7 7 8 線に沿った概略断面図である。
8
[図 7] (a)は本発明の第 3の実施形態による 4 X 4個のメモリセルアレイのビット線 B1に 沿った概略断面図、（b)は同じくビット線 B4に沿った概略断面図、（c)は同じくワード 線 W1に沿った概略断面図、（d)は同じくワード線 W4に沿った概略断面図である。
[図 8]本発明の第 4の実施形態による 10 X 4個のメモリセルアレイの各セルにおける 相対的配線抵抗値を示す図である。 [図 9]本発明の第 5の実施形態による 8 X 8個のメモリセルアレイの各セルにおける相 対的配線抵抗値を示す図である。
[図 10]クロスポイント構造の半導体記憶装置の概略のブロック構成を示すブロック図 である。
[図 11]従来のクロスポイント構造の半導体記憶装置の MXN個のメモリセルアレイの 等価回路図である。
[図 12]従来の 4X4個のメモリセルアレイの等価回路図である。
[図 13]従来の 4X4個のメモリセルアレイの平面模式図である。
[図 14] (a)は図 13中の S —S線に沿った概略断面図、（b)は図 13中の S — S 線
9 9 10 10 に沿った概略断面図である。
[図 15]従来の 4X4個のメモリセルアレイの各セルにおける相対的配線抵抗値を示す 図である。
符号の説明
11, 12, 21, 22, 31, 32 メタル配線
13, 23, 33 下地基板
14, 24, 34 下部電極配線
15, 25, 35, R 可変抵抗体
ver
16, 26, 36 上部電極配線
17, 27, 37 コンタク卜
28, R , R , ···, R , R , R , ···, R 負荷抵抗体
XI X2 XM Yl Y2 YN
101, 201, 501, 601, 701 メモジセルアレイ
102, 202, 302, 402, 502, 602, 702 ビット線デコーダ
103, 203, 303, 403, 503, 603, 703 ワード線デコーダ
500 半導体記憶装置
504 電圧パルス発生回路
505 読み出し回路
506 制御回路
Bl、 B2, · · ·, Βχ, · · ·, BM ビット線 Wl、 W2, ···, Wy, ···, WM ワード線
発明を実施するための最良の形態
[0042] 以下、本発明に係る半導体記憶装置及びその製造方法の実施の形態を図面に基 づいて詳細に説明する。
[0043] 〈第 1の実施形態〉
図 1は、本発明によるクロスポイント構造の半導体記憶装置の等価回路図である。 本発明によるクロスポイント構造の半導体記憶装置では、 M X N個のメモリセルを有 するメモリセルアレイ 101内のビット線 Bl, B2, B3, ···, BM (第 1の電極配線と第 2 の電極配線の内の一方に相当）とビット線デコーダ 103の間に、及び、各ビット線に 交差するように配列されて成るワード線 Wl, W2, W3, ···, WN (第 1の電極配線と 第 2の電極配線の内の他方に相当）とワード線デコーダ 102の間に、即ち、各ビット 線及び各ワード線のメモリセルアレイの外側領域に、メモリセルアレイ内の配線抵抗 のばらつきを低減するように調整することを目的とした負荷抵抗体 R , R , ···, R
XI X2 X
、及び、 R , R , ···, R が夫々配置されている。
M Yl Y2 YN
[0044] 本発明により如何に配線抵抗のばらつきを低減できうるかを明らかにするために、 図 12と同様に 4X4個の単純なメモリセルアレイである図 2及び図 3を以つて以下説 明する。なおここでも、ビット線の 1交点間分の配線抵抗値を R、ワード線の 1交点間
B
分の配線抵抗値を R と仮定する。
W
[0045] 図 2は、本発明の第 1の実施形態による 4X4個のメモリセルアレイの等価回路図で ある。ビット線デコーダ 202、及びワード線デコーダ 203の間に本発明の特徴である 負荷抵抗体 R , R , R , R 、及び R , R , R , R が付加されている。
XI X2 X3 X4 Yl Y2 Y3 Y4
[0046] 図 3は、図 2の 4X4個のメモリセルアレイ 201内の相対的な配線抵抗の増加が一定 となるように、各負荷抵抗体の値を設定した例である。即ち、 R =3R , R =2R ,
XI W X2 W
R =R , R =0, R =3R , R =2R , R =R , R =0としている。
X3 W X4 Yl B Y2 B Y3 B Y4
[0047] ビット線デコーダ 202及びワード線デコーダ 203に最も近 、位置である基準セル（1 , 1)の配線抵抗値は、図 15中の従来の基準セルに比べて、新たに付加した負荷抵 抗体 R 及び R により、配線抵抗が 3R +3R分増加している。本実施形態ではこ
XI Yl W B
れを基準値（ = 3R +3R )とする。
W B [0048] 次に（2, 1)のセルの配線抵抗の増加分を考えると、ビット線 B2による抵抗値の増 加は基準セル（1, 1)よりも負荷抵抗体の差 R 分小さくなる。一方、ワード線 W1によ
W
る抵抗値の増加は、基準セル（1, 1)に対してワード線の 1交点分の抵抗値 R 分大き
W
くなるので、当該位置のセルの相対的な配線抵抗値の増加は、差し引き基準セル（1 , 1)と同じになる。
[0049] 同様に（1, 2)のセルでは、ワード線 W2に対しては基準セル（1, 1)よりも負荷抵抗 体が R分小さぐビット線に対してはビット線の 1交点分の抵抗値 R分大きくなるので
B B
、差し引き基準セル（1, 1)と同じになる。
[0050] また、（4, 4)のセルでは、ビット線 B4に対してはビット線の 3つの交点分の抵抗が 増加するがワード線 W4の負荷抵抗体は基準セル（1, 1)よりも 3R分小さいので、基
B
準セル（1, 1)と差し引き変わらない。一方、ワード線 W4に対しても交点分の増加と ビット線 B4の負荷抵抗体の減少分は同じなので、ビット線 B4側及びワード線 W4側 を合わせた配線抵抗の増加分は基準セル（1, 1)と差し引き変わらなくなる。
[0051] 従って、図 3に示すように、 4 X 4個の全てのメモリセルに対して、配線抵抗の相対 的な増加分は全て 3R + 3Rという一定値になり、従来の課題であった抵抗値のば
W B
らつきと 、う問題を解消できる。
[0052] 〈第 2の実施形態〉
本発明の第 2の実施形態のクロスポイント構造の半導体記憶装置は、第 1の実施形 態を実現する為の具体的一手段を示したものである。即ち、図 2の 4 X 4個のメモリセ ルアレイを実現するために、図 4に示すように、ビット線である上部電極配線 14及び ワード線である下部電極配線 16の長さを、ビット線デコーダ及びワード線デコーダ方 向に夫々延長することで、負荷抵抗体部を形成するものである。
[0053] 図 4において、ビット線である上部電極配線 14の 1交点間分の長さを L、ワード線 である下部電極配線 16の 1交点間分の長さを Lとすると、上部電極配線 14及び下
2
部電極配線 16の単位長さ当たりの配線抵抗値は、夫々次の式 3及び式 4である。
R /L · · · (式 3)
B 1
R /L · · · (式 4)
W 2
[0054] ここで例えば、ビット線 B3 (S— S線）に接続する負荷抵抗体部分の抵抗値を図 3 に示すように 1R とするには、当該ビット線 B3を、当該抵抗値 R を式 3に示す単位
W W
長さ当たりの配線抵抗値 (R ZL )で除した、式 5に示す長さだけ、ビット線デコーダ
B 1
方向に長くすることにより実現できる。
R ÷ (R /L ) = L X (R /R ) · · · (式 5)
W B 1 1 W B
[0055] 同様に、ビット線 B2 (S—S線）は 2 X L X (R ZR )、ビット線 Bl (S— S線）は 3
2 2 1 W B 1 1
X L X (R /R )の長さだけビット線デコーダ方向に長くすれば良い。また、ビット線
1 W B
B4 (S — S線）は負荷抵抗体による増加は必要ないので、そのままの長さで良い。
4 4
[0056] 一方、ワード線 W3 (S — S線）に対しては、当該ワード線 W3を、抵抗値 Rを式 4
7 7 B に示す単位長さ当たりの配線抵抗値 (R ZL )で除した、式 6に示す長さだけ、ヮー
W 2
ド線デコーダ方向に長くすることにより、図 3に示す負荷抵抗体を実現できる。
R ÷ (R /L ) = L X (R /R ) · · · (式 6)
B W 2 2 B W
[0057] 同じくワード線 W2 (S —S線）は 2 X L X (R /R )、ワード線 W1 (S— S線）は 3
6 6 2 B W 5 5
X L X (R /R )の長さだけワード線方向に長くすれば良い。また、ワード線 W4 (S
2 B W 8
- s線）は負荷抵抗体による増加は必要ないので、そのままの長さで良い。
8
[0058] 本実施形態では、負荷抵抗体を上部若しくは下部電極配線材料と同じ材料で形成 しているので、ビット線である上部電極配線に対しては、式 5で定義される長さだけ上 部電極配線同士間で順次段階的に長さが異なるようにすれば良ぐまた、ワード線で ある下部電極配線に対しては、式 6で定義される長さだけ下部電極配線同士間で順 次段階的に長さが異なるようにすれば良い。ここで、特に R =R の
B W 場合では、式 5及 び式 6は夫々 L及び Lとなるので、上部電極配線方向及び下部電極配線方向の 1
1 2
交点間分の配線抵抗値が同じ場合は、上部及び下部電極配線はその延伸する方向 における 1交点間の間隔だけ夫々順次段階的に長さを延長すれば良い。
[0059] 次に、図 5の（a)図〜（d)図は夫々、図 4中の S — S線〜 S — S線に沿った概略
1 1 4 4
断面図である。下地基板上 13上に形成された下部電極配線 14と上部電極配線 16 の間に記憶材料体である可変抵抗体 15を配し、上部電極配線 16はコンタクト 17を 介したメタル配線 11により、ビット線デコーダ（図示せず）に接続される。下地基板 13 は半導体記憶装置を構成する周辺回路等を適宜形成した基板であると考えて良い 1S 下部電極配線 14を形成するためにその表面は絶縁膜であることが望ましい。ビ ット線デコーダに近い側の最端のセル力もコンタクト 17までの上部電極配線 16の長 さは、図 5の（d)図から（c)図、（b)図、（a)図となるに従って、式 5で定義される長さだ け順次長くなつている。なお、図 4及び図 5中ではその上部電極配線 16長の増加分 を点線で示している。
[0060] 一方、図 6の（a)図〜（d)図は夫々、図 4中の S— S線〜 S— S線に沿った概略
5 5 8 8
断面図である。下地基板上 13上に形成された下部電極配線 14と上部電極配線 16 の間に記憶材料体である可変抵抗体 15を配し、下部電極配線 14はコンタクト 17を 介したメタル配線 12により、ワード線デコーダ（図示せず）に接続される。ワード線デ コーダに近い側の最端のセル力もコンタクト 17までの下部電極配線 14の長さは、図 6の (d)図から (c)図、（b)図、（a)図となるに従って、式 6で定義される長さだけ順次 長くなつている。なお、図 4及び図 6中ではその下部電極配線 14長の増加分を点線 で示している。
[0061] 以上説明した本発明の第 2の実施形態では、上下電極配線材料と同じ材料にて負 荷抵抗体を形成するので、上部電極及び下部電極配線のレイアウト変更と!/、う簡便 な手法によって第 1の実施形態で説明した効果を容易に達成できる。
[0062] また、本発明の第 2の実施形態では、図 4に示すように、負荷抵抗体部分を占める 上部及び下部電極配線をビット線デコーダ及びワード線デコーダ方向に直線的に延 長したが、レイアウトの自由度をこれに限定するものではない。例えば、より長い負荷 抵抗体部分の配線を負荷抵抗体部分の配線が短 ヽビット線若しくはワード線側に適 宜屈曲させるようなレイアウトにより、メモリセルアレイとビット線及びワード線デコーダ の間の領域を有効に活用することができる。
[0063] 〈第 3の実施形態〉
本発明の第 3の実施形態のクロスポイント構造の半導体記憶装置は、第 2の実施形 態と同様に、図 2の 4 X 4個のメモリセルアレイを実現するための具体的一手段に関 するものである。
[0064] 図 7は図 2の 4 X 4個のメモリセルアレイの概略断面図であり、（a)図はビット線 B1に 沿った概略断面図、（b)図は同じくビット線 B4に沿った概略断面図である。本実施形 態では、第 2の実施形態と同様に、下地基板 23上に形成された下部電極配線 24と 上部電極配線 26の間に記憶材料体である可変抵抗体 25を配し、上部電極配線 26 はコンタクト 27を介したメタル配線 21により、ビット線デコーダ（図示せず）に接続され る。下地基板 23は半導体記憶装置を構成する周辺回路等を適宜形成した基板であ ると考えて良いが、下部電極配線 24を形成するためにその表面は絶縁膜であること が望ましい。本実施形態では、コンタクト 27内に所定の抵抗値を有する材料を配置し 、これを負荷抵抗体 28としている。そして、上部電極配線 26端のコンタクト 27の大き さをビット線 B1から B4で順次変えることにより、負荷抵抗体 28の抵抗値を段階的に 変化させている。即ち、ワード線デコーダに最も近いビット線 B1では最も小さいコンタ タトの大きさであり、ワード線デコーダに最も遠いビット線 B4では最も大きなコンタクト の大きさとする。
[0065] また同様に、図 7の（c)図は、図 2の 4 X 4個のメモリセルアレイのワード線 W1に沿 つた概略断面図、図 7の（d)図は同じくワード線 W4に沿った概略断面図である。本 実施形態では、第 2の実施形態と同様に、下地基板 23上に形成された下部電極配 線 24と上部電極配線 26の間に記憶材料体である可変抵抗体 25を配し、下部電極 配線 24はコンタクト 27を介したメタル配線 22により、ワード線デコーダ（図示せず）に 接続される。そして、下部電極配線 24端のコンタクト 27の大きさをワード線 W1から W 4で順次変えることにより、負荷抵抗体 28の値を段階的に変化させている。即ち、ビッ ト線デコーダに最も近いワード線 W1では最も小さいコンタクトの大きさであり、ビット 線デコーダに最も遠いワード線 W4では最も大きなコンタクトの大きさとする。
[0066] 第 1の実施形態を具体的に実現するための負荷抵抗体を形成する方法は、上述し た第 2及び第 3の実施形態の方法に限定されるものではない。例えば第 2の実施形 態で、上部電極配線或!ヽは下部電極配線の延長部分を上下電極配線よりも抵抗率 の大きな材料とすることで、負荷抵抗体部分の占有面積を第 2の実施形態で記載し た方法よりもより小さくすることができる。また、負荷抵抗体として、周辺回路のゲート 電極配線、或 ヽは半導体基板上の拡散層を利用した配線により形成するようにして も良い。
[0067] 〈第 4の実施形態〉
以上説明した第 1から第 3の実施形態では、負荷抵抗体の抵抗値の具体的な設定 例として、 4 X 4個の単純なセルアレイを以つて説明した力 本発明はこのような正方 行列的なメモリセルアレイに限定されるものでは無い。例えば、図 8に示すように、 10 X 4個の長方行列的なメモリセルアレイの場合、ビット線デコーダ 302とビット線 B1, B2, · · · , B10の間の負荷抵抗体を順次、 9R , 8R , · · · , 1R , 0に、ワード線デ
W W W
コーダ 303とワード線 Wl， W2, · · ·， W4の間の負荷抵抗体を順次、 3R， 2R， · · ·
B B
, 0とすることで、抵抗基準セル（1, 1)では負荷抵抗体が無い場合よりも相対的に配 線抵抗値が 9R + 3R大きぐまた、他のメモリセルアレイ内の任意のセルの配線抵
W B
抗の相対的な増加値も基準セル（1, 1)と同じ 9R + 3Rとすることができる。
W B
[0068] 〈第 5の実施形態〉
以上説明した第 1から第 4の実施形態では、メモリセルアレイの片方向のみ力 ビッ ト線及びワード線とビット線デコーダ及びワード線デコーダを夫々接続する場合を例 としたが、配線抵抗の低減をより小さくするために、メモリセルアレイの両側からこれら を接続する場合にも、本発明は適用できうる。即ち、図 9では、 8 X 8個のメモリセルを 有し、各ビット線は上下端の両側力もビット線デコーダ 402に、各ワード線は左右端 の両側力 ワード線デコーダ 403に接続している。ワード線 W1から W4との交点に位 置するセルのビット線のビット線デコーダ 402への電気的接続はメモリセルアレイの 上側方向からが優先され、ワード線 W5から W8との交点に位置するセルのビット線の ビット線デコーダ 402への電気的接続はメモリセルアレイの下側方向からが優先され る。また、ビット線 B1から B4との交点に位置するセルのワード線のワード線デコーダ 4 03への電気的接続はメモリセルアレイの左側方向からが優先され、ビット線 B5力ら B 8との交点に位置するセルのワード線のワード線デコーダ 403への電気的接続はメモ リセルアレイの右側方向からが優先される。なお本図では、メモリセルアレイからビット 線デコーダ 402及びワード線デコーダ 403への具体的な配線の引き回しは省略して いる。
[0069] そして、ビット線デコーダ 402とビット線 B1から B8の間の可変抵抗体を順次、 3R ,
W
2R , 1R , 0、 0， 1R , 2R , 3R とすることで、また、ワード線デコーダ 403とヮー w w w w w
ド線 W1から W8の間の可変抵抗体を順次、 3R， 2R， 1R， 0、 0， 1R , 2R , 3R
B B B B B B
とすることで基準セル（1, 1)では負荷抵抗体が無い場合よりも相対的に配線抵抗値 力 S3R + 3R大きぐまた、他のメモリセルアレイ内の任意のセルの配線抵抗の相対
W B
的な増加値も基準セル（1, 1)と同じ 3R + 3Rとすることができる。
W B
[0070] 以上説明した第 1から第 5の実施形態では、ビット線を上部電極配線に、ワード線を 下部電極配線とした力 夫々逆の組み合わせによる構成でも構わな 、。
[0071] また、上述した第 1から第 5の実施形態では、 4乃至 10本程度の比較的少ない本数 のビット線若しくはワード線を例とした力 これは説明を簡略ィ匕する為のものであり、 L SIとして商用できうるほどのメモリセル数に相当するビット線及びワード線の本数にな つても、同様な考察手順で負荷抵抗値を適宜設定することにより、メモリセルアレイ内 の任意のセルの配線抵抗のばらつきを低減出来るという本発明の効果を実現できう る。
[0072] また、上述した第 1から第 5の実施形態では、ビット線及びワード線の何れにも負荷 抵抗体を接続したが、本発明はこれに限定されるものでは無い。例えば、第 1の電極 配線の比抵抗が第 2の電極配線の比抵抗に比べて著しく大きい場合 (例えば、 R >
B
>R
Wの場合）、負荷抵抗体を片側のみに、即ち、比抵抗の小さい第 2の電極配線側 のみに負荷抵抗体を付加することで、メモリセルアレイ内の各セルまでの配線抵抗の ばらつきを低減するようにしても良い。この場合、各交点における相対的な配線抵抗 の増加はメモリセルアレイ内で完全に一定にはならないが、より問題の大きい電極配 線側の配線抵抗の影響を補うことで、多少の範囲をもつものの実質的に一定とするこ とが出来る。
[0073] また、上述した第 1から第 5の実施形態では、各ビット線若しくは各ワード線の 1本毎 に負荷抵抗体の抵抗値を順次変えるようにした力 本発明はこれに限定されるもので は無い。即ち、夫々何本かの組み合わせ毎に同じ負荷抵抗値を設定しても良いし、 ビット線デコーダ若しくはワード線デコーダにより近い部分にのみ負荷抵抗体を接続 するようにしても良い。この場合、各交点における相対的な配線抵抗の増加はメモリ セルアレイ内で完全に一定とはならないが、多少の範囲をもつものの概ね一定に近 づけることで従来の半導体記憶装置よりも配線抵抗のばらつきを低減することができ る。
[0074] また、上述した第 1から第 5の実施形態では、負荷抵抗体の付加による電圧降下に より記憶材料体に印加される実効電圧が従来のメモリセルアレイに比べて相対的に 低下してしまうという問題を内在する力 各任意のセルまでの配線抵抗値は、従来に おけるビット線デコーダ及びワード線デコーダ力 最も電気的に遠い場所に位置する セルまでの配線抵抗値と基本的に同じなので、従来の半導体記憶装置における全 てのセルの動作を保証した電圧で以つて、本発明の半導体記憶装置の全てのセル の動作が可能である。従って本発明によれば、電圧パルス発生回路で発生される電 圧を特に上昇させる必要なぐ実効電圧のばらつきを低減するという効果を奏するこ とがでさる。
[0075] また、上述した第 1から第 5の実施形態では、電圧パルス発生回路力もビット線デコ ーダ及びワード線デコーダを介して、ビット線及びワード線までの電圧降下を殆ど無 視できる程小さ 、ことを前程に記述して 、るが、これらの電圧降下が無視できな 、場 合でも、本発明の負荷抵抗体によって、これを補償するような抵抗値の設定により、 電圧パルス発生回路力ゝら第 1の電極配線を介した任意の交点までの寄生抵抗値と、 電圧パルス発生回路力ゝら第 2の電極配線を介した当該交点までの寄生抵抗値との和 力 Sメモリセルアレイ内で概ね一定となり、メモリセルアレイ内の全てのセルに対して印 加電圧が実質的に一定とすることも可能である。
[0076] また、上述した第 1から第 5の実施形態では、記憶材料体を電圧の印加により電気 抵抗が変化する可変抵抗体材料とした RRAMを例として説明した力これに限定され るものでは無ぐ強誘電体特性を有する材料、強磁性トンネル磁気抵抗効果を有す る材料等、他の記憶材料体を用いても本発明の有効性は何ら損なわれるものではな い。
[0077] また、クロスポイント構成での寄生電流低減の為、クロスポイント構造部分にダイォ ードを直列に接続した構成のメモリセルとすることもできる。該ダイオードは、記憶材 料体に対して上部電極若しくは下部電極の外側に直列に接続する構造が一般的で あるが、ダイオードを記憶材料体と上部電極との間に、若しくは記憶材料体と下部電 極との間に配置する構造としても良い。ダイオードとしては、 PNダイオード特性また はショットキーダイオード特性を示す材料、または ZnOや Bi O等のノ リスタなどが用
2 3
いられる。

Claims

請求の範囲
[1] 同方向に延伸する複数の第 1の電極配線と、前記第 1の電極配線と交差する複数 の第 2の電極配線と、前記第 1の電極配線と前記第 2の電極配線との交点にデータ を蓄積するための記憶材料体とを備えるクロスポイント構造の半導体記憶装置にお いて、
任意の前記交点までの前記第 1の電極配線の配線抵抗値と、当該交点までの前記 第 2の電極配線の配線抵抗値との和が、各任意の前記交点同士間で実質的に一定 であることを特徴とするクロスポイント構造の半導体記憶装置。
[2] 前記複数の第 1の電極配線と前記複数の第 2の電極配線の少なくとも何れか一方 側に、任意の前記交点までの前記第 1の電極配線の配線抵抗値と、当該交点までの 前記第 2の電極配線の配線抵抗値との和を、各任意の前記交点同士間で実質的に 一定にするための負荷抵抗体が接続されていることを特徴とする請求項 1に記載のク ロスポイント構造の半導体記憶装置。
[3] 前記複数の第 1の電極配線と前記複数の第 2の電極配線の各交点に前記記憶材 料体を配置してメモリセルアレイが形成され、
前記複数の第 1の電極配線と前記複数の第 2の電極配線の少なくとも何れか一方 側の、前記メモリセルアレイの外側の領域に、前記負荷抵抗体が接続されていること を特徴とする請求項 2に記載のクロスポイント構造の半導体記憶装置。
[4] 前記負荷抵抗体は、各電極配線同士間で順次段階的に抵抗値が異なることを特 徴とする請求項 2に記載のクロスポイント構造の半導体記憶装置。
[5] 前記複数の第 1の電極配線に接続されて！、る前記負荷抵抗体の抵抗値が、該電 極配線と交差する前記第 2の電極配線が延伸する方向における 1交点間分の前記 第 2の電極配線の配線抵抗値に実質的に等しい値を以つて、各負荷抵抗同士間で 順次段階的に異なることを特徴とする請求項 4に記載のクロスポイント構造の半導体 記憶装置。
[6] 前記複数の第 2の電極配線に接続されている前記負荷抵抗体の抵抗値が、該電 極配線と交差する前記第 1の電極配線が延伸する方向における 1交点間分の前記 第 1の電極配線の配線抵抗値に実質的に等しい値を以つて、各負荷抵抗同士間で 順次段階的に異なることを特徴とする請求項 4または 5に記載のクロスポイント構造の 半導体記憶装置。
[7] 前記負荷抵抗体が、前記第 1の電極配線若しくは前記第 2の電極配線の一部から 成ることを特徴とする請求項 2に記載のクロスポイント構造の半導体記憶装置。
[8] 前記第 1の電極配線の配線長が該電極配線同士間で異なるか、或いは、前記第 2 の電極配線の配線長が該電極配線同士間で異なることを特徴とする請求項 7に記載 のクロスポイント構造の半導体記憶装置。
[9] 前記第 1の電極配線が M本 (Mは自然数)の本数からなり、該電極配線が延伸する 方向における 1交点間の間隔を L、及び 1交点間分の配線抵抗値を Rとし、前記第
1 B
2の電極配線が延伸する方向における 1交点間分の前記第 2の電極配線の配線抵 抗値を R
Wとした場合、
前記複数の第 1の電極配線の配線長が、
(m- 1) X L X (R ZR )
1 W B
の長さを以つて (但し、 m= l, 2, 3, · · · , M)、各電極配線同士間で順次段階的に 異なることを特徴とする請求項 8に記載のクロスポイント構造の半導体記憶装置。
[10] 前記第 2の電極配線が N本 (Nは自然数)の本数カゝらなり、該電極配線が延伸する 方向における 1交点間の間隔を L、及び 1交点間分の配線抵抗値を R とし、前記第
2 W
1の電極配線が延伸する方向における 1交点間分の前記第 1の電極配線の配線抵 抗値を R
Bとした場合、
前記複数の第 2の電極配線の配線長が、
(n- 1) X L X (R ZR )
2 B W
の長さを以つて (但し、 n= l, 2, 3, · · · , N)、各電極配線同士間で順次段階的に異 なることを特徴とする請求項 8または 9に記載のクロスポイント構造の半導体記憶装置
[11] 同方向に延伸する複数の第 1の電極配線と、
前記第 1の電極配線と交差する複数の第 2の電極配線と、
前記複数の第 1の電極配線と前記複数の第 2の電極配線との各交点にデータを蓄 積するための記憶材料体を配置してなるクロスポイント構造のメモリセルアレイと、 前記メモリセルアレイ内の任意のメモリセルに動作電圧を印加するビット線デコーダ 、ワード線デコーダ、及び、電圧パルス発生回路と、を備えてなるクロスポイント構造 の半導体記憶装置において、
前記第 1の電極配線及び前記第 2の電極配線の少なくとも何れか一方側に接続す る、各電極配線同士間で順次段階的に抵抗値が異なる負荷抵抗体を備え、 前記負荷抵抗体を備えることで、前記電圧パルス発生回路から前記第 1の電極配 線を介した任意の前記交点までの寄生抵抗値と、前記電圧パルス発生回路から前 記第 2の電極配線を介した当該交点までの寄生抵抗値との和が、各任意の前記交 点同士間で実質的に一定であることを特徴とするクロスポイント構造の半導体記憶装 置。
[12] 前記データを蓄積する記憶材料体が、強誘電体特性を有することを特徴とする請 求項 1〜5、 7〜9及び 11の何れ力 1項に記載のクロスポイント構造の半導体記憶装 置。
[13] 前記データを蓄積する記憶材料体が、強磁性トンネル磁気抵抗効果を有すること を特徴とする請求項 1〜5、 7〜9及び 11の何れか 1項に記載のクロスポイント構造の 半導体記憶装置。
[14] 前記データを蓄積する記憶材料体が、可変抵抗体材料から成ることを特徴とする 請求項 1〜5、 7〜9及び 11の何れ力 1項に記載のクロスポイント構造の半導体記憶 装置。
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