JPH09161487A - 電気信号供給回路および半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数の回路セルの端に配置された電気信号発
生源から各回路セルへの信号の遅延時間差を少なくし、
安定した回路動作とする。 【解決手段】 電気信号供給回路において、回路セルＣ
２１〜Ｃ２６が各ノードＮ２１１〜Ｎ２１６にそれぞれ
接続され、ノードＮ２１１−Ｎ２１２間，ノードＮ２１
２−Ｎ２１３間、ノードＮ２１４−Ｎ２１５間、ノード
Ｎ２１５−Ｎ２１６間がそれぞれ抵抗Ｒ２１１，Ｒ２１
２，Ｒ２１３，Ｒ２１４を介してそれぞれ接続されてい
る。信号発生源ＳＤには抵抗Ｒ２２１を介してノードＮ
２１７が接続され、ノードＮ２１７に対しノードＮ２１
２，Ｎ２１５がそれぞれ抵抗Ｒ２２１，抵抗Ｒ２２２を
介して接続されている。信号発生源ＳＤから各回路セル
Ｃ２１〜Ｃ２６への信号配線をピラミッド型にすること
によって、各回路セルＣ２１〜Ｃ２６への遅延時間差を
低減し得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気信号供給回路
及び半導体メモリ装置に係り、特に信号の遅延時間の調
整対策に関するものである。

【０００２】

【従来の技術】近年、半導体装置の大規模化にともない
回路セルへの信号伝達の遅延時間の調整が課題となって
いる。特に大規模な半導体メモリ装置では、メモリセル
の配置位置による信号伝達の遅延時間差により誤動作を
生じたり、これを回避しようとすると高速動作が難しく
なる等の問題が生じている。例えば、米国特許４，８７
３，６６４号などに示されているように、メモリセルの
キャパシタを強誘電体材料で構成した不揮発性メモリで
は、メモリセルのキャパシタのセルプレート電極に電圧
を印加して、本体メモリセルとリファレンスメモリセル
（ダミーメモリセル）からの電荷量差を増幅器で増幅し
出力データとする。このとき、本体メモリセルとリファ
レンスメモリセルのそれぞれのプレート電極への信号伝
達の遅延時間差が生じると、両者の電荷量差が正しく出
力されず、誤動作の原因となることがある。

【０００３】以上のような、電気信号発生源から各回路
セルへの信号の伝達遅延時間の差が課題となる従来例を
図１５のブロック回路図および図１６の時間と信号レベ
ル電圧の関係図を参照しながら説明する。

【０００４】図１５において、符号と部材名との関係は
下記のようになっている。ＳＤは信号発生源、Ｃ１〜Ｃ
５は回路セル、Ｒ１１〜Ｒ１４は抵抗体、Ｎ１１〜Ｎ１
５はノードをそれぞれ示す。同図に示す回路において、
信号発生源ＳＤにノードＮ１１が接続され、さらにノー
ドＮ１１に対して４つのノードＮ１２〜Ｎ１５が順次抵
抗体Ｒ１１〜Ｒ１４を介して直列に接続されている。そ
して、各ノードＮ１１〜Ｎ１５には、それぞれ回路セル
Ｃ１〜Ｃ５が接続されている。すなわち、信号発生源Ｓ
Ｄから出力された信号が、回路セルＣ１には抵抗体を介
することなく、回路セルＣ２には抵抗体Ｒ１１を介し、
回路セルＣ３には抵抗体Ｒ１１及びＲ１２を介し、回路
セルＣ４には抵抗体Ｒ１１，Ｒ１２及びＲ１３を介し、
回路セルＣ５には抵抗体Ｒ１１，Ｒ１２，Ｒ１３及びＲ
１４を介して、それぞれ供給される。

【０００５】

【発明が解決しようとする課題】しかしながら、以上の
ような構成を有する信号供給回路においては、以下のよ
うな問題があった。

【０００６】このような構成の電気信号供給回路では、
信号発生源ＳＤの信号を論理電圧“Ｌ”から論理電圧
“Ｈ”にしたときのノードＮ１１の信号レベル電圧は図
１６の信号レベル電圧曲線２１のように、ノードＮ１５
の信号レベル電圧は信号レベル電圧曲線２２のようにな
る。つまり、ノードＮ１５がレベル“１”に達するまで
に要する時間は、ノードＮ１１がレベル“１”に達する
までの時間に比べて長い。これは、各回路セルＣ１〜Ｃ
５が有する寄生容量を含む容量と、抵抗体Ｒ１１〜Ｒ１
４とに起因するものであり、ノードＮ１５における信号
の遅延時間はノードＮ１１における信号の遅延時間に比
べて大きいことが分かる。そして、このような各回路セ
ルごとの遅延時間差は回路動作上で問題となる。

【０００７】図１５に示す信号発生源ＳＤがメモリセル
のプレート電極への電圧供給回路で、各回路セルＣ１〜
Ｃ５が本体メモリセルとリファレンスメモリセルであ
り、メモリセルキャパシタとして強誘電体を用いた不揮
発性メモリを例にとって考える。上述のごとく、電圧供
給回路から電圧が供給されたときに本体メモリセルのプ
レート電極とリファレンスメモリセルとのプレート電極
とでは、信号の伝達遅延時間の差によって所定のレベル
に達する時間が異なるので、各メモリセルから読み出さ
れる電位は、各メモリセルのプレート電極への信号の遅
延時間に差がないとしたときに読み出される電位に対し
てずれを生じる。そして、このような誤検知を防止する
ためには、読み出される電位が確定するまで充分時間が
経過した後にセンスアンプを起動する必要が生じ、高速
動作が難しくなる。また、センスアンプを起動するタイ
ミングによっては誤動作を起こすことが考えられる。

【０００８】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、多数の回路セルが配置されている場
合に各回路セルへの信号の遅延時間差を可及的に低減す
る手段を講ずることにより、動作速度の高いかつ安定し
た動作を行い得る電気信号供給回路及び半導体メモリ装
置の提供を図ることにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、請求項１〜１２に記載される電気信号
発生回路に関する手段と、請求項１３〜１８に記載され
る強誘電体メモリ装置に関する手段とを講じている。

【００１０】請求項１が講じた手段は、電気信号供給回
路として、少なくとも第１及び第２の回路セルを含む複
数の回路セルと、上記各回路セルに供給するための信号
を発生する電気信号発生源と、上記電気信号発生源から
導出され先端部で上記各回路セルに接続される配線とを
設け、上記電気信号発生源と第１の回路セルとの間の上
記配線中の抵抗値と、上記電気信号発生源と上記第２の
回路セルとの間の上記配線中の抵抗値とを同程度に設定
する構成としたものである。

【００１１】以上の構成により、信号発生源から第１，
第２の回路セルに供給される信号の遅延時間がほぼ等し
くなる。したがって、高速動作が可能となるとともに、
誤動作の少ない安定した回路動作が得られる。

【００１２】請求項２が講じた手段は、電気信号供給回
路として、複数の回路セルと、上記各回路セルに供給す
るための電気信号を発生する電気信号発生源と、上記電
気信号発生源から導出された後階層的に分岐して先端部
で上記各回路セルに接続される配線とを設ける構成とし
たものである。

【００１３】請求項２の構成により、電気信号供給回路
において、電気信号発生源からピラミッド型に構成され
た配線を通して複数の回路セルへ電気信号が伝達される
ので、電気信号発生源と各回路セルとの間のインピーダ
ンスの差が減少し、電気信号発生源から各回路セルへの
信号の遅延時間差が少なくなる。したがって、請求項１
と同様の作用が得られることになる。

【００１４】請求項３が講じた手段は、請求項２におい
て、上記配線に、上記電気信号発生源から導出される第
１の階層と、該第１の階層から１つの分岐点で分岐して
先端で上記各回路セルに接続される第２の階層とを設
け、上記第１の階層における電気信号発生源から上記分
岐点までの配線中の抵抗値が、上記第２の階層における
各回路セル間の配線中の抵抗値よりも大きいように構成
したものである。

【００１５】請求項３の構成により、各回路セルに伝達
される信号の経路において各回路セルに対して共通の抵
抗を与える第１の階層における抵抗値が大きいので、第
２の階層における抵抗値が各回路セルにおける遅延時間
に与える影響が小さくなる。したがって、各回路セル間
の遅延時間差が低減されることになる。

【００１６】請求項４が講じた手段は、請求項２におい
て、上記配線に、上記電気信号発生源から導出される第
１の階層と、該第１の階層から１つの分岐点で分岐して
先端で各回路セルに接続される第２の階層とを設け、上
記第２の階層の各先端部を各々抵抗体を介して上記各回
路セルに接続する構成としたものである。

【００１７】請求項５が講じた手段は、請求項４におい
て、上記抵抗体の抵抗値が、上記第１の階層における上
記電気信号発生源から上記第２の階層への分岐点までの
配線中の抵抗値及び上記第２の階層における各回路セル
間の配線中の抵抗値よりも大きいように構成したもので
ある。

【００１８】請求項４又は５の構成により、第２の階層
の先端部と各回路セルとの間に抵抗体が介設されている
ので、各回路セルが有する寄生容量を含む容量の影響が
第２の階層先端のノードには現れにくくなり、各回路セ
ル間の遅延時間差が低減される。

【００１９】請求項６が講じた手段は、電気信号発生回
路として、複数の回路セルと、上記回路セルに供給する
ための電気信号を発生する電気信号発生源と、上記電気
信号発生源に接続される第１層目の配線と、上記各回路
セルに接続される第２層目の配線とを設け、上記第１層
目の配線と上記第２層目の配線とは、少なくとも第１の
コンタクト及び第２のコンタクトを含む複数のコンタク
トで接続されていて、上記複数の回路セルのうち少なく
とも両端の回路セルを除く回路セルには、上記少なくと
も２つのコンタクトを介して上記電気信号発生源からの
電気信号が供給されるように構成したものである。

【００２０】請求項６の構成により、各回路セル間の遅
延時間差が可及的に低減されることになる。

【００２１】請求項７が講じた手段は、請求項６におい
て、上記第２層目の配線の一方の端部と上記第１のコン
タクトとの間の経路中の抵抗値が、上記第２層目の配線
における第１のコンタクトと第２のコンタクトとの間の
経路中の抵抗値のほぼ半分であるように構成したもので
ある。

【００２２】請求項７の構成により、各回路セル間の遅
延時間の差が可及的に低減されるとともに、同じ線幅の
配線を使用する場合には、各回路セルを等間隔に配置す
ればよいので、レイアウトが簡素化される。

【００２３】請求項８が講じた手段は、請求項６におい
て、上記複数のコンタクトのうちいずれのコンタクトも
上記第２層目の配線中の端部には存在しないように構成
したものである。

【００２４】請求項９が講じた手段は、請求項６におい
て、上記第２層目の配線の一方の端部と第１のコンタク
トとの間の配線長が、上記第２層目の配線における第１
のコンタクトと第２のコンタクトとの間の配線長のほぼ
半分であるように構成したものである。

【００２５】請求項８又は９の構成により、各回路セル
間の遅延時間差が低減されるとともに、信号発生源から
各回路セルに至る回路のうち信号が迂回して最も遠い回
路セルに到達する経路の長さが短縮されるので、遅延時
間の値そのものが低減されることになる。また、請求項
７と同様に、レイアウトが簡素化される。

【００２６】請求項１０が講じた手段は、請求項６にお
いて、上記回路セルは、少なくとも第１，第２及び第３
の回路セルを含み、上記第１層目の配線には一方の端か
ら順に第１及び第２の抵抗体が配置されていて、該各抵
抗体によって第１層目の配線が上記一方の端から順に第
１〜第３のノードに区画されており、上記第２層目の配
線には上記第１層目の配線の上記一方の端部に対応する
一方の端から順に第１〜第４の抵抗体が配置されてい
て、該各抵抗体によって上記第２層目の配線が上記一方
の端から順に第１〜第５のノードに区画されており、か
つ上記第１、第３，第５のノードは、それぞれ上記第
１，第２，第３の回路セルに接続されており、上記第１
のコンタクトは、上記第１層目の配線中の第１のノード
と第２層目の配線中の第２のノードとの間に形成されて
おり、上記第２のコンタクトは、上記第１層目の配線中
の第３のノードと第２層目の配線中の第４のノードとの
間に形成されており、上記電気信号発生源は、上記第１
層目の配線中の第２のノードに接続されており、上記第
２層目の配線において、上記第２の抵抗体の抵抗値は上
記第１の抵抗体の抵抗値よりも大きいように構成したも
のである。

【００２７】請求項１０の構成により、２つの経路を介
して電気信号が供給される回路セルと、１つの経路から
電気信号が供給される回路セルとにおける遅延時間の差
を可及的に低減することができる。

【００２８】請求項１１が講じた手段は、請求項１０に
おいて、上記第１の層目の配線中の第１の抵抗体の抵抗
値と第２の抵抗体の抵抗値とはほぼ等しく、上記第２の
抵抗体の抵抗値は、上記第１の抵抗体の抵抗値の√２倍
であるように構成したものである。

【００２９】請求項１１の構成により、２つの経路を介
して電気信号が供給される回路セルと、１つの経路から
電気信号が供給される回路セルとにおける遅延時間の差
をほぼなくすことができる。

【００３０】請求項１２が講じた手段は、請求項６にお
いて、上記回路セルは、少なくとも第１，第２及び第３
の回路セルを含み、上記第１層目の配線には一方の端か
ら順に第１〜第４の抵抗体が配置されていて、該各抵抗
体によって第１層目の配線が上記一方の端から順に第１
〜第５のノードに区画されており、上記第２層目の配線
には上記第１層目の配線の上記一方の端部に対応する一
方の端から順に第１〜第４の抵抗体が配置されていて、
該各抵抗体によって上記第２層目の配線が上記一方の端
から順に第１〜第５のノードに区画されており、かつ上
記第１、第３，第５のノードは、それぞれ上記第１，第
２，第３の回路セルに接続されており、上記第１層目の
配線と第２層目の配線との間において、上記各第１，第
２，第４，及び第５のノード同士は、第１〜第４のコン
タクトによりそれぞれ接続されており、上記電気信号発
生源は、上記第１層目の配線中の第２のノードに接続さ
れており、上記第１の層目の配線中の第１の抵抗体の抵
抗値と第２の抵抗体の抵抗値とはほぼ等しく、上記第１
層目の配線中の第１の抵抗体の抵抗値と上記第２層目の
配線中の上記第３の抵抗体の抵抗値とはほぼ等しく、上
記第２層目の配線において、上記第２の抵抗体の抵抗値
は上記第１の抵抗体の抵抗値にほぼ等しいように構成し
たものである。

【００３１】請求項１２の構成により、端部に配置され
る回路セルと、中央部に配置される回路セルとにおける
遅延時間の差をほぼなくすことができる。

【００３２】請求項１３が講じた手段は、半導体メモリ
装置として、本体メモリセルとして機能する第１及び第
２の回路セルとリファレンスメモリセルとして機能する
第３の回路セルとを少なくとも含む複数の回路セルと、
上記各回路セルに配線を介して接続され、上記各回路セ
ルに供給するための信号を発生する電気信号発生源とを
設け、上記電気信号発生源−各回路セル間の配線中の抵
抗値のうち最大値を上記電気信号発生源−第１の回路セ
ル間の配線中の抵抗値とし、上記電気信号発生源−各回
路セル間の配線中の抵抗値のうち最小値を上記電気信号
発生源−第２の回路セル間の配線中の抵抗値とし、上記
電気信号発生源−第３の回路セル間の配線中の抵抗値を
上記最大値と上記最小値との間の値となるように設定し
たものである。

【００３３】請求項１３の構成により、半導体メモリ装
置において、リファレンスメモリセルと最大，最小の遅
延時間で信号が伝達される本体メモリセルとの間の遅延
時間差が均一化されることで、半導体メモリ装置内にお
ける本体メモリセル−各リファレンスメモリセル間の遅
延時間差のうちの最大の遅延時間差が低減される。した
がって、例えば信号発生源がメモリセルのプレート電極
の駆動回路で、各回路セルが本体メモリセルとリファレ
ンスメモリセルでメモリセルキャパシタとして強誘電体
を用いた不揮発性メモリにおいても、高速動作が可能と
なり、強誘電体キャパシタの劣化およびばらつきに対し
ても誤動作しにくくなり信頼性の高い半導体メモリ装置
となる。

【００３４】請求項１４が講じた手段は、半導体メモリ
装置として、本体メモリセルとして機能する第１及び第
２の回路セルとリファレンスメモリセルとして機能する
第３の回路セルとを少なくとも含む複数の回路セルと、
上記各回路セルに配線を介して接続され、上記各回路セ
ルに供給するための信号を発生する電気信号発生源とを
設け、上記第３の回路セルを、上記第１の回路セルと上
記第２の回路セルとの間に配置したものである。

【００３５】請求項１４の構成により、本体メモリセル
である第１の回路セルとリファレンスメモリセルである
第３の回路セルとの間の遅延時間差と、本体メモリセル
である第２の回路セルと第３の回路セルとの間の遅延時
間差を可及的に小さくできる構成となる。したがって、
請求項１３と同様の作用が得られることになる。

【００３６】請求項１５が講じた手段は、半導体メモリ
装置として、複数の回路セルと、上記各回路セルに配線
を介して接続され、上記各回路セルに供給するための信
号を発生する電気信号発生源とを設け、上記複数の回路
セルを、複数の本体メモリセルと複数のリファレンスメ
モリセルとにより構成したものである。

【００３７】請求項１５の構成により、半導体メモリ装
置内の配置配線関係に基づき、各本体メモリと最も小さ
い遅延時間差でもって同時動作するリファレンスメモリ
を選択できる構成となり、特にメモリ容量が大きい場合
にも、上記請求項１３９と同様の作用が確保できること
になる。

【００３８】請求項１６が講じた手段は、請求項１５に
おいて、上記複数の回路セルは、本体メモリセルとして
機能する第１の回路セル及び第２の回路セルとリファレ
ンスメモリセルとして機能する第３の回路セル及び第４
の回路セルとを含み、上記電気信号発生源−第１の回路
セル間の配線中の抵抗値と上記電気信号発生源−第３の
回路セル間の配線中の抵抗値がほぼ同じであり、上記電
気信号発生源−第２の回路セル間の配線中の抵抗値と上
記電気信号発生源−第４の回路セル間の配線中の抵抗値
がほぼ同じであるように構成したものである。

【００３９】請求項１７が講じた手段は、請求項１５に
おいて、上記複数の回路セルは、本体メモリセルとして
機能する第１の回路セル及び第２の回路セルとリファレ
ンスメモリセルとして機能する第３の回路セル及び第４
の回路セルとを含み、上記第１の回路セルと上記第３の
回路セルとが同時に選択され、上記第２の回路セルと上
記第４の回路セルとが同時に選択されるように構成した
ものである。

【００４０】請求項１８が講じた手段は、請求項１５に
おいて、上記複数の回路セルは、本体メモリセルとして
機能する第１の回路セル及び第２の回路セルとリファレ
ンスメモリセルとして機能する第３の回路セル及び第４
の回路セルとを含み、上記電気信号発生源−第１の回路
セル間の配線中の抵抗値と上記電気信号発生源−第３の
回路セル間の配線中の抵抗値がほぼ同じであり、上記電
気信号発生源−第２の回路セル間の配線中の抵抗値と上
記電気信号発生源−第４の回路セル間の配線中の抵抗値
がほぼ同じであり、上記第１の回路セルと上記第３の回
路セルとが同時に選択され、上記第２の回路セルと上記
第４の回路セルとが同時に選択されるように構成したも
のである。

【００４１】請求項１６，１７又は１８の構成により、
各本体メモリセル−各リファレンスメモリセル間におい
て、遅延時間差がほとんどなくなるので、極めて信頼性
の高いかつ高速動作が可能な強誘電体メモリ等の半導体
メモリ装置が構成されることになる。

【００４２】

【発明の実施の形態】以下、本発明の実施形態に係る電
気信号供給回路および半導体メモリ装置について、図面
を参照しながら詳細に説明する。

【００４３】（第１の実施形態）まず、本発明の第１の
実施形態について、図１及び図２を参照しながら説明す
る。

【００４４】図１において、符号と部材名との関係は下
記の通りである。ＳＤは信号発生源、Ｃ１１〜Ｃ１５は
回路セル、Ｒ１１１〜Ｒ１２１は抵抗体、Ｎ１１１〜Ｎ
１１５はノードをそれぞれ示す。ただし、本実施形態及
び各実施形態において、抵抗体とは、一般的には信号配
線の抵抗を表すための部材であり、現実には配線以外に
抵抗性部材を介設していない。ただし、信号配線の抵抗
が無視できるほどに小さく、別途抵抗性部材を介設した
場合も含むものとする。

【００４５】同図に示す回路において、信号発生源ＳＤ
に抵抗体Ｒ１２１を介してノードＮ１１３が接続され、
各ノードＮ１１１〜Ｎ１１５には、それぞれ回路セルＣ
１１〜Ｃ１５が接続されている。そして、ノードＮ１１
１とノードＮ１１２との間には抵抗体Ｒ１１１が、ノー
ドＮ１１２とノードＮ１１３との間には抵抗体Ｒ１１２
が、ノードＮ１１３とノードＮ１１４との間には抵抗体
Ｒ１１３が、ノードＮ１１４とノードＮ１１５との間に
は抵抗体Ｒ１１４が、それぞれ介設されている。すなわ
ち、信号発生源ＳＤから出力された信号が、回路セルＣ
１１には抵抗体Ｒ１２１，Ｒ１１２及びＲ１１１を介
し、回路セルＣ１２には抵抗体Ｒ１２１及びＲ１１２を
介し、回路セルＣ１３には抵抗体Ｒ１２１を介し、回路
セルＣ１４には抵抗体Ｒ１２１及びＲ１１３を介し、回
路セルＣ１５には抵抗体Ｒ１２１，Ｒ１１３及びＲ１１
４を介して、それぞれ供給される。すなわち、本実施形
態では、回路セルＣ１１〜Ｃ１５の端部に配置された信
号発生源ＳＤが、各回路セルＣ１１〜Ｃ１５に接続され
るノード列の中央部となるノードＮ１１３に抵抗体Ｒ１
２１を介して接続されている点が、上記従来例の構成と
は異なる。

【００４６】図２は、本実施形態に係る電気信号供給回
路における信号の伝達特性を示す。同図に示すように、
信号発生源ＳＤの信号を論理電圧“Ｌ”から論理電圧
“Ｈ”にしたときのノードＮ１１３の信号レベル電圧は
信号レベル電圧曲線１１のようになり、ノードＮ１１１
あるいはＮ１１５の信号レベル電圧は信号レベル電圧曲
線１２のようになる。これは、各回路セルＣ１１〜Ｃ１
５が有する寄生容量を含む容量と抵抗体Ｒ１１１〜Ｒ１
１４による信号遅延によるものである。

【００４７】この回路構成では、ノードＮ１１３におけ
る信号遅延時間が最も小さく、ノードＮ１１１あるいは
ノードＮ１１５の信号遅延時間が最も大きくなるが、こ
の最小信号遅延時間と最大信号遅延時間の差は従来例
（図１６参照）に比べて小さくなる。例えば、各回路セ
ル間の抵抗値および各回路セルが有する寄生容量を含む
容量が同じであるとすると、遅延時間差は従来例の１／
４程度となる。

【００４８】特に、本実施形態において、抵抗体Ｒ１１
１〜Ｒ１１４の抵抗値を抵抗体Ｒ１２１の抵抗値よりも
小さくすることにより、各ノードＮ１１１〜Ｎ１１５
（回路セルＣ１１〜Ｃ１５）間における遅延時間差をよ
り小さくし得る利点がある。抵抗体Ｒ１２１の抵抗値を
大きくするためには例えば配線幅を狭くすればよい。

【００４９】また、抵抗体Ｒ１２１を含む配線と抵抗体
Ｒ１１１〜Ｒ１１４を含む配線とは、平面的に配置され
ていてもよく、立体的に配置されていてもよいものとす
る。平面的に配置された場合には１層の配線層で済むと
いう利点があり、立体的に配置された場合には、占有面
積が小さくて済むという利点がある。

【００５０】（第２の実施形態）次に、第２の実施形態
について、図３を参照しながら説明する。

【００５１】本実施形態では、６つの回路セルＣ２１〜
Ｃ２６が６つのノードＮ２１１〜Ｎ２１６にそれぞれ接
続されており、ノードＮ２１１とノードＮ２１２とは抵
抗体Ｒ２１１を介し、ノードＮ２１２とノードＮ２１３
とは抵抗体Ｒ２１２を介し、ノードＮ２１４とノードＮ
２１５とは抵抗体Ｒ２１３を介し、ノードＮ２１５とノ
ードＮ２１６とは抵抗体Ｒ２１４を介して、それぞれ接
続されている。ただし、本実施形態では、ノードＮ２１
３とノードＮ２１４とは直接には接続されていない。そ
して、信号発生源ＳＤには抵抗体Ｒ２３１を介してノー
ドＮ２１７が接続されており、さらに、ノードＮ２１７
に対し、抵抗体Ｒ２２１，Ｒ２２２を介してノードＮ２
１２，Ｎ２１５がそれぞれ接続されている。

【００５２】本実施形態に係る電気信号供給回路では、
信号発生源ＳＤから各回路セルＣ２１〜Ｃ２６への信号
配線をピラミッド型にすることによって、第１の実施形
態よりさらに各回路セルＣ２１〜Ｃ２６への遅延時間差
を低減し得る利点がある。

【００５３】（第３の実施形態）次に、第３の実施形態
について、図４を参照しながら説明する。

【００５４】本実施形態に係る各回路セルＣ２１〜Ｃ２
６と各ノードＮ２１１〜Ｎ２１６と各抵抗体Ｒ２１１〜
Ｒ２１４との接続関係は、上記図３に示す第２の実施形
態における接続関係と同様である。ただし、本実施形態
では、信号発生源ＳＤが抵抗体Ｒ２２１を介してノード
Ｎ２１２に、抵抗体Ｒ２２２を介してノードＮ２１５に
それぞれ接続されている。言い換えると、図３のノード
Ｎ２１７の位置に信号発生源ＳＤが配置されており、抵
抗体Ｒ２３１が存在しない構造となっている。

【００５５】本実施形態に係る電気信号供給回路では、
第２の実施形態と同様に信号発生源ＳＤから各回路セル
への信号配線をピラミッド型にすることによって第１の
実施形態よりさらに遅延時間差を低減し得るという効果
を発揮することができる。

【００５６】さらに、回路セルを信号発生源ＳＤから配
線を直接２方向に分岐させて配置しているため、上記第
２の実施形態に係る回路と比較して、抵抗体Ｒ２３１を
不要とできる分だけ信号発生源ＳＤから回路セルに至る
経路中の抵抗値を低減できる。したがって、信号発生源
ＳＤから最も離れた回路セルへの遅延時間の最大値が小
さくなり、回路全体の動作の高速化を図ることができ
る。

【００５７】（第４の実施形態）次に、第４の実施形態
について、図５を参照しながら説明する。

【００５８】同図に示すように、本実施形態に係る電気
信号供給回路は、上記第２の実施形態に係る電気信号供
給回路の構成（図３参照）に加え、各ノードＮ２１１〜
Ｎ２１６と各回路セルＣ２１〜Ｃ２６間に抵抗体Ｒ０１
〜Ｒ０６を介設したものである。すなわち、回路セルＣ
２１に接続されるノードＮ２０１とノードＮ２１１との
間に抵抗体Ｒ０１を介設し、回路セルＣ２２に接続され
るノードＮ２０２とノードＮ２１２との間に抵抗体Ｒ０
２を介設し、回路セルＣ２３に接続されるノードＮ２０
３とノードＮ２１３との間に抵抗体Ｒ０３を介設し、回
路セルＣ２４に接続されるノードＮ２０４とノードＮ２
１４との間に抵抗体Ｒ０４を介設し、回路セルＣ２５に
接続されるノードＮ２０５とノードＮ２１５との間に抵
抗体Ｒ０５を介設し、回路セルＣ２６に接続されるノー
ドＮ２０６とノードＮ２１６との間に抵抗体Ｒ０６を介
設している。各ノードＮ２１１〜Ｎ２１６と信号発生源
ＳＤとの接続関係及び抵抗体Ｒ２１１〜Ｒ２３１の配置
状態は、上記第２実施形態において図３に示す回路につ
いて説明した通りである。

【００５９】本実施形態に係る電気信号供給回路では、
第１および第２の実施形態と同様に信号発生源ＳＤから
各回路セルへの信号配線をピラミッド型にすることによ
って遅延時間差を低減し得るという効果を発揮すること
ができる。

【００６０】さらに、この第４の実施形態では、ピラミ
ッド型に形成された配線端である各ノードＮ２１１〜Ｎ
２１６からそれぞれ抵抗体Ｒ０１〜Ｒ０６を介して回路
セルＣ２１〜Ｃ２６が接続されているために、各回路セ
ルＣ２１〜Ｃ２６が有する寄生容量を含む容量の影響が
ノードＮ２１１〜Ｎ２１６には現れにくくなる。その結
果、遅延時間をさらに低減し得るという効果を発揮する
ことができる。

【００６１】（第５の実施形態）次に、第５の実施形態
について、図６〜図８を参照しながら説明する。

【００６２】図６は、本実施形態に係る強誘電体メモリ
装置の回路構成を概略的に示すブロック回路図である。
同図に示すように、本実施形態に係る回路は、上記第１
の実施形態に係る図１に示す半導体集積回路における回
路セルＣ１１〜Ｃ１５のうち中央に配置された回路セル
Ｃ１３をリファレンス回路セルＲＣ１で置き換えたもの
に等しい構成を有する。そして、回路セルＣ１１，Ｃ１
２，Ｃ１４，Ｃ１５が本体回路セルである。

【００６３】図７は、上記図６に示す半導体集積回路の
具体的な例である強誘電体メモリ装置の構成を示す電気
回路図である。ただし、図７は、強誘電体メモリ装置内
のメモリセルアレイの１つの列のさらにその一部のみを
示している。同図において、符号と部材名との関係は下
記の通りである。ＷＬ０〜ＷＬ７はワード線、ＲＷＬ
０，ＲＷＬ１はリファレンスワード線、ＢＬ，ＸＢＬは
非反転ビット線信号及び反転ビット線信号をそれぞれ供
給するための１対のビット線、ＣＰ０〜ＣＰ３，ＲＣＰ
０はセルプレート電極、ＣＰＤはセルプレート信号供給
源、ＳＡはセンスアンプ、ＣＣ０〜ＣＣ７は強誘電体で
形成された本体メモリセルキャパシタ、ＣＲ０，ＣＲ１
は強誘電体で形成されたリファレンスメモリセルキャパ
シタ、Ｑｎ０〜Ｑｎ７，ＱｎＲ０，ＱｎＲ１はＮチャネ
ル型トランジスタをそれぞれ示す。ただし、図７におい
て、他の列にも２つのメモリキャパシタと２つのＮチャ
ネル型トランジスタの組からなるメモリセルが配置され
ており、各セルプレート電極ＣＰ，ＲＣＰは図中行に沿
って延び、メモリセルアレイの行に配置された各メモリ
セルを接続している。

【００６４】同図に示すように、本実施形態に係る強誘
電体メモリ装置は、下記のように構成されている。セン
スアンプＳＡに各ビット線ＢＬ，ＸＢＬが接続されてい
る。本体メモリセルキャパシタＣＣ０〜ＣＣ７の一方の
電極は、それぞれＮチャネル型ＭＯＳトランジスタＱｎ
０〜Ｑｎ７を介してビット線ＢＬ又はＸＢＬに接続され
ており、各Ｎチャネル型ＭＯＳトランジスタＱｎ０〜Ｑ
ｎ７のゲートは、ワード線ＷＬ０〜ＷＬ７にそれぞれ接
続されている。また、本体メモリセルキャパシタＣＣ０
及びＣＣ１の他方の電極は共通のセルプレート電極ＣＰ
０となり、本体メモリセルキャパシタＣＣ２及びＣＣ３
の他方の電極は共通のセルプレート電極ＣＰ１となり、
本体メモリセルキャパシタＣＣ４及びＣＣ５の他方の電
極は共通のセルプレート電極ＣＰ２となり、本体メモリ
セルキャパシタＣＣ６及びＣＣ７の他方の電極は共通の
セルプレート電極ＣＰ３となっている。同様に、リファ
レンスメモリセルキャパシタＣＲ０，ＣＲ１の一方の電
極は、それぞれＮチャネル型ＭＯＳトランジスタＱｎＲ
０，ＱｎＲ１を介してビット線ＢＬ又はＸＢＬに接続さ
れており、Ｎチャネル型ＭＯＳトランジスタＱｎＲ０，
ＱｎＲ１のゲートは、ワード線ＲＷＬ０，ＲＷＬ１に接
続されている。また、リファレンスメモリセルキャパシ
タＣＲ０及びＣＲ１の他方の電極は共通のセルプレート
電極ＲＣＰ０となっている。また、セルプレート電極Ｃ
Ｐ０とＣＰ１とは抵抗体Ｒ１４を介して、セルプレート
電極ＣＰ１とＲＣＰ０とは抵抗体Ｒ１３を介して、セル
プレート電極ＲＣＰ０とＣＰ２とは抵抗体Ｒ１２を介し
て、セルプレート電極ＣＰ２とＣＰ３とは抵抗体Ｒ１１
を介してそれぞれ接続され、さらに、セルプレート電極
ＣＰ３はセルプレート信号供給源ＣＰＤに接続されてい
る。すなわち、リファレンスメモリセルキャパシタＣＲ
０及びＣＲ１用のセルプレート電極ＲＣＰＯが他のセル
プレート電極ＣＰ０〜ＣＰ３の中央に配置された構成と
なっている。

【００６５】図７に示す強誘電体メモリ装置に配置され
る各部材は、図６に示す半導体集積回路内の各要素と以
下のように対応している。各セルプレート電極ＣＰ３，
ＣＰ２，ＲＣＰ１，ＣＰ１，ＣＰ０が図６中のノードＮ
１１１，Ｎ１１２，Ｎ１１３，Ｎ１１４，Ｎ１１５にそ
れぞれ対応する。セルプレート電極ＣＰ０に接続される
本体メモリセルキャパシタＣＣ０，ＣＣ１及びＮチャネ
ル型トランジスタＱｎ０，Ｑｎ１からなるメモリセル
と、図示されていないがこの行に配置された各メモリセ
ルが図６中の本体回路セルＣ１５に対応する。同様に、
セルプレートＣＰ１に接続される各メモリセルが図６中
の本体回路セルＣ１４に対応する。また、セルプレート
電極ＲＣＰ０に接続される各リファレンスメモリセルが
図６中のリファレンス回路セルＲＣ１に対応する。同様
に、セルプレートＣＰ２,ＣＰ３に接続される各メモリ
セルがそれぞれ図６中の本体回路セルＣ１２,Ｃ１１に
対応する。

【００６６】本実施形態では、図７に示すように、リフ
ァレンスメモリセルキャパシタＣＲ０，ＣＲ１を本体メ
モリセルキャパシタＣＣＯ〜ＣＣ７の中央に配置する構
成としたので、本体メモリセルキャパシタとリファレン
スメモリセルキャパシタとの間で両者のセルプレート電
極にセルプレート信号供給源ＣＰＤから供給される信号
の同士の遅延時間の差が小さくなる。したがって、本体
メモリセルキャパシタ及びリファレンスメモリセルキャ
パシタからビット線ＢＬ又はＸＢＬに読み出される電荷
量のメモリセルの配置依存性がなくなる。その結果、安
定動作，高速動作が可能となり、強誘電体キャパシタの
劣化及びばらつきに対しても誤動作しにくい信頼性の高
い強誘電体メモリ装置とすることができる。

【００６７】図８は、図６に示す回路の各ノードにおけ
る信号レベルの時間変化を示す図である。同図中の信号
レベル曲線１３はノードＮ１１１の信号レベルを、信号
レベル曲線１４はノードＮ１１５の信号レベルを、信号
レベル曲線１５はノードＮ１１３の信号レベルをそれぞ
れ示す。すなわち、リファレンス回路セルＲＣ１の信号
レベル曲線１５は、本体回路セルの最大遅延の信号レベ
ル曲線１３、１４間を通る曲線となり、リファレンス回
路セルと本体回路セルの遅延時間の差は従来の構成に比
べて小さくなる。

【００６８】（第６の実施形態）次に、第６の実施形態
について、図９を参照しながら説明する。

【００６９】図９に示すように、本実施形態に係る強誘
電体メモリ装置の回路構成は、図１に示す第１の実施形
態に係る電気信号供給回路における６つの回路セルＣ１
１〜Ｃ１６のうちの１つの回路セルＣ１２の代わりに、
リファレンスメモリセルを構成するリファレンス回路セ
ルＲＣ１を配置したものである。そして、信号発生回路
ＳＤ，各ノードＮ１１１〜Ｎ１１５及び各抵抗体Ｒ１１
１〜Ｒ１１４及びＲ１２１の接続関係は、上記第１の実
施形態において図１について説明したとおりである。

【００７０】本実施形態においては、信号発生源ＳＤは
例えばセルプレート信号供給源である。この構成の電気
信号供給回路では、ノードＮ１１１あるいはＮ１１５が
信号発生源ＳＤの信号からの遅延時間が最大で、ノード
Ｎ１１３が信号発生源ＳＤの信号からの遅延時間が最小
である。ノードＮ１１２あるいはＮ１１４はその中間の
遅延時間となる。そして、信号発生源ＳＤからリファレ
ンスメモリセルを構成するリファレンス回路セルＲＣ１
までの信号の遅延時間が、信号発生源ＳＤから本体メモ
リセルを構成する各本体回路セルＣ１１，Ｃ１３，Ｃ１
４，Ｃ１５までの信号の最大遅延時間と最小遅延時間と
の中間値になるように、各抵抗体Ｒ１１１〜Ｒ１２１の
値等が設定されている。

【００７１】本実施形態では、このようなメモリセルア
レイの構造を有する強誘電体メモリ装置とすることによ
って、本体メモリセルを構成する各本体回路セルの信号
発生源ＳＤからの遅延時間差は第５の実施形態よりに小
さくなるとともに、信号発生源ＳＤからリファレンスメ
モリセルを構成する回路セルＲＣ１までの信号の遅延時
間が、信号発生源ＳＤから本体メモリセルを構成する回
路セルＣ１１，Ｃ１３，Ｃ１４，Ｃ１５までの信号の最
大遅延時間と最小遅延時間の中間値に設定されているの
で、さらに、安定動作、高速動作の強誘電体メモリ装置
とすることができる。

【００７２】（第７の実施形態）次に、第７の実施形態
について、図１０を参照しながら説明する。

【００７３】図１０に示すように、本実施形態に係る強
誘電体メモリ装置の回路構成は、図３に示す第２の実施
形態に係る回路における６つの回路セルＣ２１〜Ｃ２６
のうちの２つ回路セルＣ２５，Ｃ２６の代わりに、リフ
ァレンスメモリセルを構成するリファレンス回路セルＲ
Ｃ１，ＲＣ２を配置したものである。信号発生源ＳＤ，
各ノードＮ２１１〜Ｎ２１７及び各抵抗体Ｒ２１１〜Ｒ
２１４，Ｒ２２１，Ｒ２２２間の接続関係は、上記第２
の実施形態において図３について説明したとおりであ
る。

【００７４】そして、信号発生源ＳＤから各リファレン
ス回路セルＲＣ１，ＲＣ２までの遅延時間は互いに異な
るように設定されており、本体メモリセルを構成する回
路セルＣ２１〜Ｃ２４のうちの１つが動作する場合、信
号発生源ＳＤから当該回路セルまでの信号の遅延時間に
最も近い遅延時間を有するリファレンス回路セルを選択
し得るように構成されている。

【００７５】本実施形態では、図１０に示すような構成
の強誘電体メモリ装置とすることによって、上記第１の
実施形態に対する第２の実施形態の利点と同様に、信号
発生源ＳＤから各回路セルへの遅延時間差が第６の実施
形態より低減し得る利点が得られる。

【００７６】加えて、リファレンス回路セルＲＣ１，Ｒ
Ｃ２を複数箇所に設け、本体メモリセルを構成する回路
セルの選択動作する場所つまり遅延時間に応じて、複数
のリファレンス回路セルのうちのいずれかを選択し得る
構成とすることによって、本体メモリセルを構成する回
路セルとリファレンスメモリセルを構成するリファレン
ス回路セルとで、信号発生源ＳＤから供給される信号の
遅延時間差を小さくすることができ、特にメモリ容量が
大きく信号発生源ＳＤからの信号配線長さが長い強誘電
体メモリ装置において、安定動作、高速動作が可能とな
る。

【００７７】（第８の実施形態）次に、第８の実施形態
について、図１１及び図１２を参照しながら説明する。

【００７８】本実施形態に係る電気信号供給回路は、同
図に示すように、信号発生源ＳＤと、この信号発生源Ｓ
Ｄから抵抗体Ｒ３１０を介して導出される配線Ｗ３１０
と、この配線Ｗ３１０に接続される第１層目の配線と、
７つの回路セルＣ３１〜Ｃ３７と、各回路セルに接続さ
れる第２層目の配線とを備えている。そして、第１層目
の配線には２つの抵抗体Ｒ３１１，Ｒ３１２が介設さ
れ、第２層目の配線には６つの抵抗体Ｒ３２１〜Ｒ３２
６が介設されている。なお、本実施形態では、第１層目
の配線と第２層目の配線とでノードを分けて表示してい
る。第１層目の配線においては、各抵抗体Ｒ３１１，Ｒ
３１２により、３つのノードＮ３１１〜Ｎ３１３に区画
されている。また、第２層目の配線においては、各抵抗
体Ｒ３２１〜Ｒ３２６により、各回路セルＣ３１〜Ｃ３
７に直接つながる７つのノードＮ３２１〜Ｎ３２７に区
画されている。ここで、本実施形態における特徴は、第
１層目の配線と第２層目の配線との間に第１〜第３のコ
ンタクトＣＴ３１１〜ＣＴ３１３が設けられている点で
ある。すなわち、第１層目の配線中のノードＮ３１１と
第２層目の配線中のノードＮ３２２とが第１のコンタク
トＣＴ３１１により、第１層目の配線中のノードＮ３１
２と第２層目の配線中のノードＮ３２４とが第２のコン
タクトＣＴ３１２により、第１層目の配線中のノード３
１３と第２層目の配線中のノードＮ３２６とが第３のコ
ンタクトＣＴ３１３によりそれぞれ互いに接続されてい
る。言い換えると、第１層目の配線に抵抗体Ｒ３１１，
Ｒ３１２を直列に配置し、第２層目の配線に抵抗体Ｒ３
２１〜Ｒ３２６を直列に配置して、第１層目の配線の各
抵抗体Ｒ３１１，Ｒ３１２で区画される複数のノードか
ら第２層目の配線の複数のノードに複数のコンタクトを
介して信号を供給するように構成されている。

【００７９】本実施形態に係る電気信号供給回路では、
抵抗体Ｒ３１１，Ｒ３１２を配置した第１層目の配線と
抵抗体Ｒ３２１〜Ｒ３２６を配置した第２層目の配線と
を複数の点で接続することによって、両端の回路セルを
除く各回路セルに複数のコンタクトを介してつまり複数
の経路を介して信号が供給されるので、各回路セルＣ３
１〜Ｃ３７間の信号遅延時間差を低減し得るとともに、
信号発生源ＳＤから最も離れた回路セルまでの距離が短
縮されるので、最大の遅延時間つまり系が有する遅延時
間をも大幅に低減することができる。

【００８０】そして、本実施形態では、第１層目の配線
と第２層目の配線との間に複数のコンタクトＣＴ３１１
〜ＣＴ３１３が形成されており、第２層目の配線の端と
その部分に最も近い第１のコンタクトＣＴ３１１との間
の配線長が、第１のコンタクトＣＴ３１１と第２のコン
タクトＣＴ３１２との間の配線長の約半分となるように
構成されている。言い換えると、第２層目の配線に配置
されるすべてのノードＮ３２１，Ｎ３２２，Ｎ３２３，
Ｎ３２４，Ｎ３２５，Ｎ３２６，Ｎ３２７のうち偶数番
目のノードＮ３２２，Ｎ３２４，Ｎ３２６が第１層目の
配線に接続するように接続されている。つまり、第２層
目の配線のノード数が奇数（２ｍ＋１）（ｍは自然数，
本実施形態ではｍ＝３）の場合、第１層目の配線とのコ
ンタクトの数がｍ個となっている。また、本実施形態で
は、配線幅を均一としているので、第２層目の配線の端
とその部分に最も近い第１のコンタクトＣＴ３１１との
間の抵抗体Ｒ３２１の抵抗値が、第１のコンタクトＣＴ
３１１と第２のコンタクトＣＴ３１２との間に配置され
る各抵抗体Ｒ３２２，Ｒ３２３（互いに抵抗値は等し
い）のそれぞれの抵抗値の約半分となるように構成され
ている。つまり、各抵抗体３２１，３２２，３２３，３
２４，３２５，３２６の抵抗値は等しい。言い換える
と、信号配線の幅つまり断面積が同じ場合には、各回路
セル間の間隔が等しいことになる。したがって、レイア
ウトが簡素化され、製造工程を進める上では実用的に有
利な構造となる。

【００８１】次に、図１２は、図１１の回路構成を適用
した強誘電体メモリ装置のメモリセルアレイの回路図で
ある。本実施形態では、図７に示す例とは異なり、本体
メモリセルのみを表示し、リファレンスメモリセルは表
示していないが、リファレンスメモリセルはこの列中の
他の部位に配置されている。また、同図中には、１つの
列しか表示されていないが、他にも多数の列があること
はいうまでもない。

【００８２】同図において、符号と部材名との関係は下
記の通りである。ＷＬ０〜ＷＬ１３はワード線、ＢＬ，
ＸＢＬは非反転ビット線信号及び反転ビット線信号をそ
れぞれ供給するための１対のビット線、ＣＰ０〜ＣＰ６
はセルプレート電極、ＣＰＤは信号発生源としてのセル
プレート信号供給源、ＳＡはセンスアンプ、ＣＣ０〜Ｃ
Ｃ１３は強誘電体で形成された本体メモリセルキャパシ
タ、Ｑｎ０〜Ｑｎ１３はＮチャネル型トランジスタをそ
れぞれ示す。ただし、図１２において、他の列にも２つ
のメモリキャパシタと２つのＮチャネル型トランジスタ
の組からなるメモリセルが配置されており、各セルプレ
ート電極ＣＰは図中行に沿って延び、メモリセルアレイ
の行に配置された各メモリセルを接続している。

【００８３】同図に示すように、本実施形態に係る強誘
電体メモリ装置は、下記のように構成されている。セン
スアンプＳＡに各ビット線ＢＬ，ＸＢＬが接続されてい
る。本体メモリセルキャパシタＣＣ０〜ＣＣ１３の一方
の電極は、それぞれＮチャネル型トランジスタＱｎ０〜
Ｑｎ１３を介してビット線ＢＬ又はＸＢＬに接続されて
おり、各Ｎチャネル型トランジスタＱｎ０〜Ｑｎ１３の
ゲートは、ワード線ＷＬ０〜ＷＬ１３にそれぞれ接続さ
れている。また、各々１対の本体メモリセルキャパシタ
ＣＣ０及びＣＣ１、ＣＣ２及びＣＣ３等の他方の電極は
共通のセルプレート電極ＣＰ０，ＣＰ１，…となってい
る。また、セルプレート電極ＣＰ０とＣＰ１とは抵抗体
Ｒ３２６を介して、セルプレート電極ＣＰ１とＣＰ２と
は抵抗体Ｒ３２５を介して、セルプレート電極ＣＰ２と
ＣＰ３とは抵抗体Ｒ３２４を介して、セルプレート電極
ＣＰ３とＣＰ４とは抵抗体Ｒ３２３を介して、セルプレ
ート電極ＣＰ４とＣＰ５とは抵抗体Ｒ３２２を介して、
セルプレート電極ＣＰ５とＣＰ６とは抵抗体Ｒ３２１を
介してそれぞれ互いに接続されている。そして、第１層
目の配線から１つおきのセルプレート電極ＣＰ５，ＣＰ
３，ＣＰ１にコンタクトＣＴ３１１〜ＣＴ３１３が形成
されている。

【００８４】図１２に示す強誘電体メモリ装置におい
て、各セルプレート電極ＣＰ０〜ＣＰ６に接続される各
行に配置された各メモリセルが図１１中の回路セルＣ３
１〜Ｃ３７に対応する。

【００８５】本実施形態に係る強誘電体メモリ装置にお
いては、図１１及び図１２に示すような構成により、で
きるだけメモリセルアレイ中の各本体メモリセル間の遅
延時間差を低減することができる。

【００８６】（第９の実施形態）次に、第９の実施形態
について、図１３を参照しながら説明する。

【００８７】本実施形態に係る電気信号供給回路は、同
図に示すように、信号発生源ＳＤと、この信号発生源Ｓ
Ｄから抵抗体Ｒ４１０を介して導出される配線Ｗ４１０
と、この配線Ｗ４１０に接続される第１層目の配線と、
３つの回路セルＣ４１〜Ｃ４３を含む多数の回路セル
と、各回路セル間に接続される第２層目の配線とを備え
ている。そして、第１層目の配線には２つの抵抗体Ｒ４
１１，Ｒ４１２が介設され、第２層目の配線には４つの
抵抗体Ｒ４２１〜Ｒ４２４が介設されている。第１層目
の配線においては、各抵抗体Ｒ４１１，Ｒ４１２によ
り、３つのノードＮ４１１〜Ｎ４１３に区画されてい
る。また、第２層目の配線においては、各抵抗体Ｒ４２
１〜Ｒ４２４により、５つのノードＮ４２１〜Ｎ４２５
に区画されている。ここで、本実施形態における特徴
は、第１層目の配線中のノードＮ４１１と第２層目の配
線中のノードＮ４２２とが第１のコンタクトＣＴ４１１
により、第１層目の配線中のノードＮ４１３と第２層目
の配線中のノードＮ４２４とが第２のコンタクトＣＴ４
１２によりそれぞれ互いに接続されている点である。た
だし、第１層目の配線中の中央のノードＮ４１２と第２
層目の配線中のノードＮ４２３との間にはコンタクトは
形成されていない。

【００８８】さらに、本実施形態では、２方向から電荷
（信号）の供給を受ける回路セルＣ４２に接続される経
路に配置される２つの抵抗体Ｒ４２２及びＲ４２３の抵
抗値ｒ２２，ｒ２３と、１方向からのみ電荷の供給を受
ける回路セルＣ４１に接続される経路に配置される抵抗
体Ｒ４２１の抵抗値ｒ２１と関係を、下記式（１） ｒ２１：ｒ２２（＝ｒ２３）＝１：√２ （１） のように設定している。なお、もう一方の端部に配置さ
れた回路セルＣ４３に接続される経路に配置された抵抗
体Ｒ４２４の抵抗値と、中央の回路セルＣ４２に接続さ
れる経路に配置された抵抗体Ｒ４２２，Ｒ４２３の抵抗
値との間にも同様の関係が成立している。ただし、抵抗
体Ｒ４１１と抵抗体Ｒ４１２との抵抗値は等しい。この
ように設定することにより、各回路セルＣ４１，Ｃ４２
への遅延時間を等しくすることができる。その点につい
て説明する。各回路セルＣ４１，Ｃ４２の容量を 同じ
ＣＡ１とすると、下記式（２）で表される第１層目の配
線から両回路セルへの信号の遅延時間が等しいという条
件、つまり、 ｒ２１×α・ｒ２１・ＣＡ＝（ｒ２２／２）・ｒ２２・ＣＡ （２） という条件から、上記式（１）が導かれる。

【００８９】本実施形態では、以上のように設定するこ
とにより、全体として遅延時間差の少ない構成とするこ
とができる。 また、上記第８の実施形態と同様に、信
号発生源ＳＤから最も離れた回路セルまでの距離が短縮
されるので、最大の遅延時間つまり系が有する遅延間を
も大幅に低減することができる。ただし、抵抗体Ｒ４２
２の抵抗値が抵抗体Ｒ４２１の抵抗値よりも大きけれ
ば、各回路セルＣ４１，Ｃ４２における遅延時間差を可
及的に低減する効果が得られる。

【００９０】なお、図示は省略するが、本実施形態の構
成を上記図１２に示すような強誘電体メモリ装置のメモ
リセルアレイの構造に適用することも可能であることは
いうまでもない。

【００９１】なお、第１層目の配線と第２層目の配線と
の間に複数個のコンタクトを設ける場合、コンタクトの
配置方法は本実施形態のような配置方法に限定されるも
のではない。

【００９２】（第１０の実施形態）次に、第１０の実施
形態について、図１４を参照しながら説明する。

【００９３】本実施形態に係る電気信号供給回路は、同
図に示すように、信号発生源ＳＤと、この信号発生源Ｓ
Ｄから抵抗体Ｒ５１０を介して導出される配線Ｗ５１０
と、この配線Ｗ５１０に接続される第１層目の配線と、
３つの回路セルＣ５１〜Ｃ５３を含む多数の回路セル
と、各回路セル間に接続される第２層目の配線とを備え
ている。そして、第１層目の配線には４つの抵抗体Ｒ５
１１〜Ｒ５１４が介設され、第２層目の配線には４つの
抵抗体Ｒ５２１〜Ｒ５２４が介設されている。なお、本
実施形態では、第１層目の配線と第２層目の配線とでノ
ードを分けて表示している。第１層目の配線において
は、各抵抗体Ｒ５１１〜Ｒ５１４により、５つのノード
Ｎ５１１〜Ｎ５１５に区画されている。また、第２層目
の配線においては、各抵抗体Ｒ５２１〜Ｒ５２４によ
り、５つのノードＮ５２１〜Ｎ５２５に区画されてい
る。ここで、本実施形態における特徴は、第１層目の配
線と第２層目の配線との間に第１〜第４のコンタクトＣ
Ｔ５１１〜ＣＴ５１４が設けられている点である。すな
わち、第１層目の配線中のノードＮ５１１と第２層目の
配線中のノードＮ５２１とが第１のコンタクトＣＴ５１
１により、第１層目の配線中のノードＮ５１２と第２層
目の配線中のノードＮ５２２とが第２のコンタクトＣＴ
５１２により、第１層目の配線中のノードＮ５１４と第
２層目の配線中のノードＮ５２４とが第３のコンタクト
ＣＴ５１３により、第１層目の配線中のノードＮ５１５
と第２層目の配線中のノードＮ５２５とが第４のコンタ
クトＣＴ５１４によりそれぞれ互いに接続されている。
ただし、第１層目の配線中の中央のノードＮ５１３と第
２層目の配線中のノードＮ５２３との間にはコンタクト
は形成されていない。すなわち、本実施形態に係る電気
信号供給回路の構造は、上記第９の実施形態における構
造に加えて、第２層目の配線中の両端部のノードにも抵
抗体を介してコンタクトを形成したものである。

【００９４】本実施形態では、端部に配置された回路セ
ルＣ５１（及びＣ５３）も、中央に配置された回路セル
Ｃ５２も、２方向から電荷の供給を受けるので、抵抗体
Ｒ５１１，Ｒ５２１の合成抵抗値と、抵抗体Ｒ５１２，
Ｒ５２２の合成抵抗値とを同じ値に設定することによ
り、両回路セルへの遅延時間が等しくなるように設定さ
れている。ただし、抵抗体Ｒ５１２と抵抗体Ｒ５１３と
の抵抗値は等しい。

【００９５】したがって、本実施形態によっても、全体
として遅延時間差の少ない構成とすることができる。
特に、本実施形態の構成では、上記第９の実施形態に比
べ、各抵抗体の抵抗値の調整が容易であるという利点が
得られる。また、上記第８の実施形態と同様に、信号発
生源ＳＤから最も離れた回路セルまでの距離が短縮され
るので、最大の遅延時間つまり系が有する遅延間をも大
幅に低減することができる。

【００９６】なお、図示は省略するが、本実施形態の構
成を上記図１２に示すような強誘電体メモリ装置のメモ
リセルアレイの構造に適用することも可能であることは
いうまでもない。

【００９７】なお、第１層目の配線と第２層目の配線と
の間に複数個のコンタクトを設ける場合、コンタクトの
配置方法は本実施形態のような配置方法に限定されるも
のではない。

【００９８】

【発明の効果】請求項１〜５によれば、第１及び第２の
回路セルを含む複数の回路セルと電気信号発生源とを有
する電気信号供給回路において、電気信号発生源と各回
路セルとの間の配線中の抵抗値を同程度にしたので、信
号発生源から第１，第２の回路セルに供給される信号の
遅延時間をほぼ等しくでき、よって、回路動作の高速化
と安定化とを図ることができる。

【００９９】請求項６〜１２によれば、電気信号発生源
に接続される第１層目の配線と、複数の回路セルに接続
される第２層目の配線との間を複数のコンタクトで接続
し、各回路セルには複数のコンタクトを介して電気信号
が供給されるようにしたので、、各回路セル間の遅延時
間差を可及的に低減することができる。

【０１００】請求項１３〜１８によれば、半導体メモリ
装置として、電気信号発生源−リファレンスメモリセル
間の配線中の抵抗値を電気信号発生源−各本体メモリセ
ル間の配線中の抵抗値の最大値と最小値との間の値とな
るようにしたので、半導体メモリ装置内における本体メ
モリセル−各リファレンスメモリセル間の遅延時間差の
最大値を低減することができ、よって、半導体メモリ装
置の動作の高速化と信頼性の向上とを図ることができ
る。

【図面の簡単な説明】

【図１】第１の実施形態に係る電気信号供給回路の概略
的な構成を示すブロック回路図である。

【図２】第１の実施形態に係る電気信号供給回路の時間
と信号レベル電圧との関係を示す特性図である。

【図３】第２の実施形態に係る電気信号供給回路の概略
的な構成を示すブロック回路図である。

【図４】第３の実施形態に係る電気信号供給回路の概略
的な構成を示すブロック回路図である。

【図５】第４の実施形態に係る電気信号供給回路の概略
的な構成を示すブロック回路図である。

【図６】第５の実施形態に係る強誘電体メモリ装置の概
略的な構成を示すブロック回路図である。

【図７】第５の実施形態に係る強誘電体メモリ装置の電
気回路図である。

【図８】第５の実施形態に係る電気信号供給回路の時間
と信号レベル電圧との関係を示す特性図である。

【図９】第６の実施形態に係る強誘電体メモリ装置の概
略的な構成を示すブロック回路図である。

【図１０】第７の実施形態に係る強誘電体メモリ装置の
概略的な構成を示すブロック回路図である。

【図１１】第８の実施形態に係る強誘電体メモリ装置の
概略的な構成を示すブロック回路図である。

【図１２】第８の実施形態に係る強誘電体メモリ装置の
電気回路図である。

【図１３】第９の実施形態に係る強誘電体メモリ装置の
概略的な構成を示すブロック回路図である。

【図１４】第１０の実施形態に係る強誘電体メモリ装置
の概略的な構成を示すブロック回路図である。

【図１５】従来の電気信号供給回路の概略的な構成を示
すブロック回路図である。

【図１６】従来の電気信号供給回路の時間と信号レベル
電圧との関係を示す特性図である。

【符号の説明】

ＳＤ 信号発生源 Ｃ 回路セル ＲＣ リファレンス回路セル Ｒ 抵抗 Ｎ ノード ＷＬ ワード曲線 ＲＷＬ リファレンスワード線 ＢＬ ビット線 ＸＢＬ ビット線 ＣＰ セルプレート電極 ＲＣＰ セルプレート電極 ＣＰＤ セルプレート信号供給源 ＳＡ センスアンプ Ｃ 本体メモリセルキャパシタ ＣＲ リファレンスメモリセルキャパシタ Ｑｎ Ｎチャネル型ＭＯＳトランジスタ ＱｎＲ Ｎチャネル型ＭＯＳトランジスタ

Claims (18)

【特許請求の範囲】
1. 【請求項１】 少なくとも第１及び第２の回路セルを含
   む複数の回路セルと、 上記各回路セルに供給するための信号を発生する電気信
   号発生源と、 上記電気信号発生源から導出され先端部で上記各回路セ
   ルに接続される配線とを備え、 上記電気信号発生源と第１の回路セルとの間の上記配線
   中の抵抗値と、上記電気信号発生源と上記第２の回路セ
   ルとの間の上記配線中の抵抗値とが同程度に設定されて
   いることを特徴とする電気信号供給回路。
2. 【請求項２】 複数の回路セルと、 上記各回路セルに供給するための電気信号を発生する電
   気信号発生源と、 上記電気信号発生源から導出された後階層的に分岐して
   先端部で上記各回路セルに接続される配線とを備えてい
   ることを特徴とする電気信号供給回路。
3. 【請求項３】 請求項２記載の電気信号供給回路におい
   て、 上記配線は、上記電気信号発生源から導出される第１の
   階層と、該第１の階層から１つの分岐点で分岐して先端
   で上記各回路セルに接続される第２の階層とを備えてお
   り、 上記第１の階層における電気信号発生源から上記分岐点
   までの配線中の抵抗値が、上記第２の階層における各回
   路セル間の配線中の抵抗値よりも大きいことを特徴とす
   る電気信号供給回路。
4. 【請求項４】 請求項２記載の電気信号供給回路におい
   て、 上記配線は、上記電気信号発生源から導出される第１の
   階層と、該第１の階層から１つの分岐点で分岐して先端
   で各回路セルに接続される第２の階層とを備えており、 上記第２の階層の各先端部は、各々抵抗体を介して上記
   各回路セルに接続されていることを特徴とする電気信号
   供給回路。
5. 【請求項５】 請求項４記載の電気信号供給回路におい
   て、 上記抵抗体の抵抗値が、上記第１の階層における上記電
   気信号発生源から上記第２の階層への分岐点までの配線
   中の抵抗値及び上記第２の階層における各回路セル間の
   配線中の抵抗値よりも大きいことを特徴とする電気信号
   供給回路。
6. 【請求項６】 複数の回路セルと、 上記回路セルに供給するための電気信号を発生する電気
   信号発生源と、 上記電気信号発生源に接続される第１層目の配線と、 上記各回路セルに接続される第２層目の配線とを備え、 上記第１層目の配線と上記第２層目の配線とは、少なく
   とも第１のコンタクト及び第２のコンタクトを含む複数
   のコンタクトで接続されていて、 上記複数の回路セルのうち、少なくとも両端の回路セル
   を除く回路セルには、上記少なくとも２つのコンタクト
   を介して上記電気信号発生源からの電気信号が供給され
   るように構成されていることを特徴とする電気信号発生
   回路。
7. 【請求項７】 請求項６記載の電気信号発生回路におい
   て、 上記第２層目の配線の一方の端部と上記第１のコンタク
   トとの間の経路中の抵抗値が、上記第２層目の配線にお
   ける第１のコンタクトと第２のコンタクトとの間の経路
   中の抵抗値のほぼ半分であることを特徴とする電気信号
   供給回路。
8. 【請求項８】 請求項６記載の電気信号発生回路におい
   て、 上記複数のコンタクトのうちいずれのコンタクトも上記
   第２層目の配線中の端部には存在しないことを特徴とす
   る電気信号供給回路。
9. 【請求項９】 請求項６記載の電気信号発生回路におい
   て、 上記第２層目の配線の一方の端部と第１のコンタクトと
   の間の配線長が、上記第２層目の配線における第１のコ
   ンタクトと第２のコンタクトとの間の配線長のほぼ半分
   であることを特徴とする電気信号供給回路。
10. 【請求項１０】 請求項６記載の電気信号発生回路にお
    いて、 上記回路セルは、少なくとも第１，第２及び第３の回路
    セルを含み、 上記第１層目の配線には一方の端から順に第１及び第２
    の抵抗体が配置されていて、該各抵抗体によって第１層
    目の配線が上記一方の端から順に第１〜第３のノードに
    区画されており、 上記第２層目の配線には上記第１層目の配線の上記一方
    の端部に対応する一方の端から順に第１〜第４の抵抗体
    が配置されていて、該各抵抗体によって上記第２層目の
    配線が上記一方の端から順に第１〜第５のノードに区画
    されており、かつ上記第１、第３，第５のノードは、そ
    れぞれ上記第１，第２，第３の回路セルに接続されてお
    り、 上記第１のコンタクトは、上記第１層目の配線中の第１
    のノードと第２層目の配線中の第２のノードとの間に形
    成されており、 上記第２のコンタクトは、上記第１層目の配線中の第３
    のノードと第２層目の配線中の第４のノードとの間に形
    成されており、 上記電気信号発生源は、上記第１層目の配線中の第２の
    ノードに接続されており、 上記第２層目の配線において、上記第２の抵抗体の抵抗
    値は上記第１の抵抗体の抵抗値よりも大きいことを特徴
    とする電気信号発生回路。
11. 【請求項１１】 請求項１０記載の電気信号発生回路に
    おいて、 上記第１の層目の配線中の第１の抵抗体の抵抗値と第２
    の抵抗体の抵抗値とはほぼ等しく、 上記第２の抵抗体の抵抗値は、上記第１の抵抗体の抵抗
    値の√２倍であることを特徴とする電気信号発生回路。
12. 【請求項１２】 請求項６記載の電気信号発生回路にお
    いて、 上記回路セルは、少なくとも第１，第２及び第３の回路
    セルを含み、 上記第１層目の配線には一方の端から順に第１〜第４の
    抵抗体が配置されていて、該各抵抗体によって第１層目
    の配線が上記一方の端から順に第１〜第５のノードに区
    画されており、 上記第２層目の配線には上記第１層目の配線の上記一方
    の端部に対応する一方の端から順に第１〜第４の抵抗体
    が配置されていて、該各抵抗体によって上記第２層目の
    配線が上記一方の端から順に第１〜第５のノードに区画
    されており、かつ上記第１、第３，第５のノードは、そ
    れぞれ上記第１，第２，第３の回路セルに接続されてお
    り、 上記第１層目の配線と第２層目の配線との間において、
    上記各第１，第２，第４，及び第５のノード同士は、第
    １〜第４のコンタクトによりそれぞれ接続されており、 上記電気信号発生源は、上記第１層目の配線中の第２の
    ノードに接続されており、 上記第１の層目の配線中の第１の抵抗体の抵抗値と第２
    の抵抗体の抵抗値とはほぼ等しく、 上記第１層目の配線中の第１の抵抗体の抵抗値と上記第
    ２層目の配線中の上記第３の抵抗体の抵抗値とはほぼ等
    しく、 上記第２層目の配線において、上記第２の抵抗体の抵抗
    値は上記第１の抵抗体の抵抗値にほぼ等しいことを特徴
    とする電気信号発生回路。
13. 【請求項１３】 本体メモリセルとして機能する第１及
    び第２の回路セルとリファレンスメモリセルとして機能
    する第３の回路セルとを少なくとも含む複数の回路セル
    と、 上記各回路セルに配線を介して接続され、上記各回路セ
    ルに供給するための信号を発生する電気信号発生源とを
    備え、 上記電気信号発生源−各回路セル間の配線中の抵抗値の
    うち最大値が上記電気信号発生源−第１の回路セル間の
    配線中の抵抗値であり、 上記電気信号発生源−各回路セル間の配線中の抵抗値の
    うち最小値が上記電気信号発生源−第２の回路セル間の
    配線中の抵抗値であって、 上記電気信号発生源−第３の回路セル間の配線中の抵抗
    値が上記最大値と上記最小値との間の値となるように設
    定されていることを特徴とする半導体メモリ装置。
14. 【請求項１４】 本体メモリセルとして機能する第１及
    び第２の回路セルとリファレンスメモリセルとして機能
    する第３の回路セルとを少なくとも含む複数の回路セル
    と、 上記各回路セルに配線を介して接続され、上記各回路セ
    ルに供給するための信号を発生する電気信号発生源とを
    備え、 上記第３の回路セルは、上記第１の回路セルと上記第２
    の回路セルとの間に配置されていることを特徴とする半
    導体メモリ装置。
15. 【請求項１５】 複数の回路セルと、 上記各回路セルに配線を介して接続され、上記各回路セ
    ルに供給するための信号を発生する電気信号発生源とを
    備え、 上記複数の回路セルは、複数の本体メモリセルと複数の
    リファレンスメモリセルとにより構成されていることを
    特徴とする半導体メモリ装置。
16. 【請求項１６】 請求項１５記載の半導体メモリ装置に
    おいて、 上記複数の回路セルは、本体メモリセルとして機能する
    第１の回路セル及び第２の回路セルとリファレンスメモ
    リセルとして機能する第３の回路セル及び第４の回路セ
    ルとを含み、 上記電気信号発生源−第１の回路セル間の配線中の抵抗
    値と上記電気信号発生源−第３の回路セル間の配線中の
    抵抗値がほぼ同じであり、 上記電気信号発生源−第２の回路セル間の配線中の抵抗
    値と上記電気信号発生源−第４の回路セル間の配線中の
    抵抗値がほぼ同じであることを特徴とする半導体メモリ
    装置。
17. 【請求項１７】 請求項１５記載の半導体メモリ装置に
    おいて、 上記複数の回路セルは、本体メモリセルとして機能する
    第１の回路セル及び第２の回路セルとリファレンスメモ
    リセルとして機能する第３の回路セル及び第４の回路セ
    ルとを含み、 上記第１の回路セルと上記第３の回路セルとが同時に選
    択され、上記第２の回路セルと上記第４の回路セルとが
    同時に選択されるように構成されていることを特徴とす
    る半導体メモリ装置。
18. 【請求項１８】 請求項１５記載の半導体メモリ装置に
    おいて、 上記複数の回路セルは、本体メモリセルとして機能する
    第１の回路セル及び第２の回路セルとリファレンスメモ
    リセルとして機能する第３の回路セル及び第４の回路セ
    ルとを含み、 上記電気信号発生源−第１の回路セル間の配線中の抵抗
    値と上記電気信号発生源−第３の回路セル間の配線中の
    抵抗値がほぼ同じであり、 上記電気信号発生源−第２の回路セル間の配線中の抵抗
    値と上記電気信号発生源−第４の回路セル間の配線中の
    抵抗値がほぼ同じであり、 上記第１の回路セルと上記第３の回路セルとが同時に選
    択され、上記第２の回路セルと上記第４の回路セルとが
    同時に選択されるように構成されていることを特徴とす
    る半導体メモリ装置。