KR100304692B1 - 도달지연오차를최소화하는데이터처리회로 - Google Patents

Abstract

도달 지연 오차를 최소화하는 데이터 처리 회로가 개시된다.

본 발명의 데이터 처리회로는 제1 데이터 버스; 처리 제어신호에 응답하여, 제1 데이터 버스의 데이터를 처리하는 데이터 처리부; 데이터 처리부로부터 각각의 소정의 거리에서 상기 제1 데이터 버스와 연결되는 다수개의 제2 데이터 버스들; 및 제2 데이터 버스에 의해서 공급되는 데이터가 데이터 처리부에 도달하는 시간이 같아지도록, 제2 데이터 버스의 데이터 전송을 지연시키는 다수개의 지연부들을 구비한다.

본 발명의 데이터 처리회로에 의하여, 데이터 처리부에서 메모리 뱅크까지의 거리의 차이에 의하여 발생하는 도달 지연오차를 최소화하여 제어신호의 액티브 가능 구간의 마진을 증가함으로써, 반도체 장치의 오동작을 방지한다.

Description

도달 지연 오차를 최소화하는 데이터 처리 회로{Data processing circuit minimizing delay time skew}

본 발명은 반도체 장치에 관한 것으로서, 특히 데이터 처리부로부터 다수개의 데이터 관리부가 서로 다른 배선거리를 가짐으로 인하여 발생하는 지연오차를 최소화하는 데이터 처리회로에 관한 것이다.

일반적으로 반도체 장치의 동작 속도는 그 내부에 내장되는 각 회로들의 동작 속도에 의하여 결정된다. 그리고 각 회로들의 동작이 서로 조화를 이루어야, 효과적인 반도체 장치의 동작 속도를 제공할 수 있다.

반도체 장치 내에는, 일정한 데이터 처리부에 소정의 거리에 배열되는 다수개의 데이터 관리부가 존재하는 경우가 있다. 즉, 일정한 간격으로 배열되는 다수개의 메모리 뱅크로부터 출력되는 데이터가 데이터 라인을 통하여 데이터 감지증폭기에 전송되는 회로가 그 예이다. 그리고 상기 데이터 감지증폭기에 의하여 증폭되는 데이터는 소정의 제어신호에 응답하여 다시 출력 패드로 전송된다.

따라서 데이터 감지증폭기에서 가까운 거리에 배열되는 메모리 뱅크로부터 출력되는 데이터와 먼 거리에서 배열되는 메모리 뱅크로부터 출력되는 데이터 사이의 상기 데이터 감지증폭기에 도달하는 시간에는, 상당한 도달 지연오차가 발생한다.

그러므로 상기 데이터 감지증폭기의 출력을 제어하는 제어신호는 가까운 거리에 배열되는 메모리 뱅크로부터 출력되는 데이터와 먼 거리에서 배열되는 메모리 뱅크로부터 출력되는 데이터 모두가 유효한 데이터를 가지는 구간 즉, 제어신호의 액티브 가능구간에서 액티브되어야 한다. 그러므로 상기 지연오차에 의하여 상기 제어신호의 액티브 가능구간은 감소하게 된다.

그런데, 최근의 반도체 장치는 고용량화와 더불어 반도체 칩의 크기가 증가되고, 이에 따라 도달 지연오차도 증가한다.

따라서 종래와 같은 데이터 처리회로는 상기 제어신호의 액티브 가능구간의 마진(margin)을 감소시키는 문제점이 발생한다. 특히, 고주파수로 동작하는 동기식 반도체 장치에서는 상기 제어신호의 액티브 가능구간의 마진의 감소는 더욱 큰 문제점으로 작용한다.

본 발명의 목적은 도달 지연오차를 최소화하여 제어신호의 액티브 가능구간의 마진을 증가시키는 데이터 처리회로를 제공하는 것이다.

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 본 발명의 데이터 처리회로의 제1 실시예를 나타내는 도면이다.

도 2는 도 1의 실시예에서 지연부들이 내장되지 않는 경우의 주요신호의 타이밍도이고, 도 3은 도 1의 실시예에 따른 주요신호의 타이밍도이다.

도 4 내지 도 6은 각각 본 발명의 데이터 처리회로의 제2 내지 4 실시예를 나타내는 도면이다.

상기의 발명이 이루고자하는 기술적 과제를 해결하기 위한 본 발명의 데이터 처리회로는 제1 데이터 버스; 처리 제어신호에 응답하여, 상기 제1 데이터 버스의 데이터를 처리하는 데이터 처리부; 상기 데이터 처리부로부터 각각의 소정의 거리에서 상기 제1 데이터 버스와 연결되는 다수개의 제2 데이터 버스들; 및 상기 제2 데이터 버스에 의해서 공급되는 데이터가 상기 데이터 처리부에 도달하는 시간이 같아지도록, 상기 제2 데이터 버스의 데이터 전송을 지연시키는 다수개의 지연부들을 구비한다.

상기의 발명이 이루고자하는 기술적 과제를 해결하기 위한 다른 본 발명의 데이터 처리회로는 2이상 제1 데이터 버스들; 처리 제어신호에 응답하여, 상기 제1 데이터 버스들 각각의 데이터를 처리하는 데이터 처리부; 상기 데이터 처리부로부터 소정의 거리에서 상기 제1 데이터 버스에 연결되는 2이상의 제2 데이터 버스들; 적어도 하나의 상기 제2 데이터 버스에 형성되는 지연부를 구비하며,

상기 적어도 하나의 제2 데이터 버스는 상기 데이터 처리부로부터 가장 짧은 거리에 형성되는 제2 데이터 버스를 포함한다.

본 발명의 데이터 처리회로에 의하여, 데이터 처리부에서 메모리 뱅크까지의거리의 차이에 의하여 발생하는 도달 지연오차를 최소화하여 제어신호의 액티브 가능 구간의 마진을 증가함으로써, 반도체 장치의 오동작을 방지한다.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.

도 1은 본 발명의 데이터 처리회로의 제1 실시예를 나타내는 도면이다. 이를 참조하면, 본 실시예의 데이터 처리회로는 제1 데이터 버스(DIO), 데이터 처리부(10), 제2 데이터 버스들(LIO1,LIO2,LIO3,…,LIOn) 및 지연부들(11_1,11_2,11_3,…,11_n)을 구비한다.

상기 제2 데이터 버스들(LIO1,LIO2,LIO3,…,LIOn)은 상기 데이터 처리부(10)로부터 각각의 소정의 거리에 배열되어 상기 제1 데이터 버스(DIO)와 연결된다. 그리고 상기 제2 데이터 버스들(LIO1,LIO2,LIO3,…,LIOn) 각각은 메모리 뱅크들(13_1,13_2,13_3,…,13_n) 각각으로부터 출력되는 데이터를 각각의 스위치 소자들(14_1,14_2,14_3,…,14_n)을 통하여 상기 제1 데이터 버스(DIO)에 공급하는 버스 라인이다.

상기 지연부들(11_1,11_2,11_3,…,11_n)은 상기 각각의 스위치 소자들(14_1,14_2,14_3,…,14_n)과 제1 데이터 버스(DIO) 사이의 제2 데이터 버스들 내에 존재한다. 그리고 상기 지연부들(11_1,11_2,11_3,…,11_n)은 상기 제2 데이터 버스들(LIO1,LIO2,LIO3,…,LIOn) 각각을 통하여 의해서 공급되는 메모리 뱅크들(13_1,13_2,13_3,…,13_n)의 데이터가 상기 데이터 처리부(10)에 도달하는 시간이 같아지도록 한다.

바람직하게는 상기 지연부들(11_1,11_2,11_3,…,11_n) 각각은 상기 제2 데이터 버스들(LIO1,LIO2,LIO3,…,LIOn) 내에 형성되는 저항소자들(R1,R2,R3,…,Rn)로 구성하는 것이다.

그리고 상기 각 지연부들(11_1,11_2,11_3,…,11_n)의 지연특성은 상기 데이터 처리부(10)로부터 각각의 상기 제2 데이터 버스들((LIO1,LIO2,LIO3,…,LIOn) 사이의 거리에 의하여 결정된다. 즉, 상기 데이터 처리부(10)로부터 가까운 위치에 배선되는 제2 데이터 버스(예, LIO1)의 지연부는, 먼 위치에 배선되는 제2 데이터 버스(예, LIOn)의 지연부보다 적은 지연특성을 가진다.

이와 같이 각 지연부의 지연특성을 조절하여 상기 제2 데이터 버스들(LIO1,LIO2,LIO3,…,LIOn) 각각을 통하여 공급되는 메모리 뱅크들(13_1,13_2,13_3,…,13_n)의 데이터가 상기 데이터 처리부(10)에 도달하는 시간은 거의 동일하도록 제어된다.

그리고 상기 데이터 처리부(10)는 처리 제어신호(FRD)에 응답하여, 상기 제1 데이터 버스(DIO)에 의하여 전송되는 데이터를 처리한다. 즉, 상기 제1 데이터 버스(DIO)에 의하여 전송되는 데이터는 감지증폭기(15)에 의하여 데이터쌍(FDO,FDOB)으로 증폭된다. 그리고 증폭된 데이터쌍(FDO,FDOB)은 상기 처리 제어신호(FRD)의 하이레벨 활성화에 응답하여, 2개의 낸드게이트들(17,19)와 2개의 모스 트랜지스터들(p1,n1)을 거쳐서 출력신호 FDIOB로 처리된다.

도 2는 도 1의 실시예에서 지연부들(11_1,11_2,11_3,…,11_n)이 내장되지 않는 경우의 주요신호의 타이밍도이고, 도 3은 도 1의 실시예에 따른 주요신호의 타이밍도이다. 도 2와 도 3에서 동일한 참조 부호로 사용되는 신호는 동일한 신호를 나타내며, 소정의 시간구간을 나타내는 a,b는 동일한 시간구간을 나타낸다. 도 2 및 도 3을 참조하여, 도 1의 제1 실시예에 따른 본 발명의 작용효과를 설명하면 다음과 같다.

먼저 도 2와 도 1을 다시 참조하면, 외부의 클락신호(CLK, 도 1에 미도시)에 응답하여 활성하는 칼럼선택신호(CSL, 도 1에 미도시)에 의하여 메모리 뱅크들(13_1,13_2,13_3,…,13_n)의 데이터를 출력한다. 상기 출력되는 데이터는 제2 데이터 버스들(LIO1,LIO2,LIO3,…,LIOn) 및 제1 데이터 버스(DIO)를 거쳐서 상기 데이터 처리부(10)에 도달한다.

상기 데이터 처리부(10)에 도달한 데이터는 상기 데이터 처리부(10) 내의 감지증폭기(15)를 통하여 증폭된다.

도 2에서 FDO1은 상기 데이터 처리부(10)에서 가장 가까운 곳에 위치하는 메모리 뱅크(13_1)로부터 출력되는 데이터를 감지하여 증폭한 감지증폭의 출력신호를 나타낸다. 그리고 FDOn은 상기 데이터 처리부(10)에서 가장 먼 위치에 위치하는 메모리 뱅크(13_n)로부터 출력되는 데이터를 감지하여 증폭한 감지증폭의 출력신호를 나타낸다.

상기 FDOn은 상기 FDO1에 비하여 도 2의 a만큼의 지연시간이 발생한다. 따라서 상기 FDOn과 상기 FDO1이 동시에 유효한 데이터를 가지는 구간, 즉 상기 제어신호(FRD)의 활성 마진 구간은 b가 된다.

그러나, 도 3에 도시되는 바와 같이, 도 1의 상기 제2 데이터 버스들(LIO1,LIO2,LIO3,…,LIOn)에 지연부를 사용하여 상기 FDO1의 타이밍을 상기 FDOn과 일치시키면, 상기 FDOn과 상기 FDO1이 동시에 유효한 데이터를 가지는 구간, 즉 상기 제어신호(FRD)의 활성 마진 구간은 (a+b)를 그대로 유지한다.

따라서, 도 3과 같이 지연부를 사용하여 상기 FDO1의 타이밍을 상기 FDOn과 일치시키는 경우의 상기 제어신호(FRD)의 활성 마진 구간(a+b)은 도 2와 같이 지연부를 사용하지 않는 경우의 상기 제어신호(FRD)의 활성 마진 구간(b)보다 크게 된다.

도 4는 본 발명의 데이터 처리회로의 제2 실시예를 나타내는 도면으로서, 도 1의 제1 실시예를 변형한 것이다. 설명의 편의상, 도 1의 제1 실시예와 도 4의 제2 실시예에서 동일한 역할을 수행하는 요소는 동일한 참조부호를 사용한다.

도 4의 제2 실시예는 도 1의 제1 실시예와 거의 동일하며, 다만 지연부들(11_1,11_2,11_3,…,11_n)의 위치에 차이점이 있다. 즉, 지연부들(11_1,11_2,11_3,…,11_n)이 도 1의 제1 실시예에서는 제1 데이터 버스(DIO)와 스위치 소자들(14_1,14_2,14_3,…,14_n) 사이에 존재하고, 도 4의 제2 실시예에서는 각각의 스위치 소자들(14_1,14_2,14_3,…,14_n)과 각각의 메모리 뱅크들(13_1,13_2,13_3,…,13_n) 사이에 존재한다.

그리고 도 4의 제2 실시예의 지연부들(11_1,11_2,11_3,…,11_n)은 상기 제2데이터 버스 내에 형성되는 저항소자 또는 용량성 저장소자인 캐패시터를 구비한다.

그리고 그 밖의 구성 및 작용효과는 본 발명의 제1 실시예와 동일하므로 구체적인 기술은 생략한다.

도 5는 본 발명의 데이터 처리회로의 제3 실시예를 나타내는 도면으로서, 도 1의 제1 실시예를 변형한 것이다. 설명의 편의상, 도 1의 제1 실시예와 도 5의 제3 실시예에서 동일한 역할을 수행하는 요소는 동일한 참조부호를 사용한다.

도 5를 참조하면, 본 실시예의 데이터 처리회로는 제1 데이터 버스들(DIO1,DIO2,DIO3,…), 제2 데이터 버스들(LIO1,LIO2,LIO3,…), 지연부들(11_1,11_2,11_3,…) 및 데이터 처리부(10)를 구비한다.

도 5의 제3 실시예는 도 1의 제1 실시예와 거의 동일하다. 다만, 제1 데이터 버스들(DIO1,DIO2,DIO3,…)의 구성상에 차이점이 있다. 즉, 도 1의 제1 실시예에서는 다수의 제2 데이터 버스들(LIO1,LIO2,LIO3,…,LIOn)의 데이터가 동일한 제1 데이터 버스(DIO)에 전송되는 반면에, 도 5의 제3 실시예에서는 제2 데이터 버스들(LIO1,LIO2,LIO3,…,LIOn)의 데이터가 2이상의 제1 데이터 버스들(DIO1,DIO2,DIO3,…)에 전송된다.

그리고 도 5의 상기 데이터 처리부(10)는 상기 제1 데이터 버스의 수에 대응하는 감지증폭기들(15a,15b,15c,…)와 낸드(NAND) 게이트들 및 모스(MOS) 트랜지스터들로 구성된다.

그 밖의 구성 및 작용효과는 본 발명의 제1 실시예와 동일하므로 구체적인기술은 생략한다.

도 6은 본 발명의 데이터 처리회로의 제4 실시예를 나타내는 도면으로서, 도 5의 제3 실시예를 변형한 것이다. 설명의 편의상, 도 6의 제4 실시예와 도 5의 제3 실시예에서 동일한 역할을 수행하는 요소는 동일한 참조부호를 사용한다.

도 6의 제4 실시예는 도 5의 제3 실시예와 거의 동일하며, 다만 지연부들(11_1,11_2,11_3,…)의 위치에 차이점이 있다. 즉, 지연부들(11_1,11_2,11_3,…)이 도 5의 제3 실시예에서는 제1 데이터 버스들(DIO1,DIO2,DIO3,…)과 스위치 소자들(14_1,14_2,14_3,…) 사이에 존재하고, 도 6의 제4 실시예에서는 각각의 스위치 소자들(14_1,14_2,14_3,…)과 각각의 메모리 뱅크들(13_1,13_2,13_3,…) 사이에 존재한다.

그리고 도 6의 제4 실시예의 지연부들(11_1,11_2,11_3,…)은 상기 제2 데이터 버스 내에 형성되는 저항소자 또는 용량성 저장소자인 캐패시터를 구비한다.

그리고 그 밖의 구성 및 작용효과는 본 발명의 제3 실시예와 동일하므로 구체적인 기술은 생략한다.

본 명세서의 제1, 2, 3 및 4 실시예에서는 지연부의 지연특성이 데이터 처리부로부터 각각의 제2 데이터 버스까지의 거리에 따라서 모두 변화하는 것에 대하여 기술하였다. 그러나, 일부분만의 지연부의 지연특성이 조정되더라도, 제어신호의 활성 구간 마진은 상당히 증가하여 데이터 처리회로의 설계가 용이해진다. 이때에는 데이터 처리부로부터 가장 짧은 거리에 형성되는 제2 데이터 버스에 지연부를 배치하는 것이 가장 효과적일 것이다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.

따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 데이터 처리회로에 의하여, 데이터 처리부에서 메모리 뱅크까지의 거리의 차이에 의하여 발생하는 도달 지연오차를 최소화하여 제어신호의 액티브 가능 구간의 마진을 증가함으로써, 반도체 장치의 오동작을 방지한다.

Claims (8)

1. 제1 데이터 버스;

   처리 제어신호에 응답하여, 상기 제1 데이터 버스의 데이터를 처리하는 데이터 처리부;

   상기 데이터 처리부로부터 소정의 거리에서 각각 상기 제1 데이터 버스와 연결되는 다수개의 제2 데이터 버스들; 및

   상기 제2 데이터 버스들에 의해서 공급되는 데이터가 상기 데이터 처리부에 도달하는 시간이 같아지도록, 상기 제2 데이터 버스들의 데이터 전송을 지연시키는 다수개의 지연부들을 구비하며,

   상기 다수개의 지연부들 각각은,

   상기 데이터 처리부로부터 각각의 상기 제2 데이터 버스 사이의 거리에 따라서 지연특성을 달리하는 것을 특징으로 하는 데이터 처리회로.
2. 제1 항에 있어서, 상기 다수개의 지연부들 각각은,

   상기 제2 데이터 버스 내에 형성되는 저항소자를 구비하는 것을 특징으로 하는 데이터 처리회로.
3. 제1 데이터 버스;

   처리 제어신호에 응답하여, 상기 제1 데이터 버스의 데이터를 처리하는 데이터 처리부;

   상기 데이터 처리부로부터 소정의 거리에서 각각 배선되는 다수개의 제2 데이터 버스들;

   상기 제 1데이터 버스에 상기 제 2 데이터 버스들 각각을 연결하는 다수대의 스위치 소자들; 및

   상기 제2 데이터 버스들에 의해서 공급되는 데이터가 상기 데이터 처리부에 도달하는 시간이 같아지도록, 상기 제2 데이터 버스들의 데이터 전송을 지연시키는 다수개의 지연부들을 구비하며,

   상기 다수개의 지연부들 각각은,

   상기 데이터 처리부로부터 각각의 상기 제2 데이터 버스 사이의 거리에 따라서 지연특성을 달리하는 것을 특징으로 하는 데이터 처리회로.
4. 제3 항에 있어서, 상기 지연부들 각각은,

   상기 제2 데이터 버스들 내에 형성되는 저항소자들을 구비하는 것을 특징으로 하는 데이터 처리회로.
5. 제3 항에 있어서, 상기 다수개의 지연부들 각각은

   상기 제2 데이터 버스에 형성되는 용량성 저장소자를 구비하는 것을 특징으로 하는 데이터 처리회로.
6. 2이상의 제1 데이터 버스들;

   처리 제어신호에 응답하여, 상기 제1 데이터 버스들 각각의 데이터를 처리하는 데이터 처리부;

   상기 데이터 처리부로부터 소정의 거리에서 배선되는 2이상의 제2 데이터 버스들;

   상기 각 제1 데이터 버스들에 상기 각 제2 데이터 버스들을 연결하는 2이상의 스위치 소자들; 및

   상기 제2 데이터 버스들에 의해서 공급되는 데이터가 상기 데이터 처리부에 도달하는 시간이 같아지도록, 상기 제2 데이터 버스들의 데이터 전송을 지연시키는 2이상의 지연부들을 구비하며,

   상기 지연부들 각각은

   상기 데이터 처리부로부터 각각의 상기 제2 데이터 버스 사이의 거리에 따라서 지연특성을 달리하는 것을 특징으로 하는 데이터 처리회로.
7. 제6 항에 있어서, 상기 지연부들 각각은

   상기 제2 데이터 버스 내에 형성되는 저항소자를 구비하는 것을 특징으로 하는 데이터 처리회로.
8. 제6 항에 있어서, 상기 지연부들 각각은

   상기 제2 데이터 버스에 형성되는 용량성 저장소자를 구비하는 것을 특징으로 하는 데이터 처리회로.