KR20030057951A - 메모리 뱅크들이 로드 트랜지스터를 공유하는 디램 반도체장치 - Google Patents

메모리 뱅크들이 로드 트랜지스터를 공유하는 디램 반도체장치 Download PDF

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Abstract

메모리 뱅크들이 로드 트랜지스터를 공유하는 디램 반도체 장치에 관한 것으로서, 주변회로를 중심으로 상하부로 구분된 상부 메모리 뱅크와 하부 메모리 뱅크를 구비하는 디램 반도체 장치에 있어서, 상기 상부 메모리 뱅크에 복수개의 글로벌 입출력 라인들을 통해 연결되며 상기 복수개의 입출력 라인들에 실린 데이터 중 하나를 선택하여 출력하는 상부 멀티플렉서; 상기 하부 메모리 뱅크에 다른 복수개의 글로벌 입출력 라인들을 통해 연결되며 상기 다른 복수개의 입출력 라인들에 실린 데이터 중 하나를 선택하여 출력하는 하부 멀티플렉서; 상기 상부 멀티플렉서와 하부 멀티플렉서에 공통적으로 연결된 데이터 입출력 라인 및 상보 데이터 입출력 라인; 상기 데이터 입출력 라인 및 상보 데이터 입출력 라인에 실린 데이터를 감지 및 증폭하는 상부 입출력 감지증폭기; 및 상기 데이터 입출력 라인 및 상보 데이터 입출력 라인으로 소정 크기의 전류를 공급하는 로드 트랜지스터들을 구비함으로써 디램 반도체 장치의 크기가 감소된다.

Description

메모리 뱅크들이 로드 트랜지스터를 공유하는 디램 반도체 장치{DRAM semiconductor device having memory banks sharing load transistor}
본 발명은 디램 반도체 장치에 관한 것으로서, 특히 로드 트랜지스터를 공유하는 메모리 뱅크들을 구비하는 디램 반도체 장치에 관한 것이다.
디램 반도체 장치의 용량을 늘이기 위해 끊임없이 개발되고 있다. 특별히 디램 반도체 장치의 용량은 증가하는 반면 그 크기는 커지지 않거니 오히려 감소되는 방향으로 개발되고 있다. 뿐만 아니라 디램 반도체 장치의 동작 속도도 점차로 향상되고 있다.
도 1은 종래의 디램 반도체 장치의 일부를 도시한 블록도이다. 도 1을 참조하면, 종래의 디램 반도체 장치(101)는 평면상에서 주변회로(Peripheral circuit)(미도시)를 기준으로 상부와 하부로 구분되는 상부 메모리 뱅크(111)와 하부 메모리 뱅크(112), 상부 멀티플렉서(121), 하부 멀티플렉서(122), 상부 입출력 감지 증폭기(131), 하부 입출력 감지 증폭기(132) 및 로드 트랜지스터들(PN1∼PN4)을 구비한다.
상부 메모리 뱅크(111)로부터 출력되는 데이터는 글로벌 입출력 라인들(GIO1,GIOB1)에 실리며, 상부 입출력 감지 증폭기(131)는 글로벌 입출력 라인들(GIO1,GIOB1)에 실린 데이터를 감지 및 증폭하여 출력한다.
하부 메모리 뱅크(112)로부터 출력되는 데이터는 글로벌 입출력 라인들(GIO2,GIOB2)에 실리며, 하부 입출력 감지 증폭기(132)는 글로벌 입출력 라인들(GIO2,GIOB2)에 실린 데이터를 감지 및 증폭하여 출력한다.
로드 트랜지스터들(PN1∼PN4)은 글로벌 입출력 라인들(GIO1,GIOB2)에 연결되고, 로드 트랜지스터들(PN1∼PN4)은 글로벌 입출력 라인들(GIO2,GIOB2)에 연결된다. 로드 트랜지스터들(PN1∼PN4)의 게이트에는 기입 및 독출 제어 신호(PWR)가 인가되며, 디램 반도체 장치(101)의 기입 및 독출 동작에 따라 제어 신호(PWR)의 전압 레벨은 달라진다.
이와 같이, 종래에는 로드 트랜지스터들(PN1∼PN4)이 글로벌 입출력 라인들(GIO1,GIOB1)과, 글로벌 입출력 라인들(GIO2,GIOB2)에 별개로 연결됨으로써 디램 반도체 장치(101)의 크기가 커진다. 또한, 로드 트랜지스터들(PN1∼PN4)에 기입 및 독출 제어 신호(PWR)가 인가됨에 따라 디램 반도체 장치(101)의 기입 및 독출 동작이 복잡하다. 로드 트랜지스터들(PN1∼PN4)의 수가 많고 그 제어가 복잡함에 따라 디램 반도체 장치(101)의 크기가 커지며, 그에 의해 디램 반도체 장치(101)의 제조 원가가 향상된다. 따라서, 디램 반도체 장치(101)의 수익을 증대시키기 위해서는 그 크기를 감소시킬 필요가 있다.
본 발명의 목적은 크기가 감소되고 제어가 용이한 디램 반도체 장치를 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 디램 반도체 장치의 일부를 도시한 블록도이다.
도 2는 본 발명의 바람직한 실시예에 다른 디램 반도체 장치의 일부를 도시한 블록도이다.
상기 기술적 과제를 이루기 위하여 본 발명은,
주변회로를 중심으로 상하부로 구분된 상부 메모리 뱅크와 하부 메모리 뱅크를 구비하는 디램 반도체 장치에 있어서, 상기 상부 메모리 뱅크에 복수개의 글로벌 입출력 라인들을 통해 연결되며 상기 복수개의 입출력 라인들에 실린 데이터 중 하나를 선택하여 출력하는 상부 멀티플렉서; 상기 하부 메모리 뱅크에 다른 복수개의 글로벌 입출력 라인들을 통해 연결되며 상기 다른 복수개의 입출력 라인들에 실린 데이터 중 하나를 선택하여 출력하는 하부 멀티플렉서; 상기 상부 멀티플렉서와 하부 멀티플렉서에 공통적으로 연결된 데이터 입출력 라인 및 상보 데이터 입출력 라인; 상기 데이터 입출력 라인 및 상보 데이터 입출력 라인에 실린 데이터를 감지 및 증폭하는 상부 입출력 감지증폭기; 및 상기 데이터 입출력 라인 및 상보 데이터 입출력 라인으로 소정 크기의 전류를 공급하는 로드 트랜지스터들을 구비하는 디램 반도체 장치를 제공한다.
바람직하기는, 상기 로드 트랜지스터들은 각각 PMOS 트랜지스터이며, 상기 PMOS 트랜지스터의 게이트는 접지된다.
바람직하기는 또한, 상기 데이터 입출력 라인과 상보 데이터 입출력 라인들에 연결된 로드 트랜지스터들은 각각 복수개이다.
상기 본 발명에 의하여 디램 반도체 장치의 크기가 감소되고 제어가 용이해진다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 바람직한 실시예에 다른 디램 반도체 장치의 일부를 도시한 블록도이다. 도 2를 참조하면, 본 발명의 디램 반도체 장치(201)는 상부 메모리 뱅크(211), 하부 메모리 뱅크(212), 상부 멀티플렉서(221), 하부 멀티플렉서(222), 상부 입출력 감지 증폭기(231) 및 로드 트랜지스터들(PN1,PN2)을 구비한다.
상부 메모리 뱅크(211)와 하부 메모리 뱅크(212)는 각각 데이터가 저장되는 곳으로서, 주변회로(미도시)를 중심으로 평면적으로 상부와 하부로 구분된다.
상부 멀티플렉서(221)는 복수개의 글로벌 입출력 라인들(GIO1,GIOB1)을 통해 상부 메모리 뱅크(211)에 연결된다. 상부 멀티플렉서(221)는 복수개의 글로벌 입출력 라인들(GIO1,GIOB1)에 실린 데이터가 입력될 때 그 중 하나를 선택하여 출력한다.
하부 멀티플렉서(222)는 복수개의 글로벌 입출력 라인들(GIO2,GIOB2)을 통해 하부 메모리 뱅크(212)에 연결된다. 하부 멀티플렉서(222)는 복수개의 글로벌 입출력 라인들(GIO2,GIOB2)에 실린 데이터가 입력될 때 그 중 하나를 선택하여 출력한다.
데이터 입출력 라인(DIO) 및 상보 데이터 입출력 라인(DIOB)은 상부 멀티플렉서(221)와 하부 멀티플렉서(222)에 공통적으로 연결되며, 상부 멀티플렉서(221)와 하부 멀티플렉서(222)로부터 출력되는 데이터를 전송한다.
상부 입출력 감지 증폭기(231)는 데이터 입출력 라인(DIO) 및 상보 데이터 입출력 라인(DIOB)에 실린 데이터를 감지 및 증폭하여 출력한다. 상부 입출력 감지 증폭기(231)는 외부에서 입력되는 데이터(DIO1)를 데이터 입출력 라인(DIO)과 상보 데이터 입출력 라인(DIOB)을 통해서 상부 메모리 뱅크(211)와 하부 메모리 뱅크(212) 중 하나로 전송하여 저장한다.
데이터 입출력 라인(DIO) 및 상보 데이터 입출력 라인(DIOB)에는 로드 트랜지스터들(PN1,PN2)이 연결되며, 데이터 입출력 라인(DIO) 및 상보 데이터 입출력 라인(DIOB)에 소정 크기의 전류를 공급한다. 로드 트랜지스터들(PN1,PN2)은 각각 PMOS 트랜지스터로 구성할 수 있다. 이 때, PMOS 트랜지스터의 게이트는 접지되며, 이로 인하여 로드 트랜지스터들(PN1,PN2)에는 제어 신호가 추가로 인가될 필요가 없다. 즉, 도 1에 도시된 디램 반도체 장치(101)와 같이 기입 및 독출 동작에 따라제어되는 제어 신호(PWR)가 필요없다. 따라서, 디램 반도체 장치(201)의 기입 및 독출 동작이 간단해진다.
데이터 입출력 라인(DIO)과 상보 데이터 입출력 라인(DIOB)에는 각각 복수개의 로드 트랜지스터들이 연결될 수 있다. 이렇게 함으로써 데이터 입출력 라인(DIO)과 상보 데이터 입출력 라인(DIOB)의 전류 구동 능력이 향상되어 상부 입출력 감지 증폭기(231)는 데이터 입출력 라인(DIO)과 상보 데이터 입출력 라인(DIOB)에 실린 데이터를 보다 정확하게 감지할 수 있다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면 상부 메모리 뱅크(211)와 하부 메모리 뱅크(212)에 데이터를 전달하거나 또는 상부 메모리 뱅크(211)와 하부 메모리 뱅크(212)로부터 출력되는 데이터를 전송하는 데이터 입출력 라인(DIO)과 상보 데이터 입출력 라인(DIOB)이 로드 트랜지스터들(PN1,PN2)을 공유함으로써 로드 트랜지스터들(PN1,PN2)의 수가 종래에 비해 감소된다. 따라서, 디램 반도체 장치(201)의 크기가 감소된다. 또한, 로드 트랜지스터들(PN1,PN2)에는 디램 반도체장치(201)의 기입 및 독출 동작에 따른 제어 신호가 인가되지 않기 때문에 디램 반도체 장치(201)의 기입 및 독출 동작이 간단하다.

Claims (4)

  1. 주변회로를 중심으로 상하부로 구분된 상부 메모리 뱅크와 하부 메모리 뱅크를 구비하는 디램 반도체 장치에 있어서,
    상기 상부 메모리 뱅크에 복수개의 글로벌 입출력 라인들을 통해 연결되며 상기 복수개의 입출력 라인들에 실린 데이터 중 하나를 선택하여 출력하는 상부 멀티플렉서;
    상기 하부 메모리 뱅크에 다른 복수개의 글로벌 입출력 라인들을 통해 연결되며 상기 다른 복수개의 입출력 라인들에 실린 데이터 중 하나를 선택하여 출력하는 하부 멀티플렉서;
    상기 상부 멀티플렉서와 하부 멀티플렉서에 공통적으로 연결된 데이터 입출력 라인 및 상보 데이터 입출력 라인;
    상기 데이터 입출력 라인 및 상보 데이터 입출력 라인에 실린 데이터를 감지 및 증폭하는 상부 입출력 감지증폭기; 및
    상기 데이터 입출력 라인 및 상보 데이터 입출력 라인으로 소정 크기의 전류를 공급하는 로드 트랜지스터들을 구비하는 것을 특징으로 하는 디램 반도체 장치.
  2. 제1 항에 있어서, 상기 로드 트랜지스터들은 각각 PMOS 트랜지스터인 것을특징으로 하는 디램 반도체 장치.
  3. 제2 항에 있어서, 상기 PMOS 트랜지스터의 게이트는 접지된 것을 특징으로 하는 디램 반도체 장치.
  4. 제1 항에 있어서, 상기 데이터 입출력 라인과 상보 데이터 입출력 라인들에 각각 복수개의 로드 트랜지스터들이 연결된 것을 특징으로 하는 디램 반도체 장치.
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* Cited by examiner, † Cited by third party
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KR100821579B1 (ko) * 2006-09-15 2008-04-15 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 테스트 방법

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