JPH04159689A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH04159689A
JPH04159689A JP2287890A JP28789090A JPH04159689A JP H04159689 A JPH04159689 A JP H04159689A JP 2287890 A JP2287890 A JP 2287890A JP 28789090 A JP28789090 A JP 28789090A JP H04159689 A JPH04159689 A JP H04159689A
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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/12Group selection circuits, e.g. for memory block selection, chip selection, array selection

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野コ この発明は半導体記憶装置に関し、特に複数のメモリア
レイブロックを含む半導体記憶装置に関する。
[従来の技術] 第13図は、従来のスタティックランダムアクセスメモ
リ(以下、SRAMと呼ぶ)の一部分の構成を示す回路
図である。この半導体記憶装置は特開昭61−1907
86号公報に示されている。
第13図において、メモリセルアレイ10は、複数のワ
ード線WL、ワード線WLに交差する複数のビット線対
BL、BLおよびそれらの交点に設けられた複数のメモ
リセルMCを含む。このメモリセルアレイ10は4行4
列の構成を有する。
各ビット線対BL、BLはビット線負荷トランジスタQ
ll、Q12を介して第1の電源線v1に接続されてい
る。また、各ビット線対BL、BLはトランスファゲー
トトランジスタQ13.G14を介して入出力線対I1
0.I10に接続されている。
Xデコーダ20は、Xアドレス信号に応答してワード線
選択回路40を活性化するための信号を出力する。ワー
ド線選択回路40は、複数のワード線WLに対応して複
数のNORゲートG2を含む。各NORゲートG2の出
力は対応するワード線WLに与えられる。Xデコーダ3
0は、Yアドレス信号に応答してビット線選択回路60
を活性化するための信号を出力する。ビット線選択回路
60は、複数のビット線対BL、BLに対応して複数の
NORゲートG3を含む。各NORゲートG3の出力は
、対応するトランスファゲートトランジスタQ13.G
14のゲートに与えられる。
入出力線対I10.I10には、差動増幅型のローカル
センスアンプLSAおよび書込みドライバWDが接続さ
れている。ローカルセンスアンプLSAおよび書込みド
ライバWDが読出し/書込み増幅回路50を構成する。
ローカルセンスアンプLSAは、バイポーラトランジス
タQ21.Q22およびNチャネルMOSトランジスタ
Q23を含む。このローカルセンスアンプLSAは、セ
ンスアンプ選択回路70の出力に応答して活性化され、
入出力線対I 10゜I10間の電位差を検出および増
幅し、増幅された電位差を読出しデータバスRa、Rb
に与える。
書込みドライバWDは、NチャネルMOSトランジスタ
Q31〜Q34を含む。トランジスタQ31は第1の電
源線■1と入出力線I10との間に接続され、トランジ
スタQ33は第1の電源線v1と入出力線I10との間
に接続される。トランジスタQ32は第2の電源線v2
と入出力線I10との間に接続され、トランジスタQ3
4は第2の電源線v2と入出力線I10との間に接続さ
れる。トランジスタQ31.Q34のゲートに書込みデ
ータバスWaが接続される。トランジスタQ32.Q3
3のゲートには書込みデータバスWbが接続される。書
込みデータバスWa、Wbには書込みアンプ80の出力
が与えられる。
一方、読出しデータバスRa、Rbには、出力回路90
が接続されている。出力回路90は、クランプ電位発生
回路CL、電流検出型のメインセンスアンプMSAおよ
びECLレベル出力回路OCを含む。
クランプ電位発生回路CLは、ダイオードD1、バイポ
ーラトランジスタQ41および抵抗R1を含む。ダイオ
ードD1は第1の電源線V1とトランジスタQ41のコ
レクタとの間に接続される。
トランジスタQ41のベースには定電流発生用基準電位
VRが与えられ、エミッタは抵抗R1を介して第2の電
源線v2に接続される。トランジスタQ41および抵抗
R1が定電流源を構成する。
メインセンスアンプMSAは、クランプ用トランジスタ
Q42.Q43、エミッタフォロワトランジスタQ44
.G45、レベルシフト用ダイオードD2.D3、抵抗
R2,R3および定電流源C8I〜C34を含む。トラ
ンジスタQ42.  G43のコレクタはそれぞれ抵抗
R2,R3を介して第1の電源線v1に接続される。ト
ランジスタQ42.Q43のベースにはクランプ電位発
生回路CLの出力が与えられる。トランジスタQ42の
エミッタは読出しデータバスRbおよび定電流源C81
に接続される。トランジスタQ43のエミッタは読出し
データバスRaおよび定電流源C82に接続される。ト
ランジスタQ44.Q45のベースにはそれぞれ抵抗R
2,R3の出力が与えられる。トランジスタQ44のエ
ミッタはダイオードD2を介して定電流源C83に接続
される。
トランジスタQ45のエミッタはダイオードD3を介し
て定電流源C84に接続される。
ECLレベル出力回路OCは、バイポーラトランジスタ
Q51〜Q54および抵抗R4,R5を含む。トランジ
スタQ51のベースにはダイオードD3の出力か与えら
れ、トランジスタQ52のベースにはダイオードD2の
出力が与えられる。
また、トランジスタQ53のベースには基準電位VRが
与えられる。トランジスタQ54のエミッタからデータ
出力が得られる。
第14図および第15図はメモリセルMCの構成の例を
示す回路図である。第14図には高抵抗負荷型NMOS
メモリセルが示される。第15図にはCMO8型メモウ
メモリセルれる。
第14図のメモリセルは、NチャネルMOSトランジス
タQ1〜Q4および負荷抵抗R6,R7を含む。ノード
Nl、N2に相補なデータが保持される。
第15図のメモリセルは、NチャネルMOSトランジス
タQ1〜Q4およびPチャネルMO8I−ランジスタQ
5.Q6を含む。このメモリセルにおいても同様に、ノ
ードN1.N2に相補なデータが保持される。
第16図は、第13図の主要部を示す回路図である。第
16図を参照しながら第13図のSRAMの動作を説明
する。
Xデコーダ20からワード線選択回路40内の1つのN
ORゲートG2の2つの入力端子にローレベルの信号が
与えられると、ワード線WLの電位がハイレベルになる
。このとき、ワード線選択回路40内の他のNORゲー
トG2の2つの入力端子のうち少なくとも1つにはハイ
レベルの信号が与えられる。そのため、他のワード線W
Lの電位はローレベルとなっている。一方、Yデコーダ
30からビット線選択回路60内の1つのNORゲート
G3の2つの入力端子にローレベルの信号が与えられる
。それにより、そのNORゲートG3の出力がハイレベ
ルになり、対応するトランスファゲートトランジスタQ
13.G14がオンする。それにより、1つのメモリセ
ルMCが選択される。
今、メモリセルMC内のノードN1の電位がハイレベル
に保持され、ノードN2の電位がローレベルに保持され
ているとする。このとき、トランジスタQ1は非導通状
態にあり、トランジスタQ2は導通状態にある。
データの読出し時には、書込みアンプ80の出力はとも
にローレベルに固定されている。ワード線WLの電位が
ハイレベルであるときには、メモリセルMC内のトラン
スファゲートトランジスタQ3.G4はともに導通状態
にある。
ここで、第1の電源線v1の電位を接地電位(=Ov)
とし、第2の電源線■2の電位をV5E  (ECLI
OK(7)場合+;!−5,2V) とt6゜Nチャネ
ルMOSトランジスタを負荷として用いているので、ビ
ット線BLの電位VBIはNチャネルMOSトランジス
タのしきい値電圧vthだけ接地電位より低いレベルと
なる。したがって、vB、=−vth となる。また、ビット線BLの電位vB9はビット線負
荷トランジスタQ12のオン抵抗によりΔVだけ低下す
る。したがって、 Va 2 =−V t h−ΔV となる。ここで、ΔVはビット線振幅と呼ばれ、通常5
0mV〜500mV程度である。このビット線振幅はビ
ット線負荷トランジスタの大きさにより調整される。
ビット線振幅はトランスファゲートトランジスタQ13
.Q14を介して入出力線対I10,110に現れる。
このビット線振幅がローカルセンスアンプLSAにより
増幅され、電流出力として読出しデータバスRa、Rb
に出力される。このとき、ビット線BLの電位がハイレ
ベル、ビット線BLの電位がローレベルであるので、入
出力線I10の電位がハイレベル、入出力線I10の電
位がローレベルになる。そのため、トランジスタQ21
のみが導通状態になり、読出しデータバスRaにはセン
ス電流が流れる。他方、読出しデータバスRbには電流
が流れない。
読出しデータバスRa、Rbの電位はクランプ電位発生
回路CLおよびクランプ用トランジスタQ42.Q43
により一定のクランプ電位■。Lにクランプされる。ク
ランプ電位VCLは、クランプ電位発生回路CLの出力
電位(−VD)およびクランプ用トランジスタQ42.
Q43のベース・エミッタ間電圧VB2により与えられ
、次のようになる。
Vc L =Vo  VB E メインセンスアンプMSAにおいて、クランプ用トラン
ジスタQ43を通してセンス電流が抵抗R3に流れる。
このため、抵抗R3の出力においては、抵抗R2の出力
よりセンス電流分だけ電圧降下が大きくなる。したがっ
て、抵抗R3からはローレベルの電位が出力される。
抵抗R2,R3の出力間の電位差がエミッタフォロアト
ランジスタQ44.Q45およびレベルシフト用ダイオ
ードD2.D3を介してECLレベル出力回路OCに出
力される。ECLレベル出力回路OcI:よりECLレ
ベルのデータが出力される。このようにして、読出し動
作が行なわれる。
データの書込み時には、一方のビット線の電位がローレ
ベルに引き下げられ、他方のビット線の電位がハイレベ
ルに引き上げられる。たとえば、第16図のメモリセル
MCに反転データを書込む場合には、書込みアンプ80
により書込みデータバスWaの電位がローレベルにされ
、書込みデータバスwbの電位がハイレベルにされる。
それにより、書込みドライバWD内のトランジスタQ3
1、Q34が非導通状態になり、トランジスタQ32、
Q33が導通状態になる。したがって、入出力線I10
の電位がローレベルになり、入出力線I10の電位がハ
イレベルになる。その結果、ビット線BLの電位がロー
レベルになり、ビット線BLの電位がハイレベルになる
。このようにして、書込み動作が行なわれる。
ところで、このようなSRAMにおいては、集積度の向
上に伴って、分割ワード線技術を使用してメモリアレイ
を多ブロックに分割する構成方法が採用されている。こ
の分割ワード線技術はたとえば特公昭62−28516
号公報に開示されている。
さらに、アクセスタイムの増加の防止のために同一の入
出力線対に接続されるビット線対の数を少なくすること
、および、同一のチップ上でのデータ構成(たとえば1
ビツト構成および4ビツト構成)の切換えを簡単にする
ことを目的として、各ブロックが4〜16のサブブロッ
クに分割され、4〜16のサブブロックに対応して4〜
16のローカルセンスアンプが配置される。これらのロ
ーカルセンスアンプの出力をマルチプレクスすることに
より1ビツト構成のデータ出力が得られる。
第17図〜第21図は、上記のようにブロック分割およ
びサブブロック分割が行なわれたメモリセルアレイを有
する半導体記憶装置の例を示すブロック図である。これ
らの例では、メモリセルアレイが8ブロツクに分割され
、各ブロックが4サブブロツクに分割されている。
第17図の半導体記憶装置においては、メインワード線
駆動回路として働ぐXデコーダ2がメモリセルアレイ1
aの端部に配置されている。
このメモリセルアレイ1aは分割ワード線技術を用いて
8個のブロックBKI〜BK8に分割され、各ブロック
は4個のサブブロックSO〜S3に分割されている。4
個のサブブロックSO〜S3に対応して4個の読出し/
書込み増幅回路AO〜A3が配置されている。読出し/
書込み増幅回路は第13図に示されるローカルセンスア
ンプLSAおよび書込みドライバWDを含む。
8個のブロックBKI〜BK8に対応して8個のワード
線選択回路41〜48が設けられている。
また、メモリセルアレイ1aの一方の側部にはブロック
セレクタ3aが配置されている。ブロックセレクタ3a
の出力信号はブロック選択線BSI〜BS8を介してそ
れぞれワード線選択回路41〜48に与えられている。
一方、メモリセルアレイ1aの他方の側部には、4ビツ
ト構成のデータに対応して4個の入出力回路I00〜I
O3が配置されている。ブロックBK1〜BK8の各々
に対応する4個の読出し/書込み増幅回路AO〜A3は
、4組の読出し/書込みデータバス(以下、データバス
と呼ぶ)RWO〜RW3を介してそれぞれ4個の入出力
回路I00〜IO3に接続されている。
なお、図を簡単にするため、Yデコーダ30およびビッ
ト線選択回路60(第13図参照)は省略されている。
次に、第17図の半導体記憶装置の動作を簡単に説明す
る。なお、Yアドレス系の回路の動作は第13図に関す
る説明を参照し、ここではYアドレス系の回路の動作の
説明は省略する。
分割ワード線技術を用いた半導体記憶装置においては、
通常、ブロックセレクタ3aの出力信号により複数のブ
ロックのうちいずれか1つのみが活性化される。第17
図において、Xデコーダ2の複数の出力信号のうちいず
れか1つおよびブロックセレクタ3aの複数の出力信号
のうちいずれか1つが選択状態になり、これらの2つの
出力信号の組合せにより1つのブロック内の1つのワー
ド線(ローカルワード線)が選択される。
ここで、たとえばブロックBKIが選択される場合を考
える。ブロックセレクタ3aによりブロック選択線BS
1の信号が活性状態になる。また、Xデコーダ2の複数
の出力信号のうちいずれか1つが活性状態になる。それ
により、ブロックBK1内の1つのローカルワード線が
駆動される。その結果、そのローカルワード線に接続さ
れた複数のメモリセルが選択される。
このとき、ブロックBKIに対応する読出し/書込み増
幅回路AO〜A3が活性化され、その他のブロックBK
2〜BK8に対応する読出し/書込み増幅回路AO−A
3は活性化されない。その結果、ブロックBKIに対応
する読出し/書込み増幅回路AO〜八3と入出力回路1
00〜IO3との間でデータバスRWO〜RW3を介し
てデータの読出しまたは書込み動作が行なわれる。
このように、分割ワード線技術を用いた半導体記憶装置
では、多ブロックに分割されたメモリセルアレイ内の1
ブロツクのみが活性化されて読出しおよび書込み動作が
行なわれる。
第18図の半導体記憶装置においては、メモリセルアレ
イ1aの中央部にXデコーダが配置され、その−吉例に
ブロックBKI〜BK4が配置され、その他方側にブロ
ックBK5〜BK8が配置されている。
第19図の半導体記憶装置においては、各ビット線対を
その中央部で2分割することによりメモリセルアレイ1
aが2分割されている。さらに、メモリセルアレイ1a
の中央部にXデコーダ2a。
2bが配置されている。Xデコーダ2aの一方側にはブ
ロックBKI、BK2が配置され、他方側にはブロック
BK5.BK6が配置されている。
Xデコーダ2bの一方側にはブロックBK3.  BN
4が配置され、他方側にはブロックBK7.  BN2
が配置されている。
第20図の半導体記憶装置においては、メモリセルアレ
イ1aの一端部にXデコーダ2が配置され、その他端部
にブロックセレクタ3aが配置されている。
第21図の半導体記憶装置においては、メモリセルアレ
イ1aの中央部にXデコーダおよびブロックセレクタを
含むXデコーダ・ブロックセレクタ23aが配置されて
いる。Xデコーダ・ブロックセレクタ23aの一方側に
ブロックBKI〜BK4が配置され、他方側にブロック
BK5〜BK8が配置されている。
第18図〜第21図の半導体記憶装置においては、各部
分の配置が第17図の半導体記憶装置と異なるだけであ
り、その構成は同様である。また、第18図〜第21図
の半導体記憶装置の動作も、第17図の半導体記憶装置
の動作と同様である。
[発明が解決しようとする課題] 第17図〜第21図の半導体記憶装置においては、通常
、データバスRWO〜RW3はチップCHの長辺方向に
沿って配置される。そのため、データバス上WO〜RW
3の配線長が長く、各データバスの負荷容量も大きくな
る。そのため、データバスRWO−RW3におけるC号
の遅延時間が太き(なるという第1の問題がある。
そこで、たとえば特開平2−101697号公報に開示
されるように、各読出しデータバスの配線長を短(する
ために各続出しデータバスを複数の配線部分に分割する
という方法が採用されることがある。
しかし、この場合においても、半導体記憶装置の内部に
おけるデータ構成(ビット幅)が4ビツト構成、8ビツ
ト構成、16ビツト構成のように広がってくると、デー
タバスのための配線領域の幅も次第に大きくなる。各続
出しデータバスのために2本の配線が必要であり、各書
込みデータバスのために2本の配線が必要である。した
がって、たとえば、16ビツト構成の場合には、合計で
64本の配線がチップの長辺に沿って配置されることに
なる。そのため、チップ上に大きな配線領域を必要とす
るという東2の問題がある。
また、第20図および第21図に示される半導体記憶装
置のように、ブロックセレクタがXデコーダと同じ方向
に配置されると、ブロックセレクタの出力信号を伝達す
るブロック選択線BSI〜BS8の長さが、駆動すべき
ブロックまでの長さにより決まる。そのため、ブロック
選択線851〜838間に配線長の差が生じ、配線長の
差によってブロック選択線の負荷容量の差が大きくなる
その結果、半導体記憶装置の内部でブロックセレクタの
出力信号の遅延時間に差が生じてしまう。
第22図に示されるように、たとえば、ブロック選択線
BS5の電位がハイレベルからローレベルに低下してか
らブロック選択線BSIの電位がローレベルからハイレ
ベルに変化するまでの間に時間差t1が生じる。これに
より、どのブロック内のメモリセルも選択されない期間
が生じる。
第23図に示されるように、たとえば、ブロック選択線
BSIの電位がハイレベルである期間とブロック選択線
BS5の電位がノ1イレベルである期間とが重なる期間
t2が生じる。これにより、同時に複数のブロック内の
メモリセルが選択される二重選択が生じる。
そのため、データの書込み時に誤書込みが生じたり、デ
ータの続出時にアクセス時間が大きくなるという第3の
問題がある。
この発明の目的は、半導体記憶装置においてデータバス
上の信号の遅延時間を小さくするとともにデータバスの
配線領域を少なくすることである。
この発明の他の目的は、ブロック選択線上の信号の遅延
時間の差に基づく誤動作を防止することである。
[課題を解決するための手段] 第1の発明にかかる半導体記憶装置は、複数のメモリア
レイブロック、複数の入出力手段、複数のデータバスお
よび選択手段を含む。
複数のメモリアレイブロックは複数の領域の各々に設け
られ、複数のメモリセルをそれぞれ含む。
複数の入出力手段は複数ビットに対応して設けられ、デ
ータを入力または出力する。複数のデータバスは複数の
入出力手段に対応して設けられる。
複数のメモリアレイブロックの各々は複数の領域のいず
れかに設けられる。複数の入出力手段の各々および対応
するデータバスは複数の領域のいずれかに設けられる。
複数のメモリアレイブロックの各々は同じ領域内の1ま
たは2以上の入出力手段に対応して1または2以上のサ
ブブロックを含む。複数のデータバスの各々は、同じ領
域内の対応する入出力手段と、同じ領域内の複数のメモ
リアレイブロックに含まれる対応するサブブロックとの
間に接続される。
選択手段は、複数ビットからなるデータの読出しまたは
書込みのために、複数の領域の各々において、複数のメ
モリアレイのいずれかを同時に選択する。
第2の発明にかかる半導体記憶装置は、複数の第1のメ
モリアレイブロック、複数の第2のメモリアレイブロッ
ク、選択手段および複数のブロック選択線を備える。
複数の第1のメモリアレイブロックは第1の領域に設け
られ、複数のメモリセルをそれぞれ含む。
複数の第2のメモリアレイブロックは第2の領域に設け
られ、複数のメモリセルをそれぞれ含む。
選択手段は第1の領域と第2の領域との間に配置され、
複数の第1のメモリアレイブロックのいずれかおよび複
数の第2のメモリアレイブロックのいずれかを同時に選
択する。複数のブロック選択線は、選択手段からの出力
を複数の第1および第2のメモリアレイブロックに伝達
する。
複数のブロック選択線の各々は、複数のブロック選択線
の長さが等しくなるように、選択手段と複数の第1のメ
モリアレイブロックのいずれかとの間および選択手段と
複数の第2のメモリアレイブロックのいずれかとの間に
接続される。
[作用コ 第1の発明にかかる半導体記憶装置においては、各メモ
リアレイブロックは、同じ領域内の入出力手段と同じ数
のサブブロックに分割されている。
また、各データバスは、同じ領域内の対応する入出力手
段と対応するサブブロックとの間に接続されている。各
領域内で複数のメモリアレイブロックのいずれかが同時
に選択される。これにより、複数の入出力手段に対応し
て、複数ビットのデータの読出しまたは書込みのために
複数のサブブロックが選択される。
このように、複数のデータしくスが半導体チップ上の複
数の領域に割り振られているので、各データバスの配線
長が短縮される。したがって、各データバスの容量が小
さくなり、信号の遅延時間が小さくなる。また、データ
バスの配線領域が縮小される。
第2の発明にかかる半導体記憶装置においては、それぞ
れのブロック選択線の長さが等しいので、ブロック選択
線の間で容量の差がなくなる。そのため、複数のブロッ
ク選択線を介して伝達される選択手段の出力信号の遅延
時間に差がなくなる。
したがって、どのメモリアレイブロックも選択されない
期間が生じることもな(、同時に複数のメモリセルアレ
イブロックが選択される二重選択が生じることもない。
その結果、データの誤書込みおよびアクセス時間の拡大
が防止される。
[実施例] 以下、この発明の実施例を図面を参照しながら詳細に説
明する。
第1図は、この発明の第1の実施例による半導体記憶装
置の主要部の構成を示すブロック図である。
第1図において、メモリセルアレイ1の一方の端部にX
デコーダ2が配置され、メモリセルアレイ1の一方の側
部にブロックセレクタ3が配置されている。メモリセル
アレイ1は8個のブロックBKI〜BK8に分割され、
各ブロックは2つのサブブロックに分割されている。ブ
ロックBKI〜BK8はそれぞれサブブロックlla、
llb〜18a、18bを含む。サブブロック11a1
11b 〜18a、18bに対応して、読出し/書込み
増幅回路51a、51b〜58a、58bが設けられて
いる。また、8個のブロックBKI〜BK8に対応して
、8個のワード線選択回路41〜48が設けられている
メモリセルアレイ1の他方の側部には、4ビツト構成の
データに対応して4個の入出力回路I00〜IO3が配
置されている。入出力回路I00はデータバスRWOを
介して読出し/書込み増幅回路51a〜54aに接続さ
れている。入出力回路101はデータバスRWIを介し
て読出し/書込み増幅回路51b〜54bに接続されて
いる。
一方、入出力回路102はデータバスRW2を介して読
出し/書込み増幅回路55a〜58aに接続されている
。入出力回路103はデータバスRW3を介して読出し
/書込み増幅回路55b〜58bに接続されている。
このように、ブロックBKI〜BK4の各々は、2つの
入出力回路I00.IOIに対応して2つのサブブロッ
クに分割され、プロ・ツクBK5〜BK8の各々は、2
つの入出力回路■02.  IO3に対応して2つのサ
ブブロックに分割されている。
ブロックBKI〜BK4、読出し/書込み増幅回路51
a、51b 〜54a、54bおよび入出力回路I00
.IOIは、チップCH上の領域A内に配置されている
。また、プロ・ツクBK5〜BK8、読出し/書込み増
幅回路55a、55b〜58a、58bおよび入出力回
路102.IO3は、チップCH上の領域B内に配置さ
れている。
そのため、データバスRWO,RWIが領域A内に割り
振られ、データバスRW2.RW3が領域B内に割り振
られる。したがって、データノくスRWO〜RW3の各
々の配線長が短くなる。また、データバスRWO−RW
3のための配線領域が小さくなる。
第2図は分割ワード線技術を説明するための図である。
第2図には、第1図に示されるブロックBK1.BK2
の部分が示される。
Xデコーダ2には複数のメインワード線WLが接続され
ている。各メインワード線WLは、メモリセルアレイ1
(第1図)の一方の端部から他方の端部まで延びている
。ブロックBKI、BK2の各々には、複数のローカル
ワード線LWLが配置されている。ワード線選択回路4
1.42の各々は、複数のローカルワード線LWLに対
応して複数のANDゲートG1を含む。ワード線選択回
路41内の各ANDゲートG1の一方の入力端子は対応
するメインワード線WLに接続され、他方の入力端子は
ブロックセレクタ3からのブロック選択線BSIに接続
される。また、各ANDゲートG1の出力端子は対応す
るローカルワード線LWLに接続される。ワード線選択
回路42内の各ANDゲートG1の一方の入力端子は対
応するメインワード線WLに接続され、他方の入力端子
はブロックセレクタ3からのブロック選択線BS2に接
続される。各ANDゲートG1の出力端子は対応するロ
ーカルワード線LWLに接続される。
ブロックBKI内のサブブロックllaの構成を第3図
に示す。他のサブブロックの構成も箪3図に示す構成と
同様である。
サブブロックlla内には、複数のローカルワード線L
WLに交差するように複数のビット線対BL、B丁が配
置されている。複数のローカルワード線LWLと複数の
ビット線対BL、丁τとの交点にメモリセルMCが設け
られる。各メモリセルMCは、たとえば第14図または
第15図に示される構成を有する。
各ビット線対BL、BLはビット線負荷トランジスタQ
ll、Q12を介して茶1の電源線V1に接続される。
また、各ビット線対BL、BLは、トランスファゲート
トランジスタQ13.Q14を介して入出力線対I10
.I10に接続される。
なお、第3図においては、図を簡単にするために、Yデ
コーダおよびビット線選択回路は省略されている。しか
し、実際には、第13図の構成と同様に、Yデコーダお
よびビット線選択回路が接続される。
入出力線対I10.I10には読出し/書込み増幅回路
51aが接続される。読出し/書込み増幅回路51aは
、第13図の読出し/書込み増幅回路50と同様に、ロ
ーカルセンスアンプLSAおよび書込みドライバWDを
含む。読出し/書込み増幅回路51aには、読出しデー
タバスRa。
Rbおよび書込みデータバスWa、Wbが接続される。
読出しデータバスRa、Rbおよび書込みデータバスW
a、WbがデータバスRWOを構成する。
なお、読出しデータバスが1本の配線から構成されても
よく、書込みデータバスが1本の配線から構成されても
よい。また、データの読出しおよび書込みのために共通
のデータバスを用いてもよい。
第4図は、ブロックセレクタ3の構成の一例を示す図で
ある。第4図のブロックセレクタ3は同一の構成を有す
る2つのセレクタ31.32およびプリデコーダ33を
含む。セレクタ31の出力端子にはブロック選択線B 
S 1〜BS4が接続される。セレクタ32の出力端子
にはブロック選択線BS5〜BS8が接続される。プリ
デコーダ33は、アドレス信号ADIを受け、そのアド
レス信号ADIをプリデコードする。プリデコーダ33
の出力はセレクタ31およびセレクタ32の両方に与え
られる。したがって、セレクタ31,32の対応する出
力端子に接続されるブロック選択線が同時に活性化され
る。たとえば、第4図に丸印で示すようにブロック選択
線BSI、BS5が同時に活性化される。
第5図は、ブロックセレクタ3の構成の他の例を示すブ
ロック図である。第5図のブロックセレクタ3は、セレ
クタ34およびプリデコーダ35を含む。セレクタ34
は4つの出力端子T1〜T4を有する。出力端子T1に
はブロック選択線BSl、BS5が接続され、出力端子
T2にはブロック選択線BS2.BS6が接続される。
出力端子T3にはブロック選択線BS3.BS7が接続
され、出力端子T4にはブロック選択線BS4゜BS8
が接続される。
プリデコーダ35は、アドレス信号ADIを受け、その
アドレス信号ADIをプリデコードする。
セレクタ34は、プリデコーダ35の出力に応答して、
出力端子T1〜T4のうちいずれか1つを活性化する。
したかって、同時に2つのブロック選択線が活性化され
る。たとえば、第5図に丸印で示されるように、ブロッ
ク選択線BSI、BS5が同時に活性化される。
第6図は、この実施例の半導体記憶装置の全体の構成の
一例を示す図である。第6図の半導体記憶装置では、内
部的に4ビツト構成のデータの読出しおよび書込み動作
が行なわれ、かつ、チップCHの外部にも4ビツト構成
のデータの読出しおよび書込みが行なわれる。
第6図において、外部から与えられるアドレス信号AD
Iはアドレスバッファ7を介してブロックセレクタ3に
与えられる。また、外部から与えられるアドレス信号A
D2はアドレスバッフ76を介してデコーダ2人に与え
られる。デコーダ2Aは、XデコーダおよびYデコーダ
(第13図参照)を含む。4つの入出力回路100〜I
O3は、4つの外部端子に接続される。
第7図は、この実施例の半導体記憶装置の全体の構成の
他の例を示すブロック図である。第7図の半導体記憶装
置では内部的に4ビツト構成のデータの読出しおよび書
込み動作が行なわれ、かつ、外部には1ビツト構成のデ
ータの読出しおよび書込みが行なわれる。
第7図において、4つの入出力回路100〜I03はマ
ルチプレクサ8に接続されている。マルチプレクサ8は
、1つの外部端子に接続されている。マルチプレクサ8
は、4つの入出力回路I00〜IO3から与えられる4
ビツトのデータのうち1ビツトを選択し、それを外部端
子に出力する。
また、マルチプレクサ8は、外部から与えられる1ビツ
トのデータを、4つの入出力回路100〜I03のうち
いずれか1つに入力する。
次に、第1図の半導体記憶装置の動作を説明する。この
半導体記憶装置では、メモリセルアレイ1が見かけ上8
ブロックに分割されているが、実際の動作は4ブロック
分割のメモリセルアレイの動作と同様である。
なお、Yアドレス系の回路の動作については第13図に
関する説明を参照し、ここでは、Yアドレス系の回路の
動作の説明は省略する。
ブロックセレクタ3は、ブロック選択線BS1〜BS4
のうちいずれか1つおよびブロック選択線BS5〜BS
8のうちいずれか1つを同時に選択し、選択されたブロ
ック選択線の電位をハイレベルにする。また、Xデコー
ダ2は、複数のメインワード線WLのうちいずれか1つ
を選択し、その選択されたメインワード線WLの電位を
ハイレベルにする(第2図参照)。それにより、ブロッ
クBK1〜BK4のうちいずれか1つのブロック内の1
つのローカルワード線LWLの電位がハイレベルになり
、ブロックBK5〜BK8のうちいずれか1つのブロッ
ク内の1つのローカルワード線LWLの電位がハイレベ
ルになる。
たとえば、ブロック選択線BSI、BS5の電位が同時
にハイレベルになると、ブロックBKI内の1つのロー
カルワード線LWLおよびブロックBKS内の1つのロ
ーカルワード線LWLの電位がハイレベルになる。
このとき、読出し/書込み増幅回路51a、51b、5
5a、55bが活性化され、その他の読出し/書込み増
幅回路52a、52b 〜54a。
54b、56a、56b 〜58a、58bは活性化さ
れない。
第2図を参照すると、ブロック選択線BSIの電位がハ
イレベルになり、複数のメインワード線WLのうちいず
れか1つの電位がハイレベルとなる。それにより、対応
するANDゲートG1に接続されるローカルワード線L
WLの電位がハイレベルに駆動される。
第1図において、読出し/書込み増幅回路51a、51
bと入出力回路I00.IOIとの間でデータバスRW
O,RWIを介してデータの読出しまたは書込み動作が
行なわれる。また、読aし/書込み増幅回路55a、5
5bと入出力回路■○2.  IO2との間でデータバ
スRW2.RW3を介してデータの読出しまたは書込み
動作か行なわれる。
このように、上記の実施例では、データバスRWO−R
W3の配線長がチップCHの長辺の約半分の長さに短縮
される。また、データバスRWO。
RWIの配線領域とデータバスRW2.RW3の配線領
域とがそれぞれ別の領域に設けられる。そのため、配線
領域の幅が短縮される。
第8図は、この発明の第2の実施例による半導体記憶装
置の主要部の構成を示すブロック図である。
第8図の半導体記憶装置においては、半導体チップCH
上の領域Aと領域Bとの間にXデコーダ2が配置されて
いる。Xデコーダ2の一方の側にブロックBKI〜BK
4が配置され、他方の側にブロックBK5〜BK8が配
置される。メモリセルアレイ1の一方の側部にはブロッ
クセレクタ3が配置される。その他の部分の構成は第1
図の半導体記憶装置の構成と同様である。
第9図は、この発明の第3の実施例による半導体記憶装
置の主要部の構成を示すブロック図である。
第9図の半導体記憶装置においては、各ビット線対をそ
の中央部で2分割することによりメモリセルアレイ1が
2分割されている。半導体チップCH上の領域Aと領域
Bとの間にXデコーダ2a。
2bが配置される。Xデコーダ2aの一方の側にはブロ
ックBKI、BK2が配置され、他方の側にはブロック
BK5.BK6が配置される。Xデコーダ2bの一方の
側にはブロックBK3.BK4が配置され、他方の側に
はブロックBK7.  BK8が配置される。メモリセ
ルアレイ1の一方の側部にブロックセレクタ3が配置さ
れる。入出力回路I00.IOIは領域A内に配置され
、入出力回路102,103は領域B内に配置される。
入出力回路I00はデータバスRWOを介して読出し/
書込み増幅回路51a〜54aに接続され、入出力回路
I01はデータバスRWIを介して読出し/書込み増幅
回路51b〜54bに接続される。入出力回路102は
データバスRW2を介して読出し/書込み増幅回路55
a〜58aに接続され、入出力回路I03はデータバス
RW3を介して読出し/書込み増幅回路55b〜58b
に接続される。ブロックセレクタ3はメモリセルアレイ
1の一方の側部に配置される。その他の部分の構成は、
第1図の半導体記憶装置の構成と同様である。
第10rI!:iは、この発明の第4の実施例による半
導体記憶装置の主要部の構成を示すブロック図である。
第10図の半導体記憶装置においては、Xデコーダおよ
びブロックセレクタを含むXデコーダ・ブロックセレク
タ23がチップCH上の領域Aと領域Bとの間に配置さ
れる。第9図の半導体記憶装置と同様に、各ビット線対
をその中央部で2分割することによりメモリセルアレイ
1が2分割される。Xデコーダ・ブロックセレクタ23
の一方の側にはブロックBKI〜BK4が配置され、他
方の側にはブロックBK5〜BK8が配置される。
その他の部分の構成は、第9図の半導体記憶装置の構成
と同様である。
第8図1、第9図および第10図の半導体記憶装置にお
いては、ブロックBKI〜BK8、Xデコーダおよびブ
ロックセレクタの配置が第1図の半導体記憶装置とは異
なり、その動作は第1図の半導体記憶装置の動作と同様
である。
第11図は、この発明の第5の実施例による半導体記憶
装置の主要部の構成を示すブロック図である。
第11図の半導体記憶装置においては、メモリセルアレ
イ1が各ワード線を分割することにより8個の部分に分
割され、かつ各ビット線対を分割することにより2つの
部分に分割されている。それにより、メモリセルアレイ
1は16個のブロックBKI〜BK16を含む。Xデコ
ーダ・ブロックセレクタ23の一方の側にはブロックB
KI〜BK4.BK5〜BK8が配置され、他方の側に
はブロックBK9〜BK12.BK13〜B16が配置
される。ブロックBKI〜BK16に対応して、読出し
/書込み増幅回路41〜56が設けられる。Xデコーダ
・ブロックセレクタ23と読出し/″書込増幅回路41
〜56との間にブロック選択線BSI〜B516がそれ
ぞれ接続される。
各ブロックは、第10図の半導体記憶装置と同様に、2
つのサブブロックを含む。
第12A図にXデコーダ・ブロックセレクタ23および
ブロック選択線BSI〜BS4.BS9〜B512が示
される。第12A図に示されるように、ブロック選択線
BSIおよびブロック選択線BS9は互いに接続されて
おり、ブロック選択線BS2およびブロック選択線B5
l0は互いに接続されている。また、ブロック選択線B
S3およびブロック選択線B511は互いに接続されて
おり、ブロック選択線BS4およびブロック選択線B5
12は互いに接続されている。ブロック選択線BSI〜
BS4の配線長をそれぞれL1〜L4とし、ブロック選
択線BS9〜B512の配線長をそれぞれR1−R4と
すると、次式が成立する。
L1+R1=L2+R2 =L3+R3=L4+R4 =一定 なお、ブロック選択線BS5〜BS8.B513〜B5
16に関しても、同様に、それぞれの配線長の和が等し
くなっている。
このように、第11図の半導体記憶装置においては、X
デコーダ・ブロックセレクタ23のそれぞれの出力信号
により駆動される各2つのブロックまでの配線長の和が
すべて等しくなるように、各出力信号により駆動される
ブロックの組合せが決定される。
たとえば、第12A図に示される出力端子Tの電位がハ
イレベルになると、ブロック選択線BS1、BS9の電
位がハイレベルとなる。また、ブロックBKI〜BK4
.BK9〜BK12内に配置された複数のメインワード
線WLのうち1つの電位がハイレベルになる。それによ
り、ブロックBKI内の1つのローカルワード線LWL
およびブロックBKQ内の1つのローカルワード線LW
Lの電位がハイレベルになる。その結果、それらのロー
カルワード線LWLに接続された複数のメモリセルが選
択される。
このとき、読出し/書込み増幅回路51 a l  J
lb、59a、59bが活性化され、その他の読出し/
書込み増幅回路は活性化されない。それにより、入出力
回路I00.IOI、IO2,IO3と読出し/書込み
増幅回路51a、52b、59a、59bとの間でデー
タバスRWO,RWI。
RW2.RW3を介してデータの読出しまたは書込み動
作が行なわれる。
上記のように、第11図の半導体記憶装置においては、
複数のブロックBKI〜BK16のうち2つのブロック
を同時に活性化するためのブロック選択線の配線長をす
べて同一にすることができるので、配線長の差による負
荷容量の差がなくなり、信号の遅延時間の差がなくなる
。したがって、どのブロック内のメモリセルも選択され
ない期間が生じることはなく、二重選択も生じることは
ない。その結果、データの誤書込みやアクセス時間の拡
大が防止される。
また、第11図の半導体記憶装置においては、データバ
スRWO〜RW3が2つの領域A、  Bに割り振られ
ているので、第1図の半導体記憶装置と同様に、データ
バスの配線長の短縮およびデータバスの配線領域の縮小
が同時に実現される。
なお、第11図の実施例では、メモリセルアレイ1が各
ビット線対の中央部において2分割されているが、この
発明はそのように分割されないメモリセルアレイを有す
る半導体記憶装置にも適用可能である。
また、第10図の半導体記憶装置においても、複数のブ
ロックBKI〜BK8のうち2ブロツクを同時に活性化
するためのブロック選択線の配線の長さがすべて同一に
なるようにしてもよい。この場合、第11図の半導体記
憶装置と同様の効果が得られる。
さらに、同時に2ブロツクを選択する各ブロック選択線
が、たとえば第12B図に示されるように、複数の信号
線から構成されてもよい。第12B図の構成はIEEE
  Journal  ofSolid−3tate 
  C1rcuits   Vol、23.No、5.
pp、  1060−1066、Oct、1988に示
される。
第12B図において、1つのブロック選択線BSOか4
本の信号線により構成される。ブロック選択線BSOは
2つのブロックBKa、BKbに対応する2つのワード
線選択回路200a、200bに接続される。ブロック
セレクタ1.00は、プリデコーダ101,102,1
03、NORゲート104および選択回路105を含む
。アドレス信号ZO〜Z4がプリデコーダ101.10
2によりプリデコードされ、NORゲート104からブ
ロック選択信号BSが出力される。また、アドレス信号
XO,Xiがプリデコーダ103によりプリデコードさ
れる。選択回路105は、ブロック選択信号BSおよび
プリデコーダ103の出力に基づいてブロック選択線B
SO内の1つの信号線を選択する。それにより、ブロッ
クBKa内で1つのワード線WLが選択され、ブロック
BKb内で1つのワード線WLが選択される。
第12B図に示されるようなブロック選択線を有する半
導体記憶装置においても、第11図に示されるようにブ
ロックの配置およびブロック選択線の接続を選択するこ
とにより、各ブロック選択線の長さがすべて同一になる
ようにしてもよい。
この場合に第11図の半導体記憶装置と同様の効果が得
られる。
さらに、上記実施例においては、第2図に示されるよう
に、各ワード線選択回路が複数のANDゲートから構成
されているが、それに限られず、各ワード線選択回路が
たとえばNORゲートから構成されてもよい。その場合
、対応するブロック選択線の電位がローレベルでありか
つ対応するメインワード線WLの電位がローレベルであ
るときに、対応するローカルワード線LWLの電位がハ
イレベルに駆動される。
複数のブロック、Xデコーダ、ブロックセレクタおよび
入出力回路の配置は上記実施例の配置に限らず、他の配
置でもよい。複数のデータバスが複数の領域に割り振ら
れ、かつ複数の領域に配置された複数のブロックが同時
に活性化されれば、上記実施例と同様の効果が得られる
この発明は、たとえばB i−CMO8技術を応用した
SRAMに適用することができるが、その他の半導体記
憶装置に適用することも可能である。
[発明の効果コ 以上のように、第1の発明によれば、データバスの配線
長を短くすることができ、かつ、データバスの配線領域
を縮小することができる。したがって、配線容量の減少
により信号の遅延時間が低減され、かつ、半導体記憶装
置の面積を縮小化することができる。
第2の発明によれば、ブロック選択線の配線容量の均等
化により、半導体記憶装置の誤動作が防止される。
【図面の簡単な説明】
第1図はこの発明の第1の実施例による半導体記憶装置
の主要部の構成を示すブロック図である。 第2図は分割ワード線技術を説明するための図である。 第3図は1つのサブブロックの構成を示す回路図である
。第4図はブロックセレクタの構成の一例を示すブロッ
ク図である。第5図はブロックセレクタの構成の他の例
を示すブロック図である。第6図は第1図の半導体記憶
装置の全体の構成の一例を示すブロック図である。第7
図は第1図の半導体記憶装置の全体の構成の他の例を示
すブロック図である。第8図はこの発明の第2の実施例
による半導体記憶装置の主要部の構成を示すブロック図
である。第9図はこの発明の第3の実施例による半導体
記憶装置の主要部の構成を示すブロック図である。第1
0図はこの発明の第4の実施例による半導体記憶装置の
主要部の構成を示すブロック図である。第11図はこの
発明の第5の実施例による半導体記憶装置の主要部の構
成を示すブロック図である。第12A図はブロック選択
線の配線長を示す図である。第12B図は複数の信号線
からなるブロック選択線を示す図である。 第13図は従来のSRAMの主要部の構成を示す回路図
である。第14図はメモリセルの一例を示す回路図であ
る。第15図はメモリセルの他の例を示す回路図である
。第16図は第13図の一部分の構成を示す回路図であ
る。第17図、第18図、第19図、第20図および第
21図は分割ワード線技術を用いた従来の半導体記憶装
置の主要部の構成をそれぞれ示すブロック図である。第
22図および第23図は第20図および第21図の半導
体記憶装置におけるブロック選択線の電位を示す波形図
である。 図において、1はメモリセルアレイ、2はXデコーダ、
3はブロックセレクタ、lla、llb〜18a、18
bはサブブロック、51a、51b〜58a、58bは
読出し/書込み増幅回路、41〜48はワード線選択回
路、BKI〜BK8はブロック、BSI〜BS8はブロ
ック選択線、I00〜IO3は入出力回路、RWO〜R
W3はデータバス、CHは半導体チップ、A、Bは領域
である。 なお、各図中同一符号は同一または相当部分を示す。 第3図 すa 第4図 第5図 D1 第12Δ図 第14図 i 第15図

Claims (2)

    【特許請求の範囲】
  1. (1) 複数の領域を含み、内部的に複数ビットからな
    るデータの読出しまたは書込み動作を行なう半導体記憶
    装置であって、 複数のメモリセルをそれぞれ含む複数のメモリアレイブ
    ロックと、 前記複数ビットに対応して設けられ、データを入力また
    は出力するための複数の入出力手段と、前記複数の入出
    力手段に対応して設けられた複数のデータバスとを備え
    、 前記複数のメモリアレイブロックの各々は前記複数の領
    域のいずれかに設けられ、 前記複数の入出力手段の各々および対応するデータバス
    は前記複数の領域のいずれかに設けられ、前記複数のメ
    モリアレイプロックの各々は同じ領域内の1または2以
    上の入出力手段に対応して1または2以上のサブブロッ
    クを含み、 前記複数のデータバスの各々は、同じ領域内の対応する
    入出力手段と、同じ領域内の複数のメモリアレイブロッ
    クに含まれる対応するサブブロックとの間に接続され、 前記複数ビットからなるデータの読出しまたは書込みの
    ために、前記複数の領域の各々において、複数のメモリ
    アレイのいずれかを同時に選択する選択手段をさらに備
    えた、半導体記憶装置。
  2. (2) 第1および第2の領域を含む半導体記憶装置で
    あって、 前記第1の領域に設けられ、複数のメモリセルをそれぞ
    れ含む複数の第1のメモリアレイブロックと、 前記第2の領域に設けられ、複数のメモリセルをそれぞ
    れ含む複数の第2のメモリアレイブロックと、 前記第1の領域と前記第2の領域との間に配置され、前
    記複数の第1のメモリアレイブロックのいずれかおよび
    前記複数の第2のメモリアレイブロックのいずれかを同
    時に選択する選択手段と、前記選択手段からの出力を前
    記複数の第1および第2のメモリアレイブロックに伝達
    するための複数のブロック選択線とを備え、 前記複数のブロック選択線の各々は、前記複数のブロッ
    ク選択線の長さが等しくなるように、前記選択手段と前
    記複数の第1のメモリアレイブロックのいずれかとの間
    および前記選択手段と前記複数の第2のメモリアレイブ
    ロックのいずれかとの間に接続される、半導体記憶装置
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08273362A (ja) * 1995-03-30 1996-10-18 Nec Ic Microcomput Syst Ltd 半導体記憶装置
US6209056B1 (en) 1996-06-29 2001-03-27 Hyundai Electronics Industries Co., Ltd. Semiconductor memory device having a plurality of bank sections distributed in a plurality of divided memory cell arrays
US6335873B1 (en) 1999-03-15 2002-01-01 Nec Corporation Semiconductor integrated circuit device
US6388938B2 (en) 2000-03-28 2002-05-14 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2003509802A (ja) * 1999-09-17 2003-03-11 サイプレス・セミコンダクタ・コーポレーション 低電力メモリに関するアーキテクチャ、方法および回路
US6625082B2 (en) 1995-10-04 2003-09-23 Kabushiki Kaisha Toshiba Test circuit for testing semiconductor memory
WO2014092143A1 (ja) * 2012-12-13 2014-06-19 ピーエスフォー ルクスコ エスエイアールエル 半導体装置

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786425A (ja) * 1993-06-30 1995-03-31 Hitachi Ltd ダイナミック型ram
JPH07130163A (ja) * 1993-11-01 1995-05-19 Matsushita Electron Corp 半導体メモリ
KR0164391B1 (ko) * 1995-06-29 1999-02-18 김광호 고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치
US6023441A (en) * 1995-08-30 2000-02-08 Intel Corporation Method and apparatus for selectively enabling individual sets of registers in a row of a register array
KR0164358B1 (ko) * 1995-08-31 1999-02-18 김광호 반도체 메모리 장치의 서브워드라인 디코더
TW309657B (ja) * 1995-10-04 1997-07-01 Toshiba Co Ltd
US5691950A (en) * 1996-01-19 1997-11-25 Sgs-Thomson Microelectronics, Inc. Device and method for isolating bit lines from a data line
US5802004A (en) * 1996-01-19 1998-09-01 Sgs-Thomson Microelectronics, Inc. Clocked sense amplifier with wordline tracking
US5883838A (en) * 1996-01-19 1999-03-16 Stmicroelectronics, Inc. Device and method for driving a conductive path with a signal
US5845059A (en) * 1996-01-19 1998-12-01 Stmicroelectronics, Inc. Data-input device for generating test signals on bit and bit-complement lines
US5848000A (en) * 1996-03-29 1998-12-08 Aplus Flash Technology, Inc. Flash memory address decoder with novel latch structure
US5815456A (en) * 1996-06-19 1998-09-29 Cirrus Logic, Inc. Multibank -- multiport memories and systems and methods using the same
JP2912252B2 (ja) * 1996-08-29 1999-06-28 日本電気アイシーマイコンシステム株式会社 半導体記憶装置
US5774413A (en) * 1996-12-12 1998-06-30 Cypress Semiconductor Corporation Sensed wordline driver
JPH11306763A (ja) * 1998-04-23 1999-11-05 Nec Corp 半導体記憶装置
JP4427847B2 (ja) * 1999-11-04 2010-03-10 エルピーダメモリ株式会社 ダイナミック型ramと半導体装置
US6492881B2 (en) * 2001-01-31 2002-12-10 Compaq Information Technologies Group, L.P. Single to differential logic level interface for computer systems
US6903956B2 (en) * 2002-09-27 2005-06-07 Oki Electric Industry Co., Ltd. Semiconductor memory device
US7200693B2 (en) * 2004-08-27 2007-04-03 Micron Technology, Inc. Memory system and method having unidirectional data buses
US7209405B2 (en) * 2005-02-23 2007-04-24 Micron Technology, Inc. Memory device and method having multiple internal data buses and memory bank interleaving
US20070028027A1 (en) * 2005-07-26 2007-02-01 Micron Technology, Inc. Memory device and method having separate write data and read data buses
US8072834B2 (en) 2005-08-25 2011-12-06 Cypress Semiconductor Corporation Line driver circuit and method with standby mode of operation
KR101468026B1 (ko) * 2007-05-14 2014-12-02 삼성전자주식회사 메모리 셀 프로그래밍 방법 및 반도체 장치
US8068365B2 (en) * 2008-02-04 2011-11-29 Mosaid Technologies Incorporated Non-volatile memory device having configurable page size
US8120990B2 (en) 2008-02-04 2012-02-21 Mosaid Technologies Incorporated Flexible memory operations in NAND flash devices
EP2574593B1 (en) * 2011-09-28 2013-11-13 Scandinavian Innovation Group Oy Sterilization system for a water-intake finger and an air space of a bottle for a water dispenser

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5949706A (ja) * 1982-09-16 1984-03-22 ダヤス,テイツサ,エヌ,エ−,デイ− 食器
JPS61190786A (ja) * 1985-02-20 1986-08-25 Hitachi Ltd スタテイツク型ram
JPS6228516A (ja) * 1985-07-26 1987-02-06 Hitachi Ltd クランク軸の製作方法
JPS62149096A (ja) * 1986-12-12 1987-07-03 Mitsubishi Electric Corp 半導体メモリ装置
JPS62149095A (ja) * 1986-12-12 1987-07-03 Mitsubishi Electric Corp 半導体メモリ装置
JPS62142348A (ja) * 1986-12-12 1987-06-25 Mitsubishi Electric Corp 半導体メモリ装置
JPS62149097A (ja) * 1986-12-12 1987-07-03 Mitsubishi Electric Corp 半導体メモリ装置
JPH07109701B2 (ja) * 1987-11-30 1995-11-22 株式会社東芝 キャッシュメモリ
US4854677A (en) * 1987-12-21 1989-08-08 Hughes Aircraft Company Interferometric/feedback spatial light modulation system and method
JPH0817036B2 (ja) * 1988-10-06 1996-02-21 日本電気株式会社 半導体メモリ回路
US5150330A (en) * 1990-01-24 1992-09-22 Vlsi Technology, Inc. Interblock dispersed-word memory architecture

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08273362A (ja) * 1995-03-30 1996-10-18 Nec Ic Microcomput Syst Ltd 半導体記憶装置
US6625082B2 (en) 1995-10-04 2003-09-23 Kabushiki Kaisha Toshiba Test circuit for testing semiconductor memory
US6209056B1 (en) 1996-06-29 2001-03-27 Hyundai Electronics Industries Co., Ltd. Semiconductor memory device having a plurality of bank sections distributed in a plurality of divided memory cell arrays
US6335873B1 (en) 1999-03-15 2002-01-01 Nec Corporation Semiconductor integrated circuit device
JP2003509802A (ja) * 1999-09-17 2003-03-11 サイプレス・セミコンダクタ・コーポレーション 低電力メモリに関するアーキテクチャ、方法および回路
US6388938B2 (en) 2000-03-28 2002-05-14 Kabushiki Kaisha Toshiba Semiconductor memory device
WO2014092143A1 (ja) * 2012-12-13 2014-06-19 ピーエスフォー ルクスコ エスエイアールエル 半導体装置

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