JPS62149095A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアクセスタイムの向上および消費電力の低減が
可能な半導体メモリ装置に関するものである。

〔従来の技術〕

第３図は従来の半導体メモリ装置を示すブロック図であ
る。同図において、■はマトリクス状に配列し、その詳
細な回路を第２図に示ずメモリセル、２ａおよび２ｂは
相補的な関係にある一対のビット線、３は選択時に同−
行上にあるメモリセル１を活性化するワード線、４は行
アドレス情報を解読する行デコーダ、５は行アドレス信
号線、６ａおよび６ｂは前記ビット線２ａおよび２ｂに
それぞれ接続するビット緑負荷、７は電源端子である。

この構成による半導体メモリ装置は同−行上のすべての
メモリセルが活性化されるので、全列に電源からメモリ
セルに電流が流れ込み、コラム故の多い大容星スタティ
ックＲＡＭを構成する場合、消費電流が大きくなる。そ
こで、消費電流を少なくするため、従来、第４図に示す
半導体メモリ装置が提案されている。この場合、行デコ
ーダ４をメモリセルプレーンの中央に配Ｌ７、ワード線
を左側ワード線３ａおよび右側ツー１′線３ｂに分割し
、左右のメモリセル群の選択された方のメモリセル群の
ワード線のみ活性化することにより、全列の内２、半数
の列にだけ電流パスを生じさせるものである。なお、１
２ａおよび１２ｂはそれぞれ左側ワード綿３ａあるいは
右側ワード線３ｂを選択するアントゲート、１３ａおよ
び１３ｂはそれぞれこのアントゲ−１−１２３および１
２ｂを開状態にするゲート信号線である。

次に、第５図は第４図の思想に基づいて構成した従来の
半導体メモリ装置を示す配置図である。

この場合、行デコーダ４ａおよび４ｂを複数列配置し、
ワード線３ａ〜３ｄをその倍数だけ分割し、直流電流路
のできる数を減少させるものである。

〔発明が解決しようとする問題点〕 しかしながら、従来の半導体メモリ装置は数多くの行デ
コーダを設：ｊる必要がある。このため、チップ面積の
増大を招き、速度性能や歩留まりを損なうなどの欠点が
あった。

従って、本発明の目的は、高速で、しかも低消費電力の
大容量の半導体メモリ装置を提供するものである。

〔問題点を解決するための手段〕

このような目的を達成するために本発明は、入出力端子
を互いにクロスカップルした一月のインバータトランジ
スタとこの各１−ランジスタの出力端子に各々接続され
た一対の負荷素子と一対のアクセストランジスタとから
成るメモリセルをマトリクス状に配置したメモリセルア
レイを列方向に分割した複数のメモリセル群と、この複
数のメモリセル群の各々に対応して設けられ各メモリセ
ル分のうちの特定のものを選択するメモリセル群選択線
と、アクセスすべきメモリセル群の行アトし・ス情幸Ｕ
を解読する行デコーダと、この行デコーダの出力端子に
接続され複数のメモリセル群に亘って配置された前置ワ
ード線と、複数のメモリセル群の各々に対応して設けら
れメモリセル群選択線の選択信号と前置ワード線の出力
信号とに基づいて活性化される分割ワード線とを装置に
設けるようにしたものである。

〔作用〕

本発明に係る半導体メモリ装置は高速で、しかも低消費
電力である。

〔実施例〕

第１図は、本発明に係わる半導体メモリ装置の一実施例
を示すブロック図であり、−例として、列方向に３個に
分割したメモリセル群１ａ、ｌｂおよび１ｃを配置した
場合を示す。同図において、１４ａ、１４ｂおよび１４
Ｃはこのメモリセル群１ａ〜ＩＣを選択するメモリセル
群選択線、１５は分割ワード線としてのワード線３ａ〜
３Ｃと同一方向に並行して配置した前置ワード線、１６
ａ、１６ｂおよび１６ｃは入力端子がそれぞれ前置ワー
ド線１５とメモリセル群選択線１４２〜１４Ｃに接続し
、出力端子がぞれぞれワード線３ａ〜３Ｃに接続するア
ントゲ−１・である。

なお、第２図に示すメモリセル１において、８ａおよび
８ｂはＭＯ３Ｉ−ランジスタ、を氏抗なと′で構成する
負荷素子、９ａおよび９ｂはインバータトランジスタ、
ｌＯａおよび１０ｂはアクセストランジスタ、ｌｌａお
よびｌｌｂはメモリセル１のストアノードである。

次に、上記メモリセル１を中心に本装置ηの動作につい
て、−例として、ストアノードｌｌａおよびｌｌｂがそ
れぞれ“■］”レベルおよび“′Ｌ”レベルに書き込ま
れている場合について説明する。

まず、読み出しの場合には読み出そうとするセルのアド
レス情報をアドレス信号３１〈５に人力すると、。

行デコーダ４を通し、所望のワード線３を活性化する。

そして、このワード線３が活性化されると、“Ｌ”レベ
ルをストアしているアクセストランジスタ１０ｂが五通
する。このため、電源端子７からビット線負荷６ｂ、　
ビット線２ｂ、　アクセス１−センシスタ１０ｂ、イン
バータトランジスタ９ｂの経路を電流が流れ、読み出す
ことができる。

次に、上記十を成による本装置の動作について説明する
。まず、例えばメモリセル群りａ内のメモリセルを選択
する場合、アクセスすべきメモリセル群１ａの行アドレ
ス情報を行デコーダ４で解読し、前置ワード線１５の１
本を活性化する。そして、メモリセル群選択線１４ａに
選択信号を加えると、アンドゲート１６ａが開き、ワー
ド線３ａを活性化する。したがって、図示せぬ電源から
図示せぬビット線を経て、メモリセル群１ａへ流れ込む
コラム電流が流れるのは選択されたメモリセル群ｌａ内
にあるコラムのみである。

なお、以上はメモリセル群りａ内のメモリセルの選択に
ついて説明したが、他のメモリセル群ｌｂおよび１ｃに
ついても同様にできることはもちろんである。さらに、
メモリセル群を３個に分割した場合について説明したが
Ｎ個（Ｎ≧２）に分割しても同様にできることはもちろ
んである。また、前置ワード線１５のみを低抵抗材料で
構成しておけば、ワード線は抵抗が多少大きくても長さ
が短いため容量が小さく、高速にメモリセルをアクセス
することができる。また、アンドゲート１６ａ〜１６Ｃ
は入力端子が２（ｔｌｉｌ、出力端子が１個のため、回
路構成が節単になるので、チップ面積の増大を無視する
ことができる。また、行デコーダ４は千ノブの中央に配
置してもよく、チップの端に配置してもよいことはもち
ろんである。

以上詳細に説明したように、本発明に係わる半導体メモ
リ装置によれば、メモリセルの選択を前置ワード線とワ
ード線の２段階に分けて行なうように、行選択を階層的
に行なうため、列の直流電流路のある列数を減少するこ
とができるので、高速で、しかも低消費電力の大容量の
半導体メモリ装置を構成することができる効果がある。

〔発明の効果〕

以上説明したように本発明は、メモリセルの選択を前置
ワード線と分割ワード線の２段階に分けて行なうように
したことにより、直流電流路のある列数を減少すること
ができるので、高速で且つ低消費電力の大容量の半導体
メモリ装置を得ることができる効果がある。

【図面の簡単な説明】

第１図は本発明に係わる半導体メモリ装置の一実施例を
示すブロック図、第２図はメモリセルの詳細な回路図、
第３図は従来の半導体メモリ装置を示すブロック図、第
４図は従来の他の半導体メモリ装置を示すブロック図、
第５図は従来の他の半導体メモリ装置を示す配置図であ
る。 １ａ〜ＩＣ・・・メモリセル群、３ａ〜３Ｃ・・・ワー
ド線、４・・・行デコーダ、１４ａ　へ４４ｃ・・・メ
モリセル選択線、１５・・・前置ワード線、１６ａ−１
６Ｃ・・・アンドゲート。

Claims (1)

【特許請求の範囲】
1. 入出力端子を互いにクロスカップルした一対のインバー
   タトランジスタとこの各トランジスタの出力端子に各々
   接続された一対の負荷素子と一対のアクセストランジス
   タとから成るメモリセルをマトリクス状に配置したメモ
   リセルアレイを列方向に分割した複数のメモリセル群と
   、この複数のメモリセル群の各々に対応して設けられ各
   メモリセル群のうちの特定のものを選択するメモリセル
   群選択線と、アクセスすべきメモリセル群の行アドレス
   情報を解読する行デコーダと、この行デコーダの出力端
   子に接続され前記複数のメモリセル群に亘って配置され
   た前置ワード線と、前記複数のメモリセル群の各々に対
   応して設けられ前記メモリセル群選択線の選択信号と前
   記前置ワード線の出力信号とに基づいて活性化される分
   割ワード線とを備えたことを特徴とする半導体メモリ装
   置。