JP2003297079A

JP2003297079A - 強誘電体記憶装置及びその調整方法

Info

Publication number: JP2003297079A
Application number: JP2002095056A
Authority: JP
Inventors: Akito Matsumoto; 昭人松本
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-03-29
Filing date: 2002-03-29
Publication date: 2003-10-17
Anticipated expiration: 2022-03-29
Also published as: JP4182671B2

Abstract

(57)【要約】【課題】高速駆動が可能でしかも消費電力の少ない強
誘電体記憶装置及びその調整方法を提供すること。【解決手段】複数のワード線１４及び複数のビット線
１６の各交点に形成される複数の強誘電体キャパシタ１
８の少なくとも一つに印加される電圧を、テスタ４０に
よって、電源電圧ＶＤＤより低い方向にスイープさせ
て、飽和分極点Ｃとなる最小電圧Ｖｓｍｉｎを検出す
る。その検出結果に基づき、電源電圧シフト回路５０に
て電源電圧ＶＤＤを下降シフトさせて、強誘電体キャパ
シタの駆動電圧として電源電圧ＶＤＤに代えて用いられ
る最小電圧Ｖｓｍｉｎを生成するように設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体記憶装置
及びその調整方法に関する。

【０００２】

【背景技術及び発明が解決しようとする課題】強誘電体
記憶装置として、各セルにトランジスタ及びキャパシタ
（強誘電体）を一つずつ配置した１Ｔ／１Ｃセル、ある
いは、その各セル毎にさらにリファレンスセルを配置し
た２Ｔ／２Ｃセルを有するアクティブ型強誘電体メモリ
が知られている。

【０００３】しかし、このアクティブ型強誘電体記憶装
置は、メモリセルが１個の素子から構成される他の不揮
発性記憶装置として知られるフラッシュメモリ、ＥＥＰ
ＲＯＭなどと比較して、メモリ面積が大きくなり、大容
量化できない。

【０００４】各メモリセルを１個の強誘電体キャパシタ
とした強誘電体記憶装置として、特開平９−１１６１０
７に開示されたものがある。

【０００５】しかし、各メモリセルを１個の強誘電体キ
ャパシタとした強誘電体記憶装置では、選択セルに対し
てデータリードまたはデータライト動作を実施すると、
非選択セルにも不要な電圧が印加されてしまう。

【０００６】非選択セルに電圧が印加されると、その非
選択セルの容量値が変化する。非選択セルの容量が大き
いと、それが選択セルに接続されたワード線及びビット
線の負荷となるので、高速動作が阻害され、消費電力も
大きくなる。

【０００７】本発明は、高速性と低消費電力化を確保で
きるように強誘電体記憶装置を調整する方法を提供する
ことを目的とする。

【０００８】

【課題を解決するための手段】本発明の一態様に係る強
誘電体記憶装置の調整方法は、複数のワード線及び複数
のビット線の各交点に形成される複数の強誘電体キャパ
シタの少なくとも一つに印加される電圧を、電源電圧よ
り低い方向にスイープさせて、飽和分極点となる最小電
圧を検出する工程と、前記電源電圧を下降シフトさせ
て、前記複数の強誘電体キャパシタの駆動電圧として前
記電源電圧に代えて用いられる前記最小電圧を生成する
ように設定する工程とを有する。

【０００９】本発明の一態様によれば、個々の強誘電体
記憶装置にて強誘電体キャパシタのヒステリシス特性が
変わったとしても、飽和分極点となる最小電圧を、強誘
電体キャパシタの駆動電圧とすることができる。非選択
の強誘電体キャパシタに印加される電圧は、その最小電
圧を分割したものとなるので、非選択の強誘電体キャパ
シタに印加される電圧も小さくなり、ヒステリシス特性
上、非選択時の強誘電体キャパシタの容量が小さくな
る。よって、選択された強誘電体キャパシタと接続され
たワード線及びビット線の負荷容量が小さくなる。この
ため、選択され強誘電体キャパシタを高速駆動でき、し
かも消費電力が低減される。

【００１０】最小電圧を生成するように設定するために
は、複数のヒューズ素子の一つを切断するか、あるいは
レジスタにその生成情報を格納すればよい。この場合、
電源電圧と最小電圧との差電圧を求める工程と、その差
電圧に基づき電圧シフト制御コードを発生させる工程を
さらに有することができる。電圧シフト制御コードに基
づいて、レーザリペア装置により複数のヒューズ素子の
一つを切断したり、その電圧シフト制御コードをレジス
タに格納できるからである。

【００１１】本発明の他の態様に係る強誘電体記憶装置
は、互いに平行に配置される複数のワード線と、前記複
数のワード線と交差して、互いに平行に配置される複数
のビット線と、前記複数のワード線及び前記複数のビッ
ト線の各交点に形成される強誘電体キャパシタと、前記
複数のワード線を駆動するワード線ドライバと、前記複
数のビット線を駆動するビット線ドライバと、前記ワー
ド線ドライバ及び前記ビット線ドライバに駆動電圧を供
給する電源回路と、電源電圧を下降シフトさせて、前記
強誘電体キャパシタの飽和分極点となる最小電圧を生成
して、前記電源回路に供給する電源電圧シフト回路とを
有する。

【００１２】本発明の他の態様によれば、上述した調整
方法により調整された強誘電体記憶装置を提供できる。

【００１３】ここで、電源電圧シフト回路は、電源電圧
を分圧する抵抗分割回路を含むことができる。電源電圧
シフト回路は複数のヒューズ素子をさらに有することが
できる。この場合、抵抗分割回路により下降シフトされ
る情報が、複数のヒューズ素子の一つを切断することで
設定される。あるいは、電源電圧シフト回路はレジスタ
をさらに有することができる。この場合、抵抗分割回路
により下降シフトされる情報がレジスタに設定される。

【００１４】

【発明の実施の形態】以下、本発明の一実施形態につい
て、図面を参照して説明する。

【００１５】（強誘電体記憶装置の説明）図１は、本発
明の第１実施形態に係る強誘電体記憶装置であるＦｅＲ
ＡＭのブロック図であり、図２はそのメモリアレイを模
式的に示す斜視図である。図２に示すように、メモリセ
ルアレイ１０は、強誘電体薄膜１２と、強誘電体薄膜１
２の一方の面に配列された複数のワード線１４と、強誘
電体薄膜１２の他方の面に配列された複数のビット線１
６とを有する。

【００１６】上記の構造により、複数のワード線１４及
び複数のビット線１６の各交点（クロスポイント）に
は、図１に示すように強誘電体メモリセル１８がそれぞ
れ形成される。このような構造から、図２に示すメモリ
は、クロスポイントＦｅＲＡＭあるいはパッシブ型Ｆｅ
ＲＡＭと称されている。よって、図２に示すメモリは、
各セルにトランジスタ及びキャパシタ（強誘電体）を一
つずつ配置した１Ｔ／１Ｃセル、あるいは、その各セル
毎にさらにリファレンスセルを配置した２Ｔ／２Ｃセル
を有するアクティブ型メモリとは異なる。

【００１７】本実施形態のＦｅＲＡＭは、メモリセルア
レイ１０内にトランジスタを要しないので、高集積化が
可能であり、また、図２の構造を多段に積層することが
可能である。また、ＣＭＯＳロジックが搭載される駆動
回路基板は、図２の構造の例えば下方に配置できる。

【００１８】本実施形態に用いられる強誘電体は、ＳＢ
Ｔ（ストロンチウム−ビスマス−タンタリュウム）、Ｐ
ＺＴ（リード−ジルコニウム−タイタニウム）、ＢＬＴ
（ビスマス−ランタンニウム−タイタニウム）またはこ
れらの酸化物である無機材料を好適に用いることができ
るが、他の無機材料あるいは有機材料を用いても良い。

【００１９】本実施形態に用いられるワード線１４及び
ビット線１６を形成する電極材料は、耐酸化性が強く耐
熱性が高い点で、プラチナ（Ｐｔ）、イリジウム（Ｉ
ｒ）、イリジウムオキサイド（ＩｒＯ２）、ストロンチ
ウム−ルテニウムまたはその酸化物を好適に用いること
ができるが、他の導電材料であっても良い。

【００２０】このメモリセルアレイ１０の駆動回路系と
して、複数のワード線１４を駆動するワード線ドライバ
２０と、複数のビット線１６を駆動するビット線ドライ
バ２２と、ワード線及びビット線ドライバ１０，２２に
複数種の駆動電圧（Ｖｓ，２Ｖｓ／３，Ｖｓ／３，０）
を供給する電源回路２４とが設けられている。ワード線
ドライバ２０は複数のワード線１４の各々の一端（図１
の左端）に接続され、ビット線ドライバ２２は複数のビ
ット線１６の各々の一端（図１の上端）に接続されてい
る。

【００２１】ワード線ドライバ２０は、行方向アドレス
デコーダを含み、アドレス選択された１本のワード線１
４と残りの非選択のワード線１４とに、リード、ライト
またはリライトモードに応じた（ライト、リライト時に
は、さらに書き込むべきデータに応じた）電位を供給す
る。同様に、ビット線ドライバ２２は、列方向アドレス
デコーダを含み、アドレス選択された少なくとも１本の
ビット線１６と残りの非選択のビット線１４とに、リー
ド、ライトまたはリライトモードに応じた（ライト、リ
ライト時には、さらに書き込むべきデータに応じた）電
位を供給する。

【００２２】また、ワード線・ビット線ドライバ２０，
２２は、上述の動作モード時にワード線１４及びビット
線１６に電位供給することに加えて、その後のディスタ
ーブ防止工程を実施するために、ワード線１４及びビッ
ト線１６に電位供給する機能を有する。

【００２３】（一般動作説明）次に、図１に示すＦｅＲ
ＡＭの動作について説明する。図３は、図１に示すメモ
リセル１８の自発分極Ｐまたは分極電荷Ｑ（分極Ｐの変
化×キャパシタ面積）の電圧依存性が示すヒステリシス
特性を表している。

【００２４】図３では例えば、ビット線１６に対してワ
ード線１４の電位が高くなる方向をプラス（＋）として
いる。ワード線１４及びビット線電位が同電位（共に０
Ｖである電源ＯＦＦ時も含む）である時に、メモリセル
１８の印加電圧が０Ｖとなる。このときの強誘電体キャ
パシタは、２種の残留分極±Ｐｒ（図３のＡ点及びＤ
点）をもつ。例えば、図３のＤ点の残留分極Ｐｒを
“０”のメモリ状態、図３のＡ点の残留分極−Ｐｒを
“１”のメモリ状態と定義して、２値の記憶状態を得る
ことができる。

【００２５】ここで、図３の点Ｃ及び点Ｆはそれぞれ、
強誘電体メモリセル１８の飽和分極点である。また、図
３の点Ｂ及び点Ｅは、分極方向が反転する点である。こ
の点Ｂまたは点Ｅのように、分極値を０とする電圧を抗
電圧と称する。

【００２６】図３のヒステリシス特性によれば、データ
“０”を書き込む時には、強誘電体メモリセル１８に電
圧Ｖｓを印加し、図３の点Ｃに移行させた後に、強誘電
体メモリセル１８への印加電圧を０Ｖとして点Ｄに移行
させれば良い。逆に、データ“１”を書き込む時には、
強誘電体メモリセル１８に電圧−Ｖｓを印加し、図３の
点Ｆに移行させた後に、強誘電体メモリセル１８への印
加電圧を０Ｖとして点Ａに移行させれば良い。

【００２７】データの読み出しは、点Ａまたは点Ｄの分
極状態にある強誘電体メモリセル１８に電圧＋Ｖｓを印
加して行う。

【００２８】選択セル１８ａでの残留分極が、図３のＡ
点、Ｄ点のいずれであっても、上述のリード動作によっ
て図３のＣ点の分極状態となる。このとき、Ａ点からＣ
点に移行するとき（メモリ状態が“１”のリード時）に
は分極値が０となるＢ点を越えて分極方向が負から正に
反転する。このため、図３に示す比較的大きな電荷量Ｑ
１に相当する電流がビット線１６に流れる。一方、Ｄ点
からＣ点に移行するとき（メモリ状態が“０”のリード
時）には、分極方向は反転しない。よって、図３に示す
比較的小さな電荷量Ｑ２に相当する電流がビット線１６
に流れる。よって、ビット線１６に流れる電流を、図示
しないリファレンス電流と比較することで、メモリ状態
が“１”であるか“０”であるかを判定できる。

【００２９】次に、データの読み出しを例に挙げて、ワ
ード線１４及びビット線１６の電位設定について説明す
る。この電位設定は、電源回路２４から４種類の電位
（Ｖｓ，２Ｖｓ／３，Ｖｓ／３，０）の供給を受けたワ
ード線ドライバ２０及びビット線ドライバ２２によって
実施される。なお、電位Ｖｓ，０が２種の選択電位とな
り、電位２Ｖｓ／３，Ｖｓ／３が２種の非選択電位とな
る。

【００３０】図４には、一つの選択セル１８ａと、他の
非選択セル１８ｂが示されている。アドレス（２，２）
に位置する選択セル１８ａに接続されたワード線１４は
電位Ｖｓ（ワード選択電位）に設定され、ビット線１６
は電位０（ビット選択電位）に設定されている。よっ
て、選択セル１８ａにはＶｓ−０＝Ｖｓのプラスの電界
が印加される。このため、選択セル１８ａでの残留分極
が、図３のＡ点、Ｄ点のいずれであっても、上述のリー
ド動作によって図３のＣ点の分極状態となる。よって、
選択セル１８ａに接続されたビット線１６の電流を検出
すれば、上述の通り、メモリ状態が“１”であるか
“０”であるかを判定できる。

【００３１】なお、図３のＣ点の分極状態に設定するこ
とは、データ“０”の書き込み動作と同じである。よっ
て、データ“０”を書き込むときにも、図４の通り電位
設定すればよい。

【００３２】また、実際のデータリード動作は、一本の
ワード線１４上の複数のメモリセル１８に対して同時に
実施され、８ビットまたは１６ビットなどの一群のデー
タが同時に読み出される。

【００３３】このデータリード時には、図４に示す非選
択セル１８ｂに接続された全てのワード線１４は電位Ｖ
ｓ／３（ワード非選択電位）に、非選択セル１８ｂに接
続された全てのビット線１６は電位２Ｖｓ／３（ビット
非選択電位）に設定される。このとき、非選択セル１８
ｂへの印加電圧は±Ｖｓ／３となる。この結果、Ａ点の
分極状態であった非選択セル１８ｂは、図３のＨ，Ｉ点
のいずれかに移行する。Ａ点からＩ点に移行しても、反
転点Ｂを越えないため、記憶データが反転することはな
い。また、Ｄ点の分極状態であった非選択セル１８ｂ
は、図３のＧ，Ｊ点のいずれかに移行する。この場合
も、Ｄ点からＧ点に移行しても、反転点Ｅを越えないた
め、記憶データが反転することはない。（強誘電体記憶装置の調整の必要性）図３において、強
誘電体メモリセル１８を駆動するための最大電圧Ｖｓ
は、電源電圧ＶＤＤに設定されるのが通常である。しか
し、個々の記憶装置では、最大電圧Ｖｓがばらついてい
る。この個々のばらつきを解消するには、図５に示すよ
うに、図３に示した飽和分極点Ｃの電圧よりも絶対値が
高い電圧をＶｓとし、その電圧Ｖｓを電源電圧ＶＤＤと
すればよい。こうすると、個々の強誘電体記憶装置に
て、図５中の飽和分極点Ｃの電圧がばらついたとして
も、常に飽和分極点Ｃの電圧Ｖｓｍｉｎよりも高い電圧
Ｖｓ（ＶＤＤ）を供給することで、図３に示した動作を
確保することができる。

【００３４】しかし、そのようにすると下記の問題が生
ずる。上述の動作説明の通り、非選択メモリセル１８ｂ
には、例えば±Ｖｓ／３の電圧が印加される。電圧Ｖｓ
の絶対値を高くすると、当然に電圧Ｖｓ／３の絶対値も
高くなる。理想状態の図３の動作通りであると、非選択
セル１８ｂには、図５に示す＋Ｖｓｍｉｎ／３が印加さ
れ、Ｖｓ／３−Ｖｓｍｉｎ／３の電位差が生ずる。

【００３５】この電圧差は、非選択セル１８ｂの容量を
大きくしてしまう。図５において、ヒステリシス曲線と
非選択時の２種の印加電圧（Ｖｓ／３，Ｖｓｍｉｎ／
３）とが交わる各点Ｐ１，Ｐ２での接線Ｓ１，Ｓ２の傾
きは、非選択セル１８ｂの容量を示し、Ｓ１の傾き＞Ｓ
２の傾きとなる。よって、電圧Ｖｓ／３が印加された時
の非選択セル１８ｂの方が、電圧Ｖｓｍｉｎ／３が印加
された時の非選択セル１８ｂよりも、その容量が大きく
なる。

【００３６】非選択セル１８ｂの容量が大きいと、図４
に示す選択セル１８ａに接続されたワード線１４及びビ
ット線１６にも多数の非選択セル１８ｂが接続されるの
で、それらの非選択セル１８ｂの容量が、選択セル１８
ａを駆動する時の負荷容量となる。この負荷容量が大き
くなるため、選択セル１８ａの高速駆動の障害となるば
かりか、消費電力も増大してしまう。

【００３７】そこで、非選択セル１８ｂの容量を低減す
るには、上述の接線Ｓ２の傾きのように、小さな傾きの
接線となる点を探し出し、その点の電圧を非選択セル１
８ｂに印加すればよいことが分かる。

【００３８】通常のヒステリシス曲線では、印加電圧が
０に近いほど、接線の傾きが小さくなるので、本実施形
態では、図５の電圧Ｖｓｍｉｎを探し出し、それを３で
除した電圧Ｖｓｍｉｎ／３を非選択セル１８ｂに印加さ
せるように調整している。（強誘電体記憶装置の調整方
法）本実施形態の調整方法は、図５にて初期的に設定さ
れた電圧Ｖｓ（＝ＶＤＤ）から電圧を低い方向にスイー
プさせ、飽和分極点Ｃの最小電圧Ｖｓｍｉｎを検出する
ことである。

【００３９】この調整は、強誘電体記憶装置の出荷時の
テストにて実施でき、求められた最小電圧Ｖｓｍｉｎと
なるように、例えばヒューズ素子を切断して調整するこ
とができる。この種の強誘電体記憶装置でも、半導体装
置と同様に出荷前の検査があり、セルに異常があるとレ
ーザリペア装置によりヒューズを切断し、冗長セルに切
り換えている。このため、上記の調整方法も出荷テスト
時に併せて行い、冗長セルへの切り換え工程の時に、ヒ
ューズを切断して最小電圧Ｖｓｍｉｎに設定することが
好ましい。

【００４０】図６は、ＦｅＲＡＭ１及びその調整装置を
示している。なお、図６では、図１に示すワード線ドラ
イバ２０、ビット線ドライバ２２及び電源回路２４を、
駆動回路３０としてまとめてある。

【００４１】ＦｅＲＡＭ１には、第１行目のメモリセル
ＭＣ００，ＭＣ０１，…に接続された１本のワード線１
４と、複数本のビット線１６にテスト電圧を印加できる
構成となっている。このテストモード時には、制御パッ
ド３２には“Ｈ”が入力されるので、トランジスタＴ
１，Ｔ２がオフされる。よって、第１行目のメモリセル
ＭＣ００，ＭＣ０１，…に接続されたワード線１４及び
ビット線１６は、駆動回路３０との接続が解除される。
その代わりに、それらのワード線１４及びビット線１６
は、トランジスタＴ３，Ｔ４がオンされることで、テス
トパッド３４，３６に接続される。

【００４２】ＦｅＲＡＭ１のテストパッド３４，３６に
はテスタ４０が接続される。このテスタ４０は、図５に
示すヒステリシス特性を測定可能な機能を有し、具体的
にはラジアント社のＲＴ６０００の測定システムを採用
できる。その動作としては、テストパッド３４，３６を
介して、第１行目のメモリセルＭＣ００，ＭＣ０１，…
に接続されたワード線１４及び一括ショートされた複数
本のビット線１４に電圧を供給し、一括ショートされた
複数本のビット線１４に流れる電流を積分することで、
図５に示すヒステリシス特性を求めることができる。

【００４３】本実施形態の調整方法にて重要なことは、
図５において電源電圧ＶＤＤに当初設定される電圧Ｖｓ
より、電圧が低くなる方向に強誘電体キャパシタへの印
加電圧を下げるようにスイープさせ、飽和分極点Ｃとな
る最小電圧Ｖｓｍｉｎをテスタ４０にて求めることであ
る。

【００４４】ΔＶ検出回路４２では、電圧Ｖｓ（＝ＶＤ
Ｄ）と求められた最小電圧Ｖｓｍｉｎとの差電圧ΔＶを
求める。電圧シフト制御コード発生回路４４は、その差
電圧ΔＶに相当する電圧シフト制御コードを発生する。
この制御コードは、レーザリペア装置４６に入力され
る。

【００４５】一方、図６に示すＦｅＲＡＭ１は、電源電
圧シフト回路５０を有する。この電源電圧シフト回路５
０の一例を図７に示す。図７に示すように、この電源電
圧シフト回路５０は、電源電圧ＶＤＤを抵抗分割するラ
ダー抵抗回路（抵抗分割回路）５２を有する。このラダ
ー抵抗回路５２には、抵抗値が等しいｎ個の抵抗ｒ１，
ｒ２，…ｒｎ−１，ｒｎが直列接続されている。図７に
おいて、上述の電位差ΔＶ＝０であれば、上述の電圧シ
フト制御コードに基づき、レーザリペア装置４４によ
り、フューズ１が切断される。この時、Ｎ型ＭＯＳトラ
ンジスタＴＮ１がオンし、Ｐ方ＭＯＳトランジスタＰＮ
１がオンされるので、Ｖｓｍｉｎ＝ＶＤＤとなる。

【００４６】電位差ΔＶが０以外であれば、電圧シフト
制御コードに基づいて、フューズ２〜フューズｎのいず
れか一つが切断される。それにより、ラダー抵抗回路５
２にて電源電圧ＶＤＤが分圧され、所望の電圧Ｖｓｍｉ
ｎを得ることができる。

【００４７】これにより、図１に示す電源回路２４は、
図６の電源電圧シフト回路５０より出力される電圧Ｖｓ
ｍｉｎ（＜ＶＤＤ）を、電圧Ｖｓ（＝ＶＤＤ）に代えて
用いることになる。よって、図１のワード線ドライバ２
０及びビット線ドライバ２２は、電圧Ｖｓｍｉｎ，２Ｖ
ｓｍｉｎ，Ｖｓｍｉｎ／３及び０Ｖの４種の電圧を用い
て強誘電体キャパシタを駆動することになる。

【００４８】こうすると、図４に示す非選択セル１８ｂ
には、±Ｖｓｍｉｎ／３が印加されることになる。この
ため、非選択セル１８ｂの容量は最小となり、選択セル
１８ａの駆動時の負荷が小さくなって高速駆動が可能と
なり、しかも消費電力が低減する。

【００４９】なお、本発明は上記の実施形態に限定され
るものではなく、本発明の要旨の範囲内で種々の変形実
施が可能である。

【００５０】例えば、図７に示す複数のヒューズ素子を
有するものに代えて、図８に示すようにレジスタ５４を
設けることができる。このレジスタ５４には、図８に示
すｎ個のＰ型ＭＯＳトランジスタをオン・オフさせる情
報が、電圧シフト制御コードとして記憶されている。よ
って、図８に示す電圧シフト制御コード発生回路４２か
らの電圧シフト制御コードをレジスタ５４に格納すれば
よい。このため、図８に示す電源電圧シフト回路５０の
場合には、図６に示すレーザリペア装置４４は不要であ
る。

【００５１】また、図５に示す飽和分極点Ｃの最小電圧
Ｖｓｍｉｎを検出する工程では、図６に示す例ではメモ
リセルアレイ１０の第１行目のメモリセルＭＣ００，Ｍ
Ｃ０１，…に電圧を印加して検出した。これに限らず、
１個のメモリセルを使用するものでもよく、あるいは１
ライン上の複数のメモリセル、もしくは複数ラインのメ
モリセルを用いても良い。

【図面の簡単な説明】

【図１】クロスポイント型のＦｅＲＡＭの概略説明図で
ある。

【図２】図１に示すメモリセルアレイの概略斜視図であ
る。

【図３】図１に示す強誘電体キャパシタのヒステリシス
特性図である。

【図４】リード時（データ“０”の書込み時）のワード
線、ビット線の設定電位を示す概略説明図である。

【図５】初期設定される電圧Ｖｓ（ＶＤＤ）と、電圧シ
フト後の飽和分極点の電圧Ｖｓｍｉｎとを示すヒステリ
シス特性図である。

【図６】本発明の実施形態に係るＦｅＲＡＭ及びその調
整装置の概略説明図である。

【図７】図６に示す電源電圧シフト回路の一例を示す回
路図である。

【図８】図６に示す電源電圧シフト回路の他の一例を示
す回路図である。

【符号の説明】

１ＦｅＲＡＭ１０メモリセルアレイ１２強誘電体１４ワード線１６ビット線１８強誘電体メモリセル１８ａ選択セル１８ｂ非選択セル２０ワード線ドライバ２２ビット線ドライバ２４電源回路３０駆動回路３２制御パッド３４テストパッド４０テスタ４２ ΔＶ検出回路４４電圧シフト制御コード発生回路４６レーザリペア装置５０電源電圧シフト回路５２抵抗分割回路５４レジスタ

Claims

【特許請求の範囲】

【請求項１】複数のワード線及び複数のビット線の各
交点に形成される複数の強誘電体キャパシタの少なくと
も一つに印加される電圧を、電源電圧より低い方向にス
イープさせて、飽和分極点となる最小電圧を検出する工
程と、前記電源電圧を下降シフトさせて、前記複数の強誘電体
キャパシタの駆動電圧として前記電源電圧に代えて用い
られる前記最小電圧を生成するように設定する工程と、
を有することを特徴とする強誘電体記憶装置の調整方
法。
【請求項２】請求項１において、複数のヒューズ素子の一つを切断することで、前記最小
電圧を生成するように設定することを特徴とする強誘電
体記憶装置の調整方法。
【請求項３】請求項２において、前記電源電圧と前記最小電圧との差電圧を求める工程
と、前記差電圧に基づき電圧シフト制御コードを発生させる
工程と、前記電圧シフト制御コードに基づいて、レーザリペア装
置により前記複数のヒューズ素子の一つを切断する工程
と、を有することを特徴とする強誘電体記憶装置の調整
方法。
【請求項４】請求項１において、レジスタに電圧シフト制御コードを格納して、前記最小
電圧を生成するように設定することを特徴とする強誘電
体記憶装置の調整方法。
【請求項５】請求項４において、前記電源電圧と前記最小電圧との差電圧を求める工程
と、前記差電圧に基づき電圧シフト制御コードを発生させる
工程と、前記電圧シフト制御コードを、前記レジスタに格納する
工程と、を有することを特徴とする強誘電体記憶装置の調整方
法。
【請求項６】互いに平行に配置される複数のワード線
と、前記複数のワード線と交差して、互いに平行に配置され
る複数のビット線と、前記複数のワード線及び前記複数のビット線の各交点に
形成される強誘電体キャパシタと、前記複数のワード線を駆動するワード線ドライバと、前記複数のビット線を駆動するビット線ドライバと、前記ワード線ドライバ及び前記ビット線ドライバに駆動
電圧を供給する電源回路と、電源電圧を下降シフトさせて、前記強誘電体キャパシタ
の飽和分極点となる最小電圧を生成して、前記電源回路
に供給する電源電圧シフト回路と、を有することを特徴
とする強誘電体記憶装置。
【請求項７】請求項６において、前記電源電圧シフト回路は、前記電源電圧を分圧する抵
抗分割回路を含むことを特徴とする強誘電体記憶装置。
【請求項８】請求項７において、前記電源電圧シフト回路は複数のヒューズ素子をさらに
有し、前記抵抗分割回路により下降シフトされる情報
が、前記複数のヒューズ素子の一つを切断することで設
定されていることを特徴とする強誘電体記憶装置。
【請求項９】請求項７において、前記電源電圧シフト回路はレジスタをさらに有し、前記
抵抗分割回路により下降シフトされる情報が、前記レジ
スタに設定されていることを特徴とする強誘電体記憶装
置。