JP2003188355A

JP2003188355A - 半導体集積回路

Info

Publication number: JP2003188355A
Application number: JP2001385177A
Authority: JP
Inventors: Akira Maruyama; 明丸山
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-12-18
Filing date: 2001-12-18
Publication date: 2003-07-04

Abstract

(57)【要約】【課題】ワードラインＷＬ５〜８は、ワードラインＷ
Ｌ１〜４に対して同一ピッチ上の同一の位置に配置され
ため、ワードラインＷＬ５〜８、ワードライン１〜４間
にはお互いに付加容量が付加される。そのため、書き込
み、読み出し動作においてワードラインの電位の立ち上
がり、立ち下がりのスピードが遅く、動作速度の遅れの
問題が生じていた。【解決手段】ワードラインＷＬ５〜８を、ワードライ
ンＷＬ１〜４からなる平面に対し、ワードラインＷＬ１
〜４の位置と各々異なる位置に配置するため、ワードラ
インＷＬ１〜４、ワードラインＷＬ５〜８の各々の付加
容量を減らすことが出来る。【効果】各々の付加容量が減るため、電極の電位の立
ち上がり、立ち下がりのスピードを早めることが可能で
ある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は強誘電体を有するキ
ャパシタを備えた半導体記憶装置のメモリセルの構造に
関するものである。

【０００２】

【従来の技術】図９は従来例の強誘電体を有するキャパ
シタを備えた半導体記憶装置を示す半導体集積回路図で
ある。

【０００３】図９で１、２はロウデコーダー回路、３は
カラムデコーダー及びセンスアンプ回路、４は所望の電
位を供給する電位供給回路、ＷＬ１〜４、ＷＬ５〜８は
ワードライン、ＢＬ１〜４はビットラインである。ま
た、ｍ１１〜１４、ｍ２１〜２４、ｍ３１〜３４、ｍ４
１〜４４、ｍ５１〜５４、ｍ６１〜６４、ｍ７１〜７
４、ｍ８１〜８４は各々強誘電体を有するキャパシタよ
りなるメモリセルである。尚、ここでは簡単のためにワ
ードラインＷＬを８本、ビットラインＢＬを４本として
説明する。

【０００４】また、両側の電極をワードライン、その間
に挟まれる電極をビットラインとして説明する。

【０００５】また、図１０は従来例を示す強誘電体を有
するキャパシタを備えた半導体記憶装置を示すビットラ
イン方向の断面図である。

【０００６】図１０で５，６は強誘電体あり例えばＰＺ
Ｔより成る。７，８は絶縁体である。図１０からわかる
ようにワードラインＷＬ１〜４とビットラインＢＬ１、
及び、ワードラインＷＬ５〜８とビットラインＢＬ１と
の各々の交差部分に挟まれた強誘電体をキャパシタとす
ることでメモリセルが構成される。ここでワードライン
ＷＬ５〜８は、ワードラインＷＬ１〜４に対して同一ピ
ッチ上の同一の位置に配置される。

【０００７】また、図１１は従来例を示す強誘電体を有
するキャパシタを備えた半導体記憶装置を示すワードラ
イン方向の断面図である。

【０００８】図１１で５，６は強誘電体あり例えばＰＺ
Ｔより成る。７，８は絶縁体である。図１０からわかる
ようにワードラインＷＬ１とビットラインＢＬ１〜４、
及び、ワードラインＷＬ５とビットラインＢＬ１〜４と
の各々の交差部分に挟まれた強誘電体をキャパシタとす
ることでメモリセルが構成される。

【０００９】書き込み動作を説明する。以下、電源電位
をＶＤＤとする。また、強誘電体の抗電位は１／２ＶＤ
Ｄより大きく、電源電位ＶＤＤより小さい電位とする。
メモリセルｍ２２にＨデータを書き込む場合には、ワー
ドラインＷＬ２の電位を１／２ＶＤＤからＧＮＤ電位、
ビットラインＢＬ２の電位を１／２ＶＤＤからＶＤＤ電
位にすることで、キャパシタにはビットラインからワー
ドラインに向かうＶＤＤの電界がかかり、その電界強度
と向きに応じた分極に伴う電荷（データ）を強誘電体キ
ャパシタに書き込むことができる。Ｌデータを書き込む
場合にはワードラインＷＬ２の電位を１／２ＶＤＤから
ＶＤＤ電位、ビットラインＢＬ２の電位を１／２ＶＤＤ
からＧＮＤ電位にすることで、キャパシタにはワードラ
インからビットラインに向かうＶＤＤの電界がかかり、
その電界強度と向きに応じた分極に伴う電荷（データ）
を強誘電体キャパシタに書き込むことができる。ここ
で、ワードラインＷＬ２、ビットラインＢＬ２以外の全
てのワードラインと全てのビットラインの電位は常に１
／２ＶＤＤとなるようにしておくと、メモリセルｍ２２
以外のメモリセル（非選択メモリセル）のキャパシタに
は０Ｖの電界か、または、１／２ＶＤＤの電界しかかか
らないためデータの書き込みは生じない。

【００１０】次に読み出し動作を説明する。メモリセル
ｍ２２を読み出す場合には、ワードラインＷＬ２の電位
を１／２ＶＤＤからＧＮＤ電位、ビットラインＢＬ２の
電位を１／２ＶＤＤからＧＮＤ電位にし、その後、ワー
ドラインＷＬ２の電位をＧＮＤ電位から電源電位ＶＤＤ
にすると、強誘電体キャパシタに保持された分極に伴う
電荷（データ）に応じた電位がビットラインＢＬ２に生
じる。ここでセンスアンプ回路３のリファレンスレベル
ＶＲＥＦを、データのＨレベル、Ｌレベルに応じて生じ
るビットライン電位の中間の値に設定しておくと、デー
タのＨレベル、Ｌレベルに応じたデータがビットライン
ＢＬ２を介してセンスアンプ回路３により増幅されて出
力される。

【００１１】この場合、データＨではキャパシタにワー
ドラインからビットラインに向かうＶＤＤの電界が一瞬
かかりＬデータ書き込みとなるため、読み出し動作終了
後はワードラインＷＬ２の電位を一定期間ＶＤＤ電位か
らＧＮＤ電位に落とし、データＨの再書き込みを行う必
要がある。その後、ワードラインＷＬ２の電位、およ
び、ビットラインＢＬ２の電位を１／２ＶＤＤにする。

【００１２】

【発明が解決しようとする課題】上記従来技術では、ワ
ードラインＷＬ５〜８は、ワードラインＷＬ１〜４に対
して同一ピッチ上の同一の位置に配置される。そのた
め、ワードラインＷＬ１〜４には各々ビットラインＢＬ
１〜４間とワードラインＷＬ５〜８間の両方の付加容量
が、ワードラインＷＬ５〜８には各々ビットラインＢＬ
１〜４間とワードラインＷＬ１〜４間の両方の付加容量
が付加されるため、上記書き込み、読み出し動作におい
てワードラインの電位の立ち上がり、立ち下がりのスピ
ードが遅く、動作速度の遅れの問題が生じていた。

【００１３】本発明はこのような問題を解決するもの
で、その目的は電極の電位の立ち上がり、立ち下がりの
スピードを早め、動作速度の向上を図ることである。

【００１４】

【課題を解決するための手段】本発明の半導体集積回路
は、マトリクス状に構成された第ｎ電極（ｎは自然数）
と第ｎ＋１電極と、マトリクス状に構成された第ｎ＋１
電極と第ｎ＋２電極と、前記第ｎ電極と前記第ｎ＋１電
極とに挟まれ前記第ｎ電極と前記第ｎ＋１電極との間に
印加された電圧の大きさと電圧の向きによる分極状態に
応じて情報を記憶する強誘電体から構成されるメモリセ
ルと、前記第ｎ＋１電極と前記第ｎ＋２電極とに挟まれ
前記第ｎ＋１電極と前記第ｎ＋２電極との間に印加され
た電圧の大きさと電圧の向きによる分極状態に応じて情
報を記憶する強誘電体から構成されるメモリセルからな
る半導体集積回路において、前記第ｎ＋２電極が前記第
ｎ電極からなる平面に対し、前記第ｎ電極の位置と各々
異なる位置に構成されたことを特徴とする。

【００１５】また、本発明の半導体集積回路は請求項１
記載の半導体集積回路において、前記強誘電体が無機材
料であることを特徴とする。

【００１６】また、本発明の半導体集積回路は請求項１
記載の半導体集積回路において、前記強誘電体が有機材
料であることを特徴とする。

【００１７】

【作用】上記手段によれば、前記第ｎ＋２電極を前記第
ｎ電極からなる平面に対し、前記第ｎ電極の位置と各々
異なる位置に構成する。その結果、各々の付加容量が減
るため、電極の電位の立ち上がり、立ち下がりのスピー
ドを早めることが可能である。

【００１８】

【発明の実施の形態】図１は本発明の第１の実施例を示
す半導体集積回路図である。図１で１、２はロウデコー
ダー回路、３はカラムデコーダー及びセンスアンプ回
路、４は所望の電位を供給する電位供給回路、ＷＬ１〜
４、ＷＬ５〜８はワードライン、ＢＬ１〜４はビット
ラインである。また、ｍ１１〜１４、ｍ２１〜２４、ｍ
３１〜３４、ｍ４１〜４４、ｍ５１〜５４、ｍ６１〜６
４、ｍ７１〜７４、ｍ８１〜８４は各々強誘電体を有す
るキャパシタよりなるメモリセルである。尚、ここでは
簡単のためにワードラインＷＬを８本、ビットラインＢ
Ｌを４本として説明する。

【００１９】また、両側の電極をワードライン、その間
に挟まれる電極をビットラインとして説明する。

【００２０】また、図２は本発明の第１の実施例を示す
強誘電体を有するキャパシタを備えた半導体記憶装置を
示すビットライン方向の断面図である。

【００２１】図２で５，６は強誘電体あり例えばＰＺＴ
より成る。７，８は絶縁体である。図２からわかるよう
にワードラインＷＬ１〜４とビットラインＢＬ１、及
び、ワードラインＷＬ５〜８とビットラインＢＬ１との
各々の交差部分に挟まれた強誘電体をキャパシタとする
ことでメモリセルが構成される。ここでワードラインＷ
Ｌ５〜８は、ワードラインＷＬ１〜４に対してハーフピ
ッチずれた位置に配置される。

【００２２】また、図３は本発明の第１の実施例を示す
強誘電体を有するキャパシタを備えた半導体記憶装置を
示すワードライン方向の断面図である。

【００２３】図３で５，６は強誘電体あり例えばＰＺＴ
より成る。７，８は絶縁体である。図３からわかるよう
にワードラインＷＬ１とビットラインＢＬ１〜４、及
び、ワードラインＷＬ５とビットラインＢＬ１〜４との
各々の交差部分に挟まれた強誘電体をキャパシタとする
ことでメモリセルが構成される。

【００２４】また、図４は強誘電体キャパシタのヒステ
リシスカーブ図で、Ｘ軸はビットラインに対するワード
ラインの電位Ｖｗｂ、Ｙ軸は分極に伴う電荷量を示す。
Ｘ軸との交点の電位が抗電位Ｖｃである。

【００２５】図５，６は書き込み動作を示すタイミング
図である。図１、４、５、６に基づいて書き込み動作を
説明する。ここで、電源電位ＶＤＤ、１／２ＶＤＤ電
位、ＧＮＤ電位は電位供給回路４より供給されるものと
する。メモリセルｍ２２にＨデータを書き込む場合に
は、図５に示すように期間IIIでワードラインＷＬ２の
電位をＧＮＤ電位、ビットラインＢＬ２の電位をＶＤＤ
電位にすることで、メモリセルｍ２２にはビットライン
からワードラインに向かうＶＤＤ（＞Ｖｃ）の電界がか
かり、その電界強度と向きに応じた分極に伴う電荷（デ
ータ）を強誘電体キャパシタに書き込むことができる。
Ｌデータを書き込む場合には図６に示すように期間Iで
ワードラインＷＬ２の電位をＶＤＤ電位、ビットライン
ＢＬ２の電位をＧＮＤ電位にすることで、メモリセルｍ
２２にはワードラインからビットラインに向かうＶＤＤ
（＞Ｖｃ）の電界がかかり、その電界強度と向きに応じ
た分極に伴う電荷（データ）を強誘電体キャパシタに書
き込むことができる。

【００２６】図４のヒステリシスカーブ図で説明する
と、Ｈデータ書き込み動作中は点Ａ０で、書き込み動作
後は点Ａ１で電荷が保持される。同様にＬデータ書き込
み動作中は点Ｂ０で、書き込み動作後は点Ｂ１で電荷が
保持される。

【００２７】ここで、図５での期間I、II、図６での期
間II、IIIは非選択メモリに対して必要な動作期間であ
る。これを図４のヒステリシスカーブ図で説明する。メ
モリセルｍ２２の書き込み動作中、ワードラインＷＬ
２、ビットラインＢＬ２以外の全てのワードラインと全
てのビットラインの電位は常に１／２ＶＤＤ電位となる
ようにしておく。Ｈデータ保持のメモリセルは、図５あ
るいは図６での期間I〜IIIの間に、点Ａ１→Ａ２→Ａ３
→Ａ４→Ａ１のループを辿り点Ａ１で電荷が保持され
る。一方、Ｌデータ保持のメモリセルは点Ｂ３→Ｂ４→
Ｂ１→Ｂ２→Ｂ３のループを辿り点Ｂ３で電荷が保持さ
れる。このようにメモリセルｍ２２以外のメモリセル
（非選択メモリセル）には０Ｖの電界か、または、１／
２ＶＤＤの電界しかかからず、前記のループを辿るため
（反転）書き込みは生じない。

【００２８】図７は読み出し動作を示すタイミング図で
ある。図１、４、７に基づいて読み出し動作を説明す
る。メモリセルｍ２２を読み出す場合には図７に示すよ
うに期間II、IIIでワードラインＷＬ２の電位をＧＮＤ
電位、ビットラインＢＬ２の電位をＧＮＤ電位にした
後、ワードラインＷＬ２の電位をＧＮＤ電位からＶＤＤ
電位にすると、強誘電体キャパシタに保持された分極に
伴う電荷（データ）に応じた電位がビットラインＢＬ２
に生じる。ここでセンスアンプ回路２のリファレンスレ
ベルＶｒｅｆを、データのＨレベル、Ｌレベルに応じて
生じるビットライン電位の中間の値に設定しておくと、
データのＨレベル、Ｌレベルに応じたデータがビットラ
インＢＬ２を介してセンスアンプ回路３により増幅され
て出力される。

【００２９】図４のヒステリシスカーブ図で説明する
と、Ｈデータの読み出しでは点Ａ１と点Ｂ０との電荷の
差がビットラインに生じる。同様にＬデータの読み出し
では点Ｂ１または点Ｂ３と点Ｂ０との電荷の差がビット
ラインに生じる。

【００３０】ここで、図７での期間IVはＨデータの再書
き込みを行う動作期間であり、点Ｂ０を点Ａ０に戻す動
作を行う。

【００３１】また、図７での期間I、Vは非選択メモリに
対して必要な動作期間である。これを図４のヒステリシ
スカーブ図で説明する。メモリセルｍ２２の読み出し動
作中、ワードラインＷＬ２、ビットラインＢＬ２以外の
全てのワードラインと全てのビットラインの電位は常に
１／２ＶＤＤ電位となるようにしておく。Ｈデータ保持
のメモリセルは、図７での期間I〜Vの間に、点Ａ１→Ａ
２→Ａ３→Ａ４→Ａ１のループを辿り点Ａ１で電荷が保
持される。一方、Ｌデータ保持のメモリセルは点Ｂ３→
Ｂ４→Ｂ１→Ｂ２→Ｂ３のループを辿り点Ｂ３で電荷が
保持される。このようにメモリセルｍ２２以外のメモリ
セル（非選択メモリセル）には０Ｖの電界か、または、
Ｖｄの電界しかかからず、前記のループを辿るためデー
タの反転（破壊）は生じない。

【００３２】本実施例では図２に示すようにワードライ
ンＷＬ５〜８は、ワードラインＷＬ１〜４に対して１ピ
ッチずれた位置に配置される。そのため、ワードライン
ＷＬ１〜４には各々ビットラインＢＬ１〜４間との付加
容量だけが、ワードラインＷＬ５〜８には各々ビットラ
インＢＬ１〜４間との付加容量だけが付加されるため、
上記書き込み、読み出し動作においてワードラインの電
位の立ち上がり、立ち下がりのスピードが早まり動作速
度の向上を図ることが可能である。

【００３３】尚、本実施例では両側の電極をワードライ
ン、その間に挟まれる電極をビットラインとして説明し
たが、両側の電極をビットライン、その間に挟まれる電
極をワードラインとしても同様の効果が有る。この場合
はビットラインの付加容量が減るため、読み出し動作時
の電位差が大きくなり読み出し動作の安定化、及び、高
速化も図ることが出来る。

【００３４】また、本実施例では３層の電極で説明した
が、これは４層以上の電極であっても同様の効果が有
る。この場合は奇数層電極同士、偶数層電極同士が各々
ハーフピッチずれた位置に配置される。

【００３５】図８は本発明の第２の実施例を示す断面図
である。

【００３６】図８では、ワードラインＷＬ５〜８は、ワ
ードラインＷＬ１〜４に対して正確にハーフピッチずれ
た位置に配置されてはおらず、一部が重なる位置に配置
されている。この場合は付加容量が重なりの分だけ増加
するが、同様の効果を図ることが可能である。

【００３７】

【発明の効果】以上述べた様に本発明によれば、第ｎ＋
２電極が第ｎ電極からなる平面に対し、第ｎ電極の位置
と各々異なる位置に構成されているため、第ｎ電極には
各々第ｎ＋１電極との付加容量だけが、第ｎ＋２電極に
は各々第ｎ＋１電極との付加容量だけが付加されるた
め、書き込み、読み出し動作において第ｎ電極、及び、
第ｎ＋２電極電極の電位の立ち上がり、立ち下がりのス
ピードが早まり動作速度の向上を図ることが可能であ
る。

【００３８】また、本発明の構成によれば電極間に発生
する応力に伴うメモリセルの特性劣化を緩和する効果も
有する。

【図面の簡単な説明】

【図１】本発明の第１の実施例における半導体集積回
路図。

【図２】本発明の第１の実施例における断面図。

【図３】本発明の第１の実施例における断面図。

【図４】本発明の第１の実施例におけるヒステリシス
カーブ図。

【図５】本発明の第１の実施例におけるタイミング
図。

【図６】本発明の第１の実施例におけるタイミング
図。

【図７】本発明の第１の実施例におけるタイミング
図。

【図８】本発明の第２の実施例における断面図。

【図９】従来例の半導体集積回路図。

【図１０】従来例における断面図。

【図１１】従来例における断面図。

【符号の説明】

ＷＬ１〜ＷＬ８ワードラインＢＬ１〜ＢＬ４ビットライン５，６強誘電体７，８絶縁膜

Claims

【特許請求の範囲】

【請求項１】マトリクス状に構成された第ｎ電極（ｎ
は自然数）と第ｎ＋１電極と、マトリクス状に構成され
た第ｎ＋１電極と第ｎ＋２電極と、前記第ｎ電極と前記
第ｎ＋１電極とに挟まれ前記第ｎ電極と前記第ｎ＋１電
極との間に印加された電圧の大きさと電圧の向きによる
分極状態に応じて情報を記憶する強誘電体から構成され
るメモリセルと、前記第ｎ＋１電極と前記第ｎ＋２電極
とに挟まれ前記第ｎ＋１電極と前記第ｎ＋２電極との間
に印加された電圧の大きさと電圧の向きによる分極状態
に応じて情報を記憶する強誘電体から構成されるメモリ
セルからなる半導体集積回路において、前記第ｎ＋２電
極が前記第ｎ電極からなる平面に対し、前記第ｎ電極の
位置と各々異なる位置に構成されたことを特徴とする半
導体集積回路。
【請求項２】請求項１記載の半導体集積回路におい
て、前記強誘電体が無機材料であることを特徴とする半
導体集積回路。
【請求項３】請求項１記載の半導体集積回路におい
て、前記強誘電体が有機材料であることを特徴とする半
導体集積回路。