JPH0757479A - 連想記憶装置 - Google Patents
連想記憶装置Info
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- JPH0757479A JPH0757479A JP19717293A JP19717293A JPH0757479A JP H0757479 A JPH0757479 A JP H0757479A JP 19717293 A JP19717293 A JP 19717293A JP 19717293 A JP19717293 A JP 19717293A JP H0757479 A JPH0757479 A JP H0757479A
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Abstract
(57)【要約】 （修正有）
【目的】可変長データを扱え、記憶内容を不揮発にし、
大容量化を図る。 【構成】２個一対の直列に接続した不揮発性のメモリト
ランジスタＴＭ１，ＴＭ２に互いに正反の記憶データを
格納させ、それら一対のメモリトランジスタＴＭ１，Ｔ
Ｍ２に正反の検索データを与えることで検索データと記
憶データとを並列に照合を行う。このため、極めて少な
い素子数で連想記憶素子を実現でき、低電力大容量な連
想記憶装置を実現できる。
大容量化を図る。 【構成】２個一対の直列に接続した不揮発性のメモリト
ランジスタＴＭ１，ＴＭ２に互いに正反の記憶データを
格納させ、それら一対のメモリトランジスタＴＭ１，Ｔ
Ｍ２に正反の検索データを与えることで検索データと記
憶データとを並列に照合を行う。このため、極めて少な
い素子数で連想記憶素子を実現でき、低電力大容量な連
想記憶装置を実現できる。
Description
【０００１】
【産業上の利用分野】本発明は連想記憶装置に関し、特
に与えられた検索データに一致するデータを記憶してい
るアドレスを出力する機能を有する連想記憶装置に関す
る。
に与えられた検索データに一致するデータを記憶してい
るアドレスを出力する機能を有する連想記憶装置に関す
る。
【０００２】
【従来の技術】連想記憶回路に関しては、既に多数の提
案が論文や特許公報に公表されている。例えば、“アイ
イーイーイー ジャーナル オブ ソリッドステート
サーキッツ（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬ
ＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ），ＶＯＬ．ＳＣ
−２０，ＮＯ．５，１９８５の「アン ８キロビットコ
ンテントアドレサブル アンド リエントラント メモ
リ（Ａｎ ８−ｋｂｉｔ Ｃｏｎｔｅｎｔ−Ａｄｄｒｅ
ｓｓａｂｌｅ ａｎｄ ＲｅｅｎｔｒａｎｔＭｅｍｏｒ
ｙ）」や米国特許第４，５３８，２４３号、または特開
昭５６−７１８８６号公報、特開昭６２−１６５７９４
号公報、特開昭６２−２９３５９６号公報、特開昭６３
−２６６６９７号公報もしくは特開平１−１８４７９０
号公報に記載されている従来の連想記憶装置は、データ
を格納する記憶素子毎に一致検出回路を設けた構成をと
っている。
案が論文や特許公報に公表されている。例えば、“アイ
イーイーイー ジャーナル オブ ソリッドステート
サーキッツ（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬ
ＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ），ＶＯＬ．ＳＣ
−２０，ＮＯ．５，１９８５の「アン ８キロビットコ
ンテントアドレサブル アンド リエントラント メモ
リ（Ａｎ ８−ｋｂｉｔ Ｃｏｎｔｅｎｔ−Ａｄｄｒｅ
ｓｓａｂｌｅ ａｎｄ ＲｅｅｎｔｒａｎｔＭｅｍｏｒ
ｙ）」や米国特許第４，５３８，２４３号、または特開
昭５６−７１８８６号公報、特開昭６２−１６５７９４
号公報、特開昭６２−２９３５９６号公報、特開昭６３
−２６６６９７号公報もしくは特開平１−１８４７９０
号公報に記載されている従来の連想記憶装置は、データ
を格納する記憶素子毎に一致検出回路を設けた構成をと
っている。
【０００３】図５は従来のこの種の連想記憶装置の一例
を示す回路図である。
を示す回路図である。
【０００４】この連想記憶装置は、対をなす第１及び第
２のビット線ＢＬ１ａ，ＢＬ２ａと、ソースを共に基準
電位点（接地電位点）に接続しゲートを互いに相手方の
ドレインに接続するＮ型のトランジスタＴＮ７，ＴＮ
８、ソースを共に電源電位点に接続しドレインをトラン
ジスタＴＮ７，ＴＮ８のドレインにゲートをトランジス
タＴＮ７，ＴＮ８のゲートにそれぞれ対応して接続する
Ｐ型のトランジスタＴＰ７，ＴＰ８、並びにソース，ド
レインの一方をトランジスタＴＮ７，ＴＮ８のドレイン
に他方を第１及び第２のビット線ＢＬ１ａ，ＢＬ２ａに
それぞれ対応して接続するＮ型のトランジスタＴＮ９，
ＴＮ１０を備えたフリップフロップ型のメモリセルＭＣ
ａのトランジスタＴＮ９，ＴＮ１０をオンにしてメモリ
セルＭＣａの記憶接点（Ｎ１，Ｎ２、トランジスタＴＮ
７，ＴＮ８のドレイン）をビット線ＢＬ１ａ，ＢＬ２ａ
に接続するワード線ＷＬａと、一致検出線ＥＤＬａと、
ソースを共通に基準電位点に接続しゲートをビット線Ｂ
Ｌ１ａ，ＢＬ２ａにそれぞれ対応して接続するＮ型のト
ランジスタＴＮ１３，ＴＮ１４、並びにソースをトラン
ジスタＴＮ１３，ＴＮ１４のドレインにそれぞれ対応し
て接続しゲートをメモリセルＭＣａの記憶接点Ｎ１，Ｎ
２にそれぞれ対応して接続しドレインを共に一致検出線
ＥＤＬａに接続するＮ型のトランジスタＴＮ１１，ＴＮ
１２とを備えビット線ＢＬ１ａ，ＢＬ２ａに伝達された
検索データがメモリセルＭＣａに記憶されているデータ
と一致したとき一致検出線ＥＤＬａを基準電位点と切離
し不一致のとき基準電位点に接続する一致検出回路６ａ
とを有する構成となっている。すなわち、メモリセルＭ
Ｃａと一致検出回路６ａとは１対１で設けられている。
２のビット線ＢＬ１ａ，ＢＬ２ａと、ソースを共に基準
電位点（接地電位点）に接続しゲートを互いに相手方の
ドレインに接続するＮ型のトランジスタＴＮ７，ＴＮ
８、ソースを共に電源電位点に接続しドレインをトラン
ジスタＴＮ７，ＴＮ８のドレインにゲートをトランジス
タＴＮ７，ＴＮ８のゲートにそれぞれ対応して接続する
Ｐ型のトランジスタＴＰ７，ＴＰ８、並びにソース，ド
レインの一方をトランジスタＴＮ７，ＴＮ８のドレイン
に他方を第１及び第２のビット線ＢＬ１ａ，ＢＬ２ａに
それぞれ対応して接続するＮ型のトランジスタＴＮ９，
ＴＮ１０を備えたフリップフロップ型のメモリセルＭＣ
ａのトランジスタＴＮ９，ＴＮ１０をオンにしてメモリ
セルＭＣａの記憶接点（Ｎ１，Ｎ２、トランジスタＴＮ
７，ＴＮ８のドレイン）をビット線ＢＬ１ａ，ＢＬ２ａ
に接続するワード線ＷＬａと、一致検出線ＥＤＬａと、
ソースを共通に基準電位点に接続しゲートをビット線Ｂ
Ｌ１ａ，ＢＬ２ａにそれぞれ対応して接続するＮ型のト
ランジスタＴＮ１３，ＴＮ１４、並びにソースをトラン
ジスタＴＮ１３，ＴＮ１４のドレインにそれぞれ対応し
て接続しゲートをメモリセルＭＣａの記憶接点Ｎ１，Ｎ
２にそれぞれ対応して接続しドレインを共に一致検出線
ＥＤＬａに接続するＮ型のトランジスタＴＮ１１，ＴＮ
１２とを備えビット線ＢＬ１ａ，ＢＬ２ａに伝達された
検索データがメモリセルＭＣａに記憶されているデータ
と一致したとき一致検出線ＥＤＬａを基準電位点と切離
し不一致のとき基準電位点に接続する一致検出回路６ａ
とを有する構成となっている。すなわち、メモリセルＭ
Ｃａと一致検出回路６ａとは１対１で設けられている。
【０００５】このメモリセルＭＣａ及び一致検出回路６
ａは、メモリ容量と見合った数だけ行方向、列方向にマ
トリクス状に配列されてメモリセルアレイを形成し、こ
れらメモリセルＭＣａは各行と対応して設けられたワー
ド線ＷＬａにより行単位で選択され、選択されたメモリ
セルへのデータ及びこのメモリセルからのデータは、各
列と対応して設けられた互いに対をなすビット線ＢＬ１
ａ，ＢＬ２ａにより列ごとに伝達される。当然、一致検
出線ＥＤＬａは各行ごとに設けられ、図示されていない
が負荷抵抗を介して電源線に接続されている。検索デー
タがメモリセルＭＣａに記憶されているデータと不一致
のときに、負荷抵抗、一致検出線ＥＤＬａ、一致検出回
路６ａ、基準電位点へと検出電流が流れ、一致検出線Ｅ
ＤＬａの電位を電源電位から基準電位に下げる。
ａは、メモリ容量と見合った数だけ行方向、列方向にマ
トリクス状に配列されてメモリセルアレイを形成し、こ
れらメモリセルＭＣａは各行と対応して設けられたワー
ド線ＷＬａにより行単位で選択され、選択されたメモリ
セルへのデータ及びこのメモリセルからのデータは、各
列と対応して設けられた互いに対をなすビット線ＢＬ１
ａ，ＢＬ２ａにより列ごとに伝達される。当然、一致検
出線ＥＤＬａは各行ごとに設けられ、図示されていない
が負荷抵抗を介して電源線に接続されている。検索デー
タがメモリセルＭＣａに記憶されているデータと不一致
のときに、負荷抵抗、一致検出線ＥＤＬａ、一致検出回
路６ａ、基準電位点へと検出電流が流れ、一致検出線Ｅ
ＤＬａの電位を電源電位から基準電位に下げる。
【０００６】すなわち、検索データに一致するデータを
メモリセルＭＣａが記憶している行の一致検出線ＥＤＬ
ａのみ電源電位に保持され、メモリセルＭＣａに記憶さ
れたデータと検索データとが１ビットでも異なる殆どの
行の一致検出線ＥＤＬには検出電流が流れる。
メモリセルＭＣａが記憶している行の一致検出線ＥＤＬ
ａのみ電源電位に保持され、メモリセルＭＣａに記憶さ
れたデータと検索データとが１ビットでも異なる殆どの
行の一致検出線ＥＤＬには検出電流が流れる。
【０００７】図６は従来の他の連想記憶装置の一例を示
す回路図である。
す回路図である。
【０００８】この連想記憶装置は、メモリセルＭＣｂに
書込み消去可能な不揮発性の第１及び第２のメモリトラ
ンジスタＴＭ１ｂ、ＴＭ２ｂを有し、第１及び第２のメ
モリトランジスタＴＭ１ｂ、ＴＭ２ｂのゲートがワード
線ＷＬｂで接続され、第１及び第２のメモリトランジス
タＴＭ１ｂ、ＴＭ２ｂの拡散層で形成されたドレインが
それぞれ金属配線で形成された第１及び第２のビット線
ＢＬ１ｂ、ＢＬ２ｂと２個のコンタクトで接続され、第
１及び第２のメモリトランジスタＴＭ１ｂ、ＴＭ２ｂの
ソースが一致検出線ＥＤＬｂで接続された構成をとって
いる。
書込み消去可能な不揮発性の第１及び第２のメモリトラ
ンジスタＴＭ１ｂ、ＴＭ２ｂを有し、第１及び第２のメ
モリトランジスタＴＭ１ｂ、ＴＭ２ｂのゲートがワード
線ＷＬｂで接続され、第１及び第２のメモリトランジス
タＴＭ１ｂ、ＴＭ２ｂの拡散層で形成されたドレインが
それぞれ金属配線で形成された第１及び第２のビット線
ＢＬ１ｂ、ＢＬ２ｂと２個のコンタクトで接続され、第
１及び第２のメモリトランジスタＴＭ１ｂ、ＴＭ２ｂの
ソースが一致検出線ＥＤＬｂで接続された構成をとって
いる。
【０００９】データ”１”の書き込みは第１のメモリト
ランジスタＴＭ１ｂにのみ”Ｈ”の書き込みをすること
により行い、データ”０”の書き込みは第２のメモリト
ランジスタＴＭ２ｂにのみ”Ｈ”の書き込みをすること
により行う。データ”１”の検索データは第１のビット
線ＢＬ１ｂのみ、データ”０”の検索データは第２のビ
ット線ＢＬ２ｂのみ”Ｈ”を印加する。
ランジスタＴＭ１ｂにのみ”Ｈ”の書き込みをすること
により行い、データ”０”の書き込みは第２のメモリト
ランジスタＴＭ２ｂにのみ”Ｈ”の書き込みをすること
により行う。データ”１”の検索データは第１のビット
線ＢＬ１ｂのみ、データ”０”の検索データは第２のビ
ット線ＢＬ２ｂのみ”Ｈ”を印加する。
【００１０】検索データと記憶データが一致すると、第
１あるいは第２のビット線ＢＬ１ｂ，ＢＬ２ｂから一致
検出線ＥＤＬｂに一致電流が流れず、不一致の時に一致
電流が流れる。この一致電流を検出することで検査動作
が可能となる。
１あるいは第２のビット線ＢＬ１ｂ，ＢＬ２ｂから一致
検出線ＥＤＬｂに一致電流が流れず、不一致の時に一致
電流が流れる。この一致電流を検出することで検査動作
が可能となる。
【００１１】
【発明が解決しようとする課題】上述した従来の連想記
憶装置は、データを記憶するメモリセルＭＣａごとに一
致検出回路６ａを設けた構成となっており、１ビットの
ために１０個のトランジスタが必要であるため、大容量
化が困難であるという欠点を有している。
憶装置は、データを記憶するメモリセルＭＣａごとに一
致検出回路６ａを設けた構成となっており、１ビットの
ために１０個のトランジスタが必要であるため、大容量
化が困難であるという欠点を有している。
【００１２】また、検索時に、検索データと記憶内容と
の一致または不一致のいずれかの検索結果しか発生しな
い構成となっているので、“ドントケア（Ｄｏｎ’ｔｃ
ａｒｅ）”の記憶状態、例えば検索データにかかわらず
一致を示すような情報を格納することができない欠点を
有している。
の一致または不一致のいずれかの検索結果しか発生しな
い構成となっているので、“ドントケア（Ｄｏｎ’ｔｃ
ａｒｅ）”の記憶状態、例えば検索データにかかわらず
一致を示すような情報を格納することができない欠点を
有している。
【００１３】このため、メモリマトリクスで決まる所定
のビットサイズにより規定された固定長のデータしか取
り扱うことができず、可変長データを取り扱うバタンマ
ッチング処理や文字列照合処理の分野には適用できなか
った。さらに、メモリセルＭＣａは、揮発性となってい
るため、電源を切断すると、記憶内容が失われるという
欠点を有している。
のビットサイズにより規定された固定長のデータしか取
り扱うことができず、可変長データを取り扱うバタンマ
ッチング処理や文字列照合処理の分野には適用できなか
った。さらに、メモリセルＭＣａは、揮発性となってい
るため、電源を切断すると、記憶内容が失われるという
欠点を有している。
【００１４】また、メモリセルＭＣｂは、検索時に、検
索データと不一致のデータをメモリセルＭＣｂが記憶し
ている殆どの行の一致検出線に検出電流が流れるため、
消費電力が大きいという欠点を有している。また、メモ
リセルごとに２個のコンタクトが必要であるため、メモ
リセルサイズが大きくなる欠点を有している。
索データと不一致のデータをメモリセルＭＣｂが記憶し
ている殆どの行の一致検出線に検出電流が流れるため、
消費電力が大きいという欠点を有している。また、メモ
リセルごとに２個のコンタクトが必要であるため、メモ
リセルサイズが大きくなる欠点を有している。
【００１５】このように、従来の連想記憶装置は、大容
量化が困難、ドントケアの記憶状態を実現できない、揮
発性である、消費電力が大きい等の欠点を有している。
量化が困難、ドントケアの記憶状態を実現できない、揮
発性である、消費電力が大きい等の欠点を有している。
【００１６】そこで、本発明の目的は、上記従来技術の
問題点を解決して、より柔軟な使用が可能な新規な連想
記憶装置を提供することにある。
問題点を解決して、より柔軟な使用が可能な新規な連想
記憶装置を提供することにある。
【００１７】
【課題を解決するための手段】本発明の連想記憶装置
は、行・列両方向にアレイ状に配置された複数のメモリ
セルとこれらメモリセルを行ごとに共通にそれぞれ接続
する複数のデータ線とを含むメモリセルアレイと、外部
入力データおよびこの外部データの相補データのそれぞ
れを前記データ線に印加するデータ駆動回路とを有する
連想記憶装置において、前記メモリセルは電気的に書き
込みおよび消去の可能な不揮発性の第１のトランジスタ
のソースと電気的に書き込みおよび消去の可能な不揮発
性の第２のトランジスタのドレインとを直列に接続して
成り、前記データ線は前記行の同一行に配置された複数
の前記第１のトランジスタのゲートに共通に接続された
複数の正データ線と前記同一行に配置された複数の前記
第２のトランジスタのゲートに共通に接続された複数の
負データ線とから成り、前記外部入力データを前記正デ
ータ線に前記外部入力データの相補データを前記負デー
タ線にそれぞれ印加する構成である。
は、行・列両方向にアレイ状に配置された複数のメモリ
セルとこれらメモリセルを行ごとに共通にそれぞれ接続
する複数のデータ線とを含むメモリセルアレイと、外部
入力データおよびこの外部データの相補データのそれぞ
れを前記データ線に印加するデータ駆動回路とを有する
連想記憶装置において、前記メモリセルは電気的に書き
込みおよび消去の可能な不揮発性の第１のトランジスタ
のソースと電気的に書き込みおよび消去の可能な不揮発
性の第２のトランジスタのドレインとを直列に接続して
成り、前記データ線は前記行の同一行に配置された複数
の前記第１のトランジスタのゲートに共通に接続された
複数の正データ線と前記同一行に配置された複数の前記
第２のトランジスタのゲートに共通に接続された複数の
負データ線とから成り、前記外部入力データを前記正デ
ータ線に前記外部入力データの相補データを前記負デー
タ線にそれぞれ印加する構成である。
【００１８】また、本発明の連想記憶装置は、前記メモ
リセルアレイの前記列方向に接続されたメモリセルに流
れる電流を検出して一致検出信号を発生する一致検出回
路を有する構成とすることもできる。
リセルアレイの前記列方向に接続されたメモリセルに流
れる電流を検出して一致検出信号を発生する一致検出回
路を有する構成とすることもできる。
【００１９】
【作用】本発明の連想記憶装置は、２個一対の不揮発性
のメモリトランジスタに互いに正反のデータを記憶さ
せ、それら一対のメモリトランジスタを正反の検索デー
タで駆動することにより検索データと記憶データとを並
列に照合しているため、極めて少ない素子数で連想メモ
リセルを実現でき、大容量な連想記憶装置の実現が可能
となる。
のメモリトランジスタに互いに正反のデータを記憶さ
せ、それら一対のメモリトランジスタを正反の検索デー
タで駆動することにより検索データと記憶データとを並
列に照合しているため、極めて少ない素子数で連想メモ
リセルを実現でき、大容量な連想記憶装置の実現が可能
となる。
【００２０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２１】図１は本発明の一実施例の連想記憶装置を
示す回路図である。
示す回路図である。
【００２２】この実施例の連想記憶装置は、ソースとド
レインが直列に接続され、浮遊ゲートを有する電界効果
トランジスタによる電気的に書き込み消去可能な不揮発
性の第１および第２のトランジスタＴＭ１、ＴＭ２を備
えたメモリセルＭＣが行方向と列方向にマトリスク状に
配列され、同一行に配置された第１のトランジスタＴＭ
１のゲートが正データ線ＰＤＬで共通に接続され、同一
行に配置された第２のトランジスタＴＭ２のゲートが負
データ線ＮＤＬで共通に接続されたメモリセルアレイ２
と、トランジスタＴＮ２１，ＴＰ２１，ＴＮ２２および
ＴＰ２２ならびにＮＡＮＤゲートＧ１およびＧ２ならび
にインバータＧ３を備え登録データや検索データなどの
入力データに対応する電圧を正データ線ＰＤＬに印加
し、入力データの相補データに対応する電圧を負データ
線ＮＤＬに印加するゲート駆動回路３と、トランジスタ
（ＴＮ２３〜ＴＮ２７）およびインバータＧ４を備えメ
モリセルアレイ２内の各列のメモリセルＭＣに流れる電
流を検出して一致検出信号を発生する一致検出回路４
と、トランジスタＴＰ２３およびＴＰ２４を備えメモリ
セルアレイ２内の最上位に配置されたメモリセルＭＣ内
のメモリトランジスタＴＭ１およびＴＭ２のドレインに
登録モード（書き込み動作Ｗ）時に約０．３Ｖ、検索モ
ード（読み出し動作Ｒ）時に約５Ｖを印加するためのド
レイン電圧を発生するドレイン電圧発生回路５と、ドレ
イン電圧発生回路５とメモリセルアレイ２の各列の間に
設けられた第１の選択トランジスタＴＷ１と、一致検出
回路４とメモリセルアレイ２の各列との間に設けられた
第２の選択トランジスタＴＳ２と、トランジスタＴＰ２
５，ＴＰ２６およびＴＰ２７を備え登録モード時に約７
Ｖ、消去モード時約２０Ｖ、検索モード時にほぼ５Ｖ程
度を第１の選択トランジスタＴＳ１のゲートに印加する
第１のゲート駆動回路６と、トランジスタＴＰ２８，Ｔ
Ｐ２９およびＴＮ２８ならびにインバータＧ５を備え消
去モード時に約２０Ｖを、検索モード時に約５Ｖを、登
録モード時に０Ｖをそれぞれ第２の選択トランジスタＴ
Ｓ２に約２０Ｖを印加する第２のゲート駆動回路７と、
トランジスタＴＰ３０，ＴＰ３１を備え検索モード時に
約５Ｖを、登録モード時に約１８Ｖをデータ線駆動回路
３のドレインに供給するデータ線電圧発生回路８とを有
する構成となっている。
レインが直列に接続され、浮遊ゲートを有する電界効果
トランジスタによる電気的に書き込み消去可能な不揮発
性の第１および第２のトランジスタＴＭ１、ＴＭ２を備
えたメモリセルＭＣが行方向と列方向にマトリスク状に
配列され、同一行に配置された第１のトランジスタＴＭ
１のゲートが正データ線ＰＤＬで共通に接続され、同一
行に配置された第２のトランジスタＴＭ２のゲートが負
データ線ＮＤＬで共通に接続されたメモリセルアレイ２
と、トランジスタＴＮ２１，ＴＰ２１，ＴＮ２２および
ＴＰ２２ならびにＮＡＮＤゲートＧ１およびＧ２ならび
にインバータＧ３を備え登録データや検索データなどの
入力データに対応する電圧を正データ線ＰＤＬに印加
し、入力データの相補データに対応する電圧を負データ
線ＮＤＬに印加するゲート駆動回路３と、トランジスタ
（ＴＮ２３〜ＴＮ２７）およびインバータＧ４を備えメ
モリセルアレイ２内の各列のメモリセルＭＣに流れる電
流を検出して一致検出信号を発生する一致検出回路４
と、トランジスタＴＰ２３およびＴＰ２４を備えメモリ
セルアレイ２内の最上位に配置されたメモリセルＭＣ内
のメモリトランジスタＴＭ１およびＴＭ２のドレインに
登録モード（書き込み動作Ｗ）時に約０．３Ｖ、検索モ
ード（読み出し動作Ｒ）時に約５Ｖを印加するためのド
レイン電圧を発生するドレイン電圧発生回路５と、ドレ
イン電圧発生回路５とメモリセルアレイ２の各列の間に
設けられた第１の選択トランジスタＴＷ１と、一致検出
回路４とメモリセルアレイ２の各列との間に設けられた
第２の選択トランジスタＴＳ２と、トランジスタＴＰ２
５，ＴＰ２６およびＴＰ２７を備え登録モード時に約７
Ｖ、消去モード時約２０Ｖ、検索モード時にほぼ５Ｖ程
度を第１の選択トランジスタＴＳ１のゲートに印加する
第１のゲート駆動回路６と、トランジスタＴＰ２８，Ｔ
Ｐ２９およびＴＮ２８ならびにインバータＧ５を備え消
去モード時に約２０Ｖを、検索モード時に約５Ｖを、登
録モード時に０Ｖをそれぞれ第２の選択トランジスタＴ
Ｓ２に約２０Ｖを印加する第２のゲート駆動回路７と、
トランジスタＴＰ３０，ＴＰ３１を備え検索モード時に
約５Ｖを、登録モード時に約１８Ｖをデータ線駆動回路
３のドレインに供給するデータ線電圧発生回路８とを有
する構成となっている。
【００２３】次に、本発明一実施例の連想記憶装置の動
作について説明する。
作について説明する。
【００２４】ドレイン電圧発生回路５は第１の選択トラ
ンジスタＴＳ１を介してメモリトランジスタＴＭ１，Ｔ
Ｍ２のドレインに登録モード（書き込み動作Ｗ）時に約
０．３Ｖを、検索モード（読み出し動作Ｒ）時に約５Ｖ
を印加するためのドレイン電圧を発生する。
ンジスタＴＳ１を介してメモリトランジスタＴＭ１，Ｔ
Ｍ２のドレインに登録モード（書き込み動作Ｗ）時に約
０．３Ｖを、検索モード（読み出し動作Ｒ）時に約５Ｖ
を印加するためのドレイン電圧を発生する。
【００２５】登録モード時にＷ＝０となり、トランジス
タＴＰ３が導通し、約０．３Ｖが第１の選択トランジス
タＴＳ１のドレインに供給される。検索モード時にＲ＝
０となり、トランジスタＴＰ２４が導通し、約５Ｖが第
１の選択トランジスタＴＳ１のドレインに供給される。
タＴＰ３が導通し、約０．３Ｖが第１の選択トランジス
タＴＳ１のドレインに供給される。検索モード時にＲ＝
０となり、トランジスタＴＰ２４が導通し、約５Ｖが第
１の選択トランジスタＴＳ１のドレインに供給される。
【００２６】第１のゲート駆動回路６は登録モード（Ｗ
＝０）時にトランジスタＴＰ２５を導通させ約７Ｖを発
生し、消去モード（Ｅ＝０）時にトランジスタＴＰ２６
を導通させ約２０Ｖを発生し、検索モード（Ｒ＝０）時
にトランジスタＴＰ２７を導通させ５Ｖを発生し、第１
の選択トランジスタＴＳ１のゲートに供給する。
＝０）時にトランジスタＴＰ２５を導通させ約７Ｖを発
生し、消去モード（Ｅ＝０）時にトランジスタＴＰ２６
を導通させ約２０Ｖを発生し、検索モード（Ｒ＝０）時
にトランジスタＴＰ２７を導通させ５Ｖを発生し、第１
の選択トランジスタＴＳ１のゲートに供給する。
【００２７】第２のゲート駆動回路７は消去モード（Ｅ
＝０）時にトランジスタＴＰ２８を導通させ２０Ｖを発
生し、検索モード（Ｒ＝０）時にトランジスタＴＰ２９
を導通させ５Ｖを発生し、登録モード（Ｗ＝０）時にト
ランジスタＴＮ２８を導通させ０Ｖを発生し、第２の選
択トランジスタＴＳ２のゲートに供給する。
＝０）時にトランジスタＴＰ２８を導通させ２０Ｖを発
生し、検索モード（Ｒ＝０）時にトランジスタＴＰ２９
を導通させ５Ｖを発生し、登録モード（Ｗ＝０）時にト
ランジスタＴＮ２８を導通させ０Ｖを発生し、第２の選
択トランジスタＴＳ２のゲートに供給する。
【００２８】データ線電圧発生回路８は検索モード（Ｒ
＝０）時にトランジスタＴＰ３０を導通させ５Ｖを発生
し、登録動作時に（Ｗ＝０）時にトランジスタＴＰ３１
を導通させ１８Ｖを発生し、データ線駆動回路３内のト
ランジスタＴＰ２１，ＴＰ２２のドレインに供給する。
＝０）時にトランジスタＴＰ３０を導通させ５Ｖを発生
し、登録動作時に（Ｗ＝０）時にトランジスタＴＰ３１
を導通させ１８Ｖを発生し、データ線駆動回路３内のト
ランジスタＴＰ２１，ＴＰ２２のドレインに供給する。
【００２９】データ線駆動回路３は消去モード（Ｅ＝
０）時に、トランジスタＴＮ２１，ＴＮ２２を導通さ
せ、正データ線ＰＤＬ及び負データ線ＮＤＬを共に接地
電圧０Ｖにする。消去モード以外（Ｅ＝１）では、デー
タＤＴが論理値”１”の場合にトランジスタＴＰ２１と
トランジスタＴＮ２２を導通させ、正データ線ＰＤＬに
データ線電圧発生回路８で発生された電圧を印加させ、
負データ線ＮＤＬを０Ｖにする。
０）時に、トランジスタＴＮ２１，ＴＮ２２を導通さ
せ、正データ線ＰＤＬ及び負データ線ＮＤＬを共に接地
電圧０Ｖにする。消去モード以外（Ｅ＝１）では、デー
タＤＴが論理値”１”の場合にトランジスタＴＰ２１と
トランジスタＴＮ２２を導通させ、正データ線ＰＤＬに
データ線電圧発生回路８で発生された電圧を印加させ、
負データ線ＮＤＬを０Ｖにする。
【００３０】一方、データＤＴが論理値”０”の場合に
トランジスタＴＮ２１とトランジスタＴＰ２２を導通さ
せ、負データ線ＮＤＬにデータ線電圧発生回路８で発生
された電圧を印加させ、正データ線ＰＤＬを０Ｖにす
る。
トランジスタＴＮ２１とトランジスタＴＰ２２を導通さ
せ、負データ線ＮＤＬにデータ線電圧発生回路８で発生
された電圧を印加させ、正データ線ＰＤＬを０Ｖにす
る。
【００３１】検索モードで検索データとして入力したデ
ータＤＴがメモリセルアレイ２内の何れかの列のメモリ
セルＭＣの記憶データと一致すると、一致した列のメモ
リセルＭＣ内の直列に接続された全てのメモリトランジ
スタＴＭ１，ＴＭ２は導通する。その結果、ドレイン電
圧発生回路５、第１の選択トランジスタＴＳ１、メモリ
セルアレイ２および第２の選択トランジスタＴＳ２を介
して一致検出回路４にセンス電流が流れ込む。
ータＤＴがメモリセルアレイ２内の何れかの列のメモリ
セルＭＣの記憶データと一致すると、一致した列のメモ
リセルＭＣ内の直列に接続された全てのメモリトランジ
スタＴＭ１，ＴＭ２は導通する。その結果、ドレイン電
圧発生回路５、第１の選択トランジスタＴＳ１、メモリ
セルアレイ２および第２の選択トランジスタＴＳ２を介
して一致検出回路４にセンス電流が流れ込む。
【００３２】一致検出回路４はセンス電流がトランジス
タＴＮ２４に流れ込むときにトランジスタＴＮ２４，Ｔ
Ｎ２５およびＴＮ２６による電流増幅回路でインバータ
Ｇ４の入力に低レベルを供給し、センス電流が流れない
ときに光レベルをインバータＧ４に供給する。
タＴＮ２４に流れ込むときにトランジスタＴＮ２４，Ｔ
Ｎ２５およびＴＮ２６による電流増幅回路でインバータ
Ｇ４の入力に低レベルを供給し、センス電流が流れない
ときに光レベルをインバータＧ４に供給する。
【００３３】インバータＧ４は一致の時に”１”の一致
ワード信号Ｅｉ（ｉ＝１〜ｎ）を出力する。同時に、ト
ランジスタＴＮ２７を導通させ、一致信号Ｅを”０”に
する。”０”の一致信号Ｅはメモリセルアレイ２内に検
索データＤＴに一致するデータが登録されていることを
示し、登録されている列は一致ワード信号Ｅｉで示され
る。なお、抵抗Ｒは不一致時に一致信号Ｅを５Ｖにする
ために設けられている。
ワード信号Ｅｉ（ｉ＝１〜ｎ）を出力する。同時に、ト
ランジスタＴＮ２７を導通させ、一致信号Ｅを”０”に
する。”０”の一致信号Ｅはメモリセルアレイ２内に検
索データＤＴに一致するデータが登録されていることを
示し、登録されている列は一致ワード信号Ｅｉで示され
る。なお、抵抗Ｒは不一致時に一致信号Ｅを５Ｖにする
ために設けられている。
【００３４】次に、第１及び第２のトランジスタＴＭ
１，ＴＭ２を形成する浮遊ゲートを有する電界効果トラ
ンジスタについて図２を参照して説明する。
１，ＴＭ２を形成する浮遊ゲートを有する電界効果トラ
ンジスタについて図２を参照して説明する。
【００３５】この電界効果トランジスタの詳細な構成
は、電子情報通信学会技術研究報告（ＩＣＤ９１−１３
４）に述べられている。書き込みはドレインＤに低電圧
（例えば、約０．３Ｖ）、ソースＳと基盤Ｂに０Ｖを印
加し、ゲートＧに高電圧（例えば、約１８Ｖ）を印加し
て、チャネル全面から電子を注入することにより行う。
電子が蓄積されるとゲートＧからみたしきい電圧は高く
なる（例えば、２Ｖ程度）。この記憶状態が記憶値”
０”を格納している状態（書き込み状態）である。消去
はゲートＧを低電位（例えば、０Ｖ）にし、基盤Ｂに高
電圧（例えば、２０Ｖ）を印加することにより、浮遊ゲ
ート内の電子をトンネル現象によりチャネル全面から電
子を基盤に引き抜くことで行う。電子が浮遊ゲートから
引き抜かれるとゲートＧからみたしきい電圧は低くなり
（例えば、−２Ｖ程度）、論理値”１”を記憶している
状態となる。消去されている状態は、”１”を記憶して
いる状態である（未書き込みの状態もほぼ同じ）。
は、電子情報通信学会技術研究報告（ＩＣＤ９１−１３
４）に述べられている。書き込みはドレインＤに低電圧
（例えば、約０．３Ｖ）、ソースＳと基盤Ｂに０Ｖを印
加し、ゲートＧに高電圧（例えば、約１８Ｖ）を印加し
て、チャネル全面から電子を注入することにより行う。
電子が蓄積されるとゲートＧからみたしきい電圧は高く
なる（例えば、２Ｖ程度）。この記憶状態が記憶値”
０”を格納している状態（書き込み状態）である。消去
はゲートＧを低電位（例えば、０Ｖ）にし、基盤Ｂに高
電圧（例えば、２０Ｖ）を印加することにより、浮遊ゲ
ート内の電子をトンネル現象によりチャネル全面から電
子を基盤に引き抜くことで行う。電子が浮遊ゲートから
引き抜かれるとゲートＧからみたしきい電圧は低くなり
（例えば、−２Ｖ程度）、論理値”１”を記憶している
状態となる。消去されている状態は、”１”を記憶して
いる状態である（未書き込みの状態もほぼ同じ）。
【００３６】読み出しはゲートＧに低電圧（例えば、０
Ｖ）を印加し、ドレインに約１Ｖを印加して行う。この
ときソースＳから流れ出す電流の大小が、記憶値の”
１”、”０”に対応する。この電流をソースＳに接続し
たセンスアンプで検出する。すなわち、論理値”１”を
記憶しているときのしきい電圧は−２Ｖ程度であるの
で、ゲートＧに０Ｖを印加したときに大きな電流がソー
スＳから流れ出る。一方、論理値”０”を記憶している
ときのしきい電圧は２Ｖ程度であるので、ゲートＧに０
Ｖを印加したときにトランジスタは導通せず、ドレイン
Ｓから電流が流れない。
Ｖ）を印加し、ドレインに約１Ｖを印加して行う。この
ときソースＳから流れ出す電流の大小が、記憶値の”
１”、”０”に対応する。この電流をソースＳに接続し
たセンスアンプで検出する。すなわち、論理値”１”を
記憶しているときのしきい電圧は−２Ｖ程度であるの
で、ゲートＧに０Ｖを印加したときに大きな電流がソー
スＳから流れ出る。一方、論理値”０”を記憶している
ときのしきい電圧は２Ｖ程度であるので、ゲートＧに０
Ｖを印加したときにトランジスタは導通せず、ドレイン
Ｓから電流が流れない。
【００３７】次に、直列に接続され複数個のメモリセル
ＭＣからなるメモリセルアレイの１列すなわち１ワード
の消去と登録動作について図３を参照して説明する。同
図（ａ）が１ワードの回路図であり、同図（ｂ）が動作
方法を示す。
ＭＣからなるメモリセルアレイの１列すなわち１ワード
の消去と登録動作について図３を参照して説明する。同
図（ａ）が１ワードの回路図であり、同図（ｂ）が動作
方法を示す。
【００３８】消去は複数個のメモリセルＭＣに対し一斉
に行う。このため、各メモリセルＭＣ内の全てのトラン
ジスタＴＭ１、ＴＭ２のゲートＧを０Ｖにし、第１及び
第２の選択トランジスタＴＳ１，ＴＳ２のゲートＧと基
盤Ｂに高電圧（例えば、２０Ｖ）を印加する。これによ
り、浮遊ゲート内の電子がトンネル現象によりチャネル
全面から基盤Ｂに引き抜かれ、消去される。その結果、
全てのトランジスタＴＭ１，ＴＭ２のしきい電圧は約−
２Ｖ程度に低くなり、論理値”１”を記憶している状態
となる。
に行う。このため、各メモリセルＭＣ内の全てのトラン
ジスタＴＭ１、ＴＭ２のゲートＧを０Ｖにし、第１及び
第２の選択トランジスタＴＳ１，ＴＳ２のゲートＧと基
盤Ｂに高電圧（例えば、２０Ｖ）を印加する。これによ
り、浮遊ゲート内の電子がトンネル現象によりチャネル
全面から基盤Ｂに引き抜かれ、消去される。その結果、
全てのトランジスタＴＭ１，ＴＭ２のしきい電圧は約−
２Ｖ程度に低くなり、論理値”１”を記憶している状態
となる。
【００３９】メモリセルＭＣに論理値”１”を記憶させ
るには、第１のトランジスタＴＭ１に”０”を書き込
み、第２のトランジスタＴＭ２に”１”を書き込む。ま
た、メモリセルＭＣに論理値”０”を記憶させるには、
第１のトランジスタＴＭ１に”１”を書き込み、第２の
トランジスタＴＭ２に”０”を書き込む。”ドントケ
ア”（Ｄｏｎ’ｔ ｃａｒｅ）の記憶状態は、第１及び
第２のトランジスタＴＭ１，ＴＭ２共に論理値”１”を
記憶させることで表現する。
るには、第１のトランジスタＴＭ１に”０”を書き込
み、第２のトランジスタＴＭ２に”１”を書き込む。ま
た、メモリセルＭＣに論理値”０”を記憶させるには、
第１のトランジスタＴＭ１に”１”を書き込み、第２の
トランジスタＴＭ２に”０”を書き込む。”ドントケ
ア”（Ｄｏｎ’ｔ ｃａｒｅ）の記憶状態は、第１及び
第２のトランジスタＴＭ１，ＴＭ２共に論理値”１”を
記憶させることで表現する。
【００４０】したがって、メモリセルＭＣへの論理値”
１”の登録は、第１の選択トランジスタＴＳ１のドレイ
ンＤに低電圧い（例えば、０．３Ｖ）を印加し、そのゲ
ートに７Ｖを印加し、第２の選択トランジスタＴＳ２の
ゲートＧとソースＳ及び基盤に０Ｖを印加し、論理値”
１”を登録したいメモリセルＭＣ内の第１のトランジス
タＴＭ１のゲートにのみ高電圧（例えば、１８Ｖ）を印
加することにより行う。この動作で第１のトランジスタ
ＴＭ１が”０”を記憶し、第２のトランジスタＴＭ２が
引き続き”１”を記憶することになり、このメモリセル
ＭＣには”１”が登録されたことになる。
１”の登録は、第１の選択トランジスタＴＳ１のドレイ
ンＤに低電圧い（例えば、０．３Ｖ）を印加し、そのゲ
ートに７Ｖを印加し、第２の選択トランジスタＴＳ２の
ゲートＧとソースＳ及び基盤に０Ｖを印加し、論理値”
１”を登録したいメモリセルＭＣ内の第１のトランジス
タＴＭ１のゲートにのみ高電圧（例えば、１８Ｖ）を印
加することにより行う。この動作で第１のトランジスタ
ＴＭ１が”０”を記憶し、第２のトランジスタＴＭ２が
引き続き”１”を記憶することになり、このメモリセル
ＭＣには”１”が登録されたことになる。
【００４１】一方、メモリセルＭＣに論理値”０”の登
録は、第１の選択トランジスタＴＳ１のドレインＤに低
電圧（例えば、０．３Ｖ）を印加し、そのゲートに７Ｖ
を印加し、第２の選択トラジスタ２のゲートＧとソース
Ｓ及び基盤に０Ｖを印加し、論理値”０”を登録したい
メモリセルＭＣ内の第１のトランジスタＴＭ２のゲート
にのみ高電圧（例えば、１８Ｖ）を印加することにより
行う。この動作で第１のトランジスタＴＭ１が”１”を
記憶したままで、第２のトランジスタＴＭ２が”０”を
記憶することになり、このメモリセルＭＣには”０”が
登録されたことになる。
録は、第１の選択トランジスタＴＳ１のドレインＤに低
電圧（例えば、０．３Ｖ）を印加し、そのゲートに７Ｖ
を印加し、第２の選択トラジスタ２のゲートＧとソース
Ｓ及び基盤に０Ｖを印加し、論理値”０”を登録したい
メモリセルＭＣ内の第１のトランジスタＴＭ２のゲート
にのみ高電圧（例えば、１８Ｖ）を印加することにより
行う。この動作で第１のトランジスタＴＭ１が”１”を
記憶したままで、第２のトランジスタＴＭ２が”０”を
記憶することになり、このメモリセルＭＣには”０”が
登録されたことになる。
【００４２】ドントケア（図３（ｂ）では”Ｘ”で表現
している）の登録は、第１及び第２のトランジスタＴＭ
１，ＴＭ２共に”１”を記憶させた消去状態に対応す
る。したがって、ドントケアの登録は第１および第２の
トランジスタＴＭ１，ＴＭ２に書き込みをさせないため
に、ゲートＧに約７Ｖを印加させることにより行う。図
３（ｂ）では”１”の登録、”０”の登録および”ドン
トケア”の登録を各々独立に説明したが、同図（ａ）の
ように立て積みされたメモリセルＭＣごとに異なるデー
タを一度に登録できる。１個のメモリセルＭＣが１ビッ
トを記憶でき、立て積みされたＮ個のメモリセルＭＣで
１ワードＮビットのメモリを形成する。
している）の登録は、第１及び第２のトランジスタＴＭ
１，ＴＭ２共に”１”を記憶させた消去状態に対応す
る。したがって、ドントケアの登録は第１および第２の
トランジスタＴＭ１，ＴＭ２に書き込みをさせないため
に、ゲートＧに約７Ｖを印加させることにより行う。図
３（ｂ）では”１”の登録、”０”の登録および”ドン
トケア”の登録を各々独立に説明したが、同図（ａ）の
ように立て積みされたメモリセルＭＣごとに異なるデー
タを一度に登録できる。１個のメモリセルＭＣが１ビッ
トを記憶でき、立て積みされたＮ個のメモリセルＭＣで
１ワードＮビットのメモリを形成する。
【００４３】次に、メモリセルＭＣの検索動作について
図４（ａ）および図４（ｂ）を参照して説明する。
図４（ａ）および図４（ｂ）を参照して説明する。
【００４４】図４（ａ）は浮遊ゲートを有する電界効果
トランジスタである第１及び第２のトランジスタＴＭ
１，ＴＭ２からなるメモリセルＭＣの構成を示す。同図
（ｂ）は第１及び第２のトランジスタＴＭ１，ＴＭ２の
動作状態を示す。図３で説明したように、メモリセルＭ
Ｃが”１”（”０”）のデータを記憶している状態で
は、第１のトランジスタＴＭ１のしきい電圧ＶＴ１は約
２Ｖ（−２Ｖ）程度であり、第２のトランジスタＴＭ２
のしきい電圧ＶＴ２は−２Ｖ（２Ｖ）程度になる。ま
た、メモリセルＭＣが”ドントケア”を記憶している状
態では、第１及び第２のトランジスタＴＭ１，ＴＭ２の
しきい電圧ＶＴ１，ＶＴ２は共に約−２Ｖ程度になる。
トランジスタである第１及び第２のトランジスタＴＭ
１，ＴＭ２からなるメモリセルＭＣの構成を示す。同図
（ｂ）は第１及び第２のトランジスタＴＭ１，ＴＭ２の
動作状態を示す。図３で説明したように、メモリセルＭ
Ｃが”１”（”０”）のデータを記憶している状態で
は、第１のトランジスタＴＭ１のしきい電圧ＶＴ１は約
２Ｖ（−２Ｖ）程度であり、第２のトランジスタＴＭ２
のしきい電圧ＶＴ２は−２Ｖ（２Ｖ）程度になる。ま
た、メモリセルＭＣが”ドントケア”を記憶している状
態では、第１及び第２のトランジスタＴＭ１，ＴＭ２の
しきい電圧ＶＴ１，ＶＴ２は共に約−２Ｖ程度になる。
【００４５】検索データは正データ線ＰＤＬに供給さ
れ、検索データを反転させたデータが負データ線に供給
される。正データ線ＰＤＬは第１のトランジスタＴＭ１
のゲートに接続され、負データ線ＮＤＬは第２のトラン
ジスタＴＭ２のゲートに接続されている。論理値”１”
（”０”）の検索データが与えられると、正データ線Ｐ
ＤＬには約５Ｖ（０Ｖ）が供給され、負データ線ＮＤＬ
には接地電圧０Ｖ（５Ｖ）が供給される。
れ、検索データを反転させたデータが負データ線に供給
される。正データ線ＰＤＬは第１のトランジスタＴＭ１
のゲートに接続され、負データ線ＮＤＬは第２のトラン
ジスタＴＭ２のゲートに接続されている。論理値”１”
（”０”）の検索データが与えられると、正データ線Ｐ
ＤＬには約５Ｖ（０Ｖ）が供給され、負データ線ＮＤＬ
には接地電圧０Ｖ（５Ｖ）が供給される。
【００４６】検索データをマスクする場合には、正負デ
ータ線ＰＤＬ，ＮＤＬ共に５Ｖが供給される。記憶デー
タと検索データとが一致する場合には、第１及び第２の
トランジスタＴＭ１，ＴＭ２が共に導通（ＯＮ）する。
一方、記憶データと検索データとが不一致の場合には、
第１のトランジスタが開放（ＯＦＦ）となる。
ータ線ＰＤＬ，ＮＤＬ共に５Ｖが供給される。記憶デー
タと検索データとが一致する場合には、第１及び第２の
トランジスタＴＭ１，ＴＭ２が共に導通（ＯＮ）する。
一方、記憶データと検索データとが不一致の場合には、
第１のトランジスタが開放（ＯＦＦ）となる。
【００４７】また、”ドントケア”の記憶状態では検索
データに関わらず、トランジスタＴＭ１，ＴＭ２が共に
導通する。検索データがマスクされると、記憶データに
関わらずトランジスタＴＭ１，ＴＭ２が共に導通する。
第１および第２のトランジスタＴＭ１およびＴＭ２は直
列に接続されているので、第１のトランジスタＴＭ１の
ドレインＤと第２のトランジスタＴＭ２のソースＳとの
間に電圧差を与えると、両トランジスタＴＭ１，ＴＭ２
が共に導通したときにはドレインＤからソースＳにセル
電流は流れない。
データに関わらず、トランジスタＴＭ１，ＴＭ２が共に
導通する。検索データがマスクされると、記憶データに
関わらずトランジスタＴＭ１，ＴＭ２が共に導通する。
第１および第２のトランジスタＴＭ１およびＴＭ２は直
列に接続されているので、第１のトランジスタＴＭ１の
ドレインＤと第２のトランジスタＴＭ２のソースＳとの
間に電圧差を与えると、両トランジスタＴＭ１，ＴＭ２
が共に導通したときにはドレインＤからソースＳにセル
電流は流れない。
【００４８】このように、メモリセルＭＣの記憶データ
に一致する検索データが供給された場合にはセル電流が
流れ、記憶データが入力されるとセル電流が流れる。す
なわち、セル電流の大きさにより検索データに一致する
記憶データが格納されているか否かを判断できる。
に一致する検索データが供給された場合にはセル電流が
流れ、記憶データが入力されるとセル電流が流れる。す
なわち、セル電流の大きさにより検索データに一致する
記憶データが格納されているか否かを判断できる。
【００４９】
【発明の効果】このように、本発明によれば、２個のメ
モリトランジスタを用いて１ビットの連想記憶セルを実
現できる。従来の連想記憶装置のメモリセルは１０個の
トランジスタを必要とし、一個のメモリトランジスタの
サイズはＤＲＡＭセルの約５０％の面積である。このた
め、本発明による連想記憶装置は、ＬＳＩ化した場合、
同じチップサイズで従来より約２０倍大きい記憶容量の
連想記憶装置を実現できる。
モリトランジスタを用いて１ビットの連想記憶セルを実
現できる。従来の連想記憶装置のメモリセルは１０個の
トランジスタを必要とし、一個のメモリトランジスタの
サイズはＤＲＡＭセルの約５０％の面積である。このた
め、本発明による連想記憶装置は、ＬＳＩ化した場合、
同じチップサイズで従来より約２０倍大きい記憶容量の
連想記憶装置を実現できる。
【００５０】また、不揮発性のメモリトランジスタを用
いているため、電子辞書などに利用した場合、電源断に
より記憶内容が破壊されることはない。このため、検索
システムを構築する場合、他の不揮発メモリが不要であ
り、システムを小型化できる。
いているため、電子辞書などに利用した場合、電源断に
より記憶内容が破壊されることはない。このため、検索
システムを構築する場合、他の不揮発メモリが不要であ
り、システムを小型化できる。
【００５１】また、可変長データの登録、検索が可能で
あり、文字列検索等に幅広く応用できる。さらに、検索
データと記憶データとが一致しないワードに検出電流が
流れないので、消費電力が小さくなる。また、メモリセ
ルにコンタクトが不要であるため、メモリセルサイズを
小さくできる。例えば、１６ＭｂのフラッシュＥＥＰＲ
ＯＭの技術を用いて８Ｍｂの連想記憶装置を実現できる
ので、１単が平均４文字、１文字が１６ビットで実現さ
れるとすると、１チップに１２万単語を格納できる事に
なる。
あり、文字列検索等に幅広く応用できる。さらに、検索
データと記憶データとが一致しないワードに検出電流が
流れないので、消費電力が小さくなる。また、メモリセ
ルにコンタクトが不要であるため、メモリセルサイズを
小さくできる。例えば、１６ＭｂのフラッシュＥＥＰＲ
ＯＭの技術を用いて８Ｍｂの連想記憶装置を実現できる
ので、１単が平均４文字、１文字が１６ビットで実現さ
れるとすると、１チップに１２万単語を格納できる事に
なる。
【図１】本発明の一実施例の連想記憶装置の回路図であ
る。
る。
【図２】図１に示した実施例のメモリトランジスタの動
作説明図で、（ａ）はメモリトランジスタの回路図で
（ｂ）は各節点の電位を示す図である。
作説明図で、（ａ）はメモリトランジスタの回路図で
（ｂ）は各節点の電位を示す図である。
【図３】図１に示した実施例のメモリセルの消去モード
と登録モードの動作説明図で、（ａ）はメモリセルの回
路図で（ｂ）は各節点の電位を示す図である。
と登録モードの動作説明図で、（ａ）はメモリセルの回
路図で（ｂ）は各節点の電位を示す図である。
【図４】図１に示した実施例のメモリセルの検索モード
の動作説明図で、（ａ）はメモリセルの回路図で（ｂ）
は各節点のＯＮ／ＯＦＦ状態を示す図である。
の動作説明図で、（ａ）はメモリセルの回路図で（ｂ）
は各節点のＯＮ／ＯＦＦ状態を示す図である。
【図５】従来の連想記憶装置の一例を示す回路図であ
る。
る。
【図６】従来の連想記憶装置の他の一例を示す回路図で
ある。
ある。
２ メモリセルアレイ ３ ゲート駆動回路 ４，６ａ 一致検出回路 ５ ドレイン電圧発生回路 ６ 第１のゲート駆動回路 ７ 第２のゲート駆動回路 ８ データ線電圧発生回路 ＴＰ１〜ＴＰ３１ Ｐ型ＭＯＳトランジスタ ＴＮ１〜ＴＮ２８ Ｎ型ＭＯＳトランジスタ ＭＣ，ＭＣａ，ＭＣｂ メモリセル ＢＬ１ａ，ＢＬ２ａ，ＢＬ１ｂ，ＢＬ２ｂ ビット線 ＥＤＬａ，ＥＤＬｂ 一致検出線 ＰＤＬ 正データ線 ＮＤＬ 負データ線 ＴＭ１，ＴＭ１ａ 第１のメモリトランジスタ ＴＭ２，ＴＭ２ａ 第２のメモリトランジスタ ＴＳ１ 第１の選択トランジスタ ＴＳ２ 第２の選択トランジスタ ＷＬａ，ＷＬｂ ワード線
Claims (2)
- 【請求項１】 行・列両方向にアレイ状に配置された複
数のメモリセルとこれらメモリセルを行ごとに共通にそ
れぞれ接続する複数のデータ線とを含むメモリセルアレ
イと、外部入力データおよびこの外部データの相補デー
タのそれぞれを前記データ線に印加するデータ駆動回路
とを有する連想記憶装置において、前記メモリセルは電
気的に書き込みおよび消去の可能な不揮発性の第１のト
ランジスタのソースと電気的に書き込みおよび消去の可
能な不揮発性の第２のトランジスタのドレインとを直列
に接続して成り、前記データ線は前記行の同一行に配置
された複数の前記第１のトランジスタのゲートに共通に
接続された複数の正データ線と前記同一行に配置された
複数の前記第２のトランジスタのゲートに共通に接続さ
れた複数の負データ線とから成り、前記外部入力データ
を前記正データ線に前記外部入力データの相補データを
前記負データ線にそれぞれ印加することを特徴とする連
想記憶装置。 - 【請求項２】 前記メモリセルアレイの前記列方向に接
続されたメモリセルに流れる電流を検出して一致検出信
号を発生する一致検出回路を有することを特徴とする請
求項１記載の連想記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5197172A JP2601146B2 (ja) | 1993-08-09 | 1993-08-09 | 連想記憶装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP5197172A JP2601146B2 (ja) | 1993-08-09 | 1993-08-09 | 連想記憶装置 |
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Family Applications (1)
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011033667A1 (ja) * | 2009-09-18 | 2011-03-24 | 株式会社 東芝 | 半導体連想メモリ装置 |
| JP2011081874A (ja) * | 2009-10-08 | 2011-04-21 | Renesas Electronics Corp | 半導体信号処理装置 |
| JP2011187150A (ja) * | 2010-01-14 | 2011-09-22 | Soitec Silicon On Insulator Technologies | ＳｅＯＩの連想メモリでデータを比較するデバイス |
| JP2012174330A (ja) * | 2011-02-24 | 2012-09-10 | Toshiba Corp | 連想メモリ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237063A (ja) * | 1989-03-09 | 1990-09-19 | Fujitsu Ltd | 半導体メモリ |
| JPH05166387A (ja) * | 1991-12-18 | 1993-07-02 | Kawasaki Steel Corp | 半導体集積回路 |
-
1993
- 1993-08-09 JP JP5197172A patent/JP2601146B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237063A (ja) * | 1989-03-09 | 1990-09-19 | Fujitsu Ltd | 半導体メモリ |
| JPH05166387A (ja) * | 1991-12-18 | 1993-07-02 | Kawasaki Steel Corp | 半導体集積回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011033667A1 (ja) * | 2009-09-18 | 2011-03-24 | 株式会社 東芝 | 半導体連想メモリ装置 |
| CN102473459A (zh) * | 2009-09-18 | 2012-05-23 | 株式会社东芝 | 半导体相联存储器装置 |
| JP5330524B2 (ja) * | 2009-09-18 | 2013-10-30 | 株式会社東芝 | 半導体連想メモリ装置 |
| JP2011081874A (ja) * | 2009-10-08 | 2011-04-21 | Renesas Electronics Corp | 半導体信号処理装置 |
| JP2011187150A (ja) * | 2010-01-14 | 2011-09-22 | Soitec Silicon On Insulator Technologies | ＳｅＯＩの連想メモリでデータを比較するデバイス |
| JP2012174330A (ja) * | 2011-02-24 | 2012-09-10 | Toshiba Corp | 連想メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2601146B2 (ja) | 1997-04-16 |
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