JP2023135866A - 半導体装置 - Google Patents

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Abstract

【課題】リザーバーサイズに応じてリザーバー層の重みばらつきを調整可能な半導体装置を提供する。【解決手段】実施形態の半導体装置は、複数の第１メモリセルＭＣｉと、複数の第２メモリセルＭＣｒと、複数の第３メモリセルＭＣｏと、制御回路と、を含む。制御回路は、機械学習を実行することが可能である。複数の第１メモリセルＭＣｉと、複数の第２メモリセルＭＣｒと、複数の第３メモリセルＭＣｏとのそれぞれは、抵抗変化素子を備える。制御回路は、機械学習において、複数の第２メモリセルＭＣｒのそれぞれに共通の書き込み電圧を用いた書き込み動作を実行し、書き込み動作の後に、複数の第１配線ＷＬのそれぞれに入力データを入力し、入力データと、入力データに基づいて第５配線ＢＬｏのそれぞれから出力される信号とに基づいて、複数の第３メモリセルＭＣｏのうち少なくとも１つの第３メモリセルＭＣｏの抵抗値を変化させる。【選択図】図１４

Description

実施形態は、半導体装置に関する。
データを不揮発に記憶することが可能なクロスポイント型メモリセルアレイを有する半導体装置が知られている。そして、このような半導体装置の用途として、再帰的ニューラルネットワークを用いた機械学習手法の一種であるリザーバーコンピューティングで活用することが考えられている。
米国特許第１０１５３８０６号明細書
リザーバーサイズに応じてリザーバー層の重みばらつきを調整可能な半導体装置を提供する。
実施形態の半導体装置は、複数の第１配線と、複数の第２配線と、複数の第１メモリセルと、複数の第３配線と、複数の第２メモリセルと、複数の第４配線と、複数の第５配線と、複数の第３メモリセルと、制御回路と、を含む。複数の第２配線は、複数の第１配線と交差して設けられる。複数の第１メモリセルは、複数の第１配線と複数の第２配線との交差部分にそれぞれ設けられ、各々が複数の第１配線のうち１つと複数の第２配線のうち１つとの間に接続される。複数の第３配線は、遅延回路を介して複数の第２配線にそれぞれ接続され、複数の第２配線と交差して設けられる。複数の第２メモリセルは、複数の第３配線と複数の第２配線との交差部分にそれぞれ設けられ、各々が複数の第３配線のうち１つと複数の第２配線のうち１つとの間に接続される。複数の第４配線は、複数の第２配線にそれぞれ接続される。複数の第５配線は、複数の第４配線と交差して設けられる。複数の第３メモリセルは、複数の第４配線と複数の第５配線との交差部分にそれぞれ設けられ、各々が複数の第４配線のうち１つと複数の第５配線のうち１つとの間に接続される。制御回路は、機械学習を実行することが可能である。複数の第１メモリセルと、複数の第２メモリセルと、複数の第３メモリセルとのそれぞれは、抵抗変化素子を備える。制御回路は、機械学習において、複数の第２メモリセルのそれぞれに共通の書き込み電圧を用いた書き込み動作を実行し、書き込み動作の後に、複数の第１配線のそれぞれに入力データを入力し、入力データと、入力データに基づいて第５配線のそれぞれから出力される信号とに基づいて、複数の第３メモリセルのうち少なくとも１つの第３メモリセルの抵抗値を変化させる。
リザーバーコンピューティングの機能構成の一例を示す概念図。 リザーバーコンピューティングの評価結果の一例を示すグラフ。 リザーバーコンピューティングにおけるリザーバーサイズとリザーバー層の最適な重みばらつきとの関係性の一例を示すグラフ。 第１実施形態に係る情報処理システムの構成の一例を示すブロック図。 第１実施形態に係るメモリシステムが備えるメモリコントローラの構成の一例を示すブロック図。 第１実施形態に係るメモリシステムが備えるメモリコントローラで使用される設定情報の一例を示すテーブル。 第１実施形態に係るメモリシステムが備えるメモリデバイスの構成の一例を示すブロック図。 第１実施形態に係るメモリシステムが備えるメモリデバイスにおけるメモリセルアレイの回路構成と、周辺回路の一部の構成との一例を示す概略図。 第１実施形態に係るメモリシステムが備えるメモリデバイスにおけるメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態に係るメモリシステムが備えるメモリデバイスにおけるメモリセルアレイの断面構造の一例を示す、図９のＸ－Ｘ線に沿った断面図。 第１実施形態に係るメモリシステムが備えるメモリデバイスにおける書き込み動作の一例を示す概略図。 第１実施形態に係るメモリシステムが備えるメモリデバイスにおける書き込み動作の一例を示すタイミングチャート。 第１実施形態に係るメモリシステムが備えるメモリデバイスにおける書き込み動作による電流の標準偏差の変化の一例を示すグラフ。 第１実施形態に係るメモリシステムの学習動作におけるメモリデバイスの機能の割り当ての一例を示す概略図。 第１実施形態に係るメモリシステムの学習動作の流れの一例を示すフローチャート。 第２実施形態に係るメモリシステムが備えるメモリデバイスにおけるメモリセルアレイの回路構成と、周辺回路の一部の構成との一例を示す概略図。 第２実施形態に係るメモリシステムが備えるメモリデバイスにおける出力部の回路構成の一例を示す回路図。 第２実施形態に係るメモリシステムの学習動作の流れの一例を示すフローチャート。 第３実施形態に係るメモリシステムが備えるメモリデバイスにおけるメモリセルアレイの回路構成と、入力回路及び出力回路の構成との一例を示す概略図。 第３実施形態に係るメモリシステムが備えるメモリデバイスにおける出力部の回路構成の一例を示す回路図。 第３実施形態に係るメモリシステムの学習動作の流れの一例を示すフローチャート。 第４実施形態に係るメモリシステムが備えるメモリデバイスにおけるメモリセルアレイの回路構成と、入力回路及び出力回路の構成との一例を示す概略図。 第４実施形態に係るメモリシステムが備えるメモリデバイスにおける信号出力部の回路構成の一例を示す回路図。 第４実施形態に係るメモリシステムの学習動作の流れの一例を示すフローチャート。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。各図面の寸法や比率などは、必ずしも現実のものと同一とは限らない。本明細書において、略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。参照符号に付加された数字などは、同じ参照符号により参照され、且つ類似した要素同士を区別するために使用される。
［０］リザーバーコンピューティングについて
まず、リザーバーコンピューティングの概要について説明する。図１は、リザーバーコンピューティングの機能構成の一例を示す概念図である。図１に示すように、リザーバーコンピューティングは、入力層ＩＬ、リザーバー層ＲＬ、及び出力層ＯＬを備える。
入力層ＩＬは、リザーバーコンピューティングにおける入力ノードの組である。入力層ＩＬの各ノードには、入力信号が入力される。入力信号としては、時系列データが使用され得る。具体的には、入力層ＩＬには、サンプリングされた時系列データのサンプル単位のデータが逐次入力される。入力層ＩＬにＮ個（“Ｎ”は１以上の整数）のノードが割り当てられた場合、入力層ＩＬは、ノードＵ（１）、Ｕ（２）、…、Ｕ（Ｎ）を有する。
リザーバー層ＲＬは、リザーバーコンピューティングにおけるリザーバーであり、ランダムな結合を有する再帰的ニューラルネットワークに対応する。リザーバー層ＲＬの各ノードから出力される信号は、アナログ信号である。リザーバー層ＲＬにＭ個（“Ｍ”は２以上の整数）のノードが割り当てられた場合、リザーバー層ＲＬは、ノードＸ（１）、Ｘ（２）、Ｘ（３）、Ｘ（４）、…、Ｘ（Ｍ）を有する。
出力層ＯＬは、リザーバーコンピューティングにおける出力ノードの組である。出力層ＯＬの各ノードは、予め設定された目標値（すなわち、答え）に対応する。出力層ＯＬの各ノードから出力される信号は、アナログ信号である。リザーバーコンピューティングでは、出力層ＯＬの各ノードの出力の大きさに基づいて、入力信号と目標値との関連度が判定される。出力層ＯＬにＬ個（“Ｌ”は２以上の整数）のノードが割り当てられた場合、出力層ＯＬは、ノードＺ（１）、Ｚ（２）、…、Ｚ（Ｌ）を有する。
図１に示された各矢印は、ノード間の結合と、重みとを示している。具体的には、図１における破線の矢印は、入力層ＩＬのノードＵ（ｔ）（“ｔ”は自然数）とリザーバー層ＲＬのノードＸ（ｔ）との結合を示している。図１における実線の矢印は、リザーバー層ＲＬ内の２つのノードＸ（ｔ）の結合を示している。図１における二点鎖線の矢印は、リザーバー層ＲＬのノードＸ（ｔ）と出力層ＯＬのノードＺ（ｔ）との結合を示している。なお、図１では、ノード間の結合の図示が適宜省略されている。
入力層ＩＬのノードＵ（ｔ）は、例えば、ノードＸ（１）～Ｘ（Ｍ）のそれぞれに結合される。ノードＵ（ｔ）及びノードＸ（ｔ）の結合は、重みＷｉｎを有する。リザーバー層ＲＬのノードＸ（ｔ）は、例えば、ノードＸ１（１）～Ｘ（Ｍ）のそれぞれに結合される。すなわち、リザーバー層ＲＬのノードＵ（ｔ）は、自身にも結合された部分を有し得る。２つのノードＸ（ｔ）の結合は、重みＷｒｅｓを有する。また、リザーバー層ＲＬのノードＸ（ｔ）は、例えば、出力層ＯＬのノードＺ（１）～Ｚ（Ｌ）のそれぞれに結合される。ノードＸ（ｔ）及びノードＺ（ｔ）の結合は、重みＷｏｕｔを有する。
Ｗｉｎ、Ｗｒｅｓ及びＷｏｕｔのそれぞれの大きさは、結合毎に異なり得る。リザーバーコンピューティングによる機械学習は、Ｗｉｎ及びＷｒｅｓのそれぞれを固定し、Ｗｏｕｔを学習により変化させる。すなわち、リザーバーコンピューティングは、機械学習によりＷｏｕｔを学習させて最適化することによって、（学習済み）モデルを作成する。リザーバーコンピューティングの学習量は、中間層の重みの学習を要する方式の再帰的ニューラルネットワークと比べて少ない。また、リザーバーコンピューティングでは、リザーバー層ＲＬのサイズと、リザーバー層ＲＬにおける重みばらつきの大きさとに応じて、学習結果の精度が変化し得る。
以下では、学習済みモデルを作成する動作のことを、“学習動作”、又は“機械学習”と呼ぶ。リザーバー層ＲＬのサイズのことを、“リザーバーサイズ”と呼ぶ。本明細書において、リザーバーサイズは、リザーバー層ＲＬのノードＸ（ｔ）の数に対応している。入力層のノードＵ（ｔ）と、リザーバー層ＲＬのノードＸ（ｔ）と、出力層ＯＬのノードＺ（ｔ）とのそれぞれの数は、学習対象に応じて適宜変更され得る。
図２は、リザーバーコンピューティングの評価結果の一例を示すグラフである。図２は、学習対象の時系列データ（図２の各グラフの実線）と、当該時系列データに基づいて作成された３種類の学習結果（図２の各グラフの破線）とを示している。これらのグラフでは、横軸が時間を示し、縦軸が出力を示している。学習時に使用されたリザーバー層ＲＬの重みＷｒｅｓのばらつきは、図２の（ａ）、（ｂ）、（ｃ）の順に小さくなるように設定されている。図２の（ｂ）は、Ｗｒｅｓのばらつきの最適値が利用された場合に対応する。
Ｗｒｅｓのばらつきが最適値よりも大きすぎる場合、リザーバー層ＲＬ内の複数の結合が、Ｗｒｅｓの大きい結合を含んでいる。この場合、Ｗｉｎによる信号変調が、リザーバー層ＲＬ内の信号増幅により、調整できなくなるおそれがある。その結果、図２の（ａ）に示すように、学習結果の誤差が大きくなり得る。一方で、Ｗｒｅｓのばらつきが適正値よりも小さすぎる場合、リザーバーコンピューティングは、図２の（ｃ）に示すように、学習に失敗するおそれがある。これに対して、Ｗｒｅｓのばらつきが適切である場合、図２の（ｂ）に示すように、学習結果の精度が高くなり得る。このように、リザーバーコンピューティングの学習性能は、Ｗｒｅｓの重みばらつきによる影響を受ける。このため、リザーバーコンピューティングでは、リザーバー層ＲＬにおけるＷｒｅｓの重みばらつきが適切に設定されることが好ましい。
図３は、リザーバーコンピューティングにおけるリザーバーサイズとリザーバー層ＲＬの最適な重みばらつきとの関係性の一例を示すグラフである。このグラフでは、横軸がリザーバーサイズを示し、縦軸が最適な重みばらつきの大きさを示している。以下では、最適な重みばらつきの大きさのことを“最適σ（標準偏差）”とも呼ぶ。
図３に示すように、最適σは、リザーバーサイズに依存している。具体的には、本例において、最適σは、リザーバーサイズが大きくなるほど、小さくなる傾向を有している。このように、リザーバーコンピューティングにおけるリザーバー層ＲＬの最適σは、リザーバーサイズに基づいて算出され得る。
［１］第１実施形態
第１実施形態に係る情報処理システム１は、クロスポイント型メモリセルアレイを有する半導体装置を用いて、リザーバーコンピューティングに基づく学習動作を実行する。そして、半導体装置が、リザーバー層ＲＬに割り当てられた記憶領域の各メモリセルに対してリザーバーサイズに応じた書き込み動作を実行し、リザーバー層ＲＬの重みばらつきの大きさを最適σに近づける。以下に、第１実施形態に係る情報処理システム１の詳細について説明する。
［１－１］構成
［１－１－１］情報処理システム１の全体構成
図４は、第１実施形態に係る情報処理システム１の構成の一例を示すブロック図である。図４に示すように、情報処理システム１は、例えば、ホスト機器ＨＤ、及びメモリシステムＭＳを備える。ホスト機器ＨＤは、パーソナルコンピュータ、携帯情報端末、サーバなどの電子機器である。メモリシステムＭＳは、リザーバーコンピューティングを利用した機械学習を実行可能な半導体装置である。
メモリシステムＭＳは、教師データを用いた学習動作により作成した学習済みモデルに基づいて、入力された時系列データの種別を判定し得る。“教師データ”は、機械学習に使用される時系列データと、その答え（種別）との組み合わせを含むデータである。メモリシステムＭＳは、例えば、メモリコントローラ１０、及びメモリデバイス２０を含む。メモリコントローラ１０は、ホストバスＢ１を介して、ホスト機器ＨＤに接続される。メモリデバイス２０は、メモリバスＢ２を介して、メモリコントローラ１０に接続される。
メモリコントローラ１０は、例えば、ＳｏＣ（System On a Chip）として構成される半導体集積回路である。メモリコントローラ１０は、ホスト機器ＨＤから受信した命令に基づいて、メモリデバイス２０を制御する。例えば、メモリコントローラ１０は、ホスト機器ＨＤからの命令に基づいて、読み出し動作、書き込み動作、消去動作などを実行し得る。また、メモリコントローラ１０は、ホスト機器ＨＤから受信した教師データと学習動作の実行指示とに基づいて、学習動作を実行し得る。
メモリデバイス２０は、データを不揮発に記憶することが可能なクロスポイント型メモリセルアレイを有する半導体記憶装置である。メモリデバイス２０は、例えば、メモリセルとしてＦＴＪ（Ferroelectric Tunnel Junction）素子を使用した抵抗変化型メモリの一種である。メモリデバイス２０は、リザーバーコンピューティングにおける入力層ＩＬ、リザーバー層ＲＬ、及び出力層ＯＬとして使用され得る記憶領域を備える。
［１－１－２］メモリコントローラ１０の構成
図５は、第１実施形態に係るメモリシステムＭＳが備えるメモリコントローラ１０の構成の一例を示すブロック図である。図５に示すように、メモリコントローラ１０は、例えば、ホストインターフェース１０１、メモリインターフェース１０２、ＣＰＵ（Central Processing Unit）１０３、ＲＯＭ（Read Only Memory）１０４、ＲＡＭ（Random Access Memory）１０５、及びバッファメモリ１０６を備える。
ホストインターフェース１０１は、ホスト機器ＨＤとメモリコントローラ１０との間のインターフェース規格に従ったハードウェアインターフェースである。ホストインターフェース１０１は、ホストバスＢ１を介してホスト機器ＨＤに接続される。
メモリインターフェース１０２は、メモリコントローラ１０とメモリデバイス２０との間のインターフェース規格に従ったハードウェアインターフェースである。メモリインターフェース１０２は、メモリバスＢ２を介してメモリデバイス２０に接続される。
ＣＰＵ１０３は、メモリコントローラ１０の全体の動作を制御するプロセッサである。ＣＰＵ１０３は、ホストインターフェース１０１を介して受け取った読み出し、書き込み、消去などの要求に従って、読み出し、書き込み、消去などの指示をメモリインターフェース１０２を介してメモリデバイス２０に送信する。また、ＣＰＵ１０３は、ホストインターフェース１０１を介して受け取った学習動作の実行指示に従って、学習動作に関する動作の指示をメモリインターフェース１０２を介してメモリデバイス２０に送信する。
ＲＯＭ１０４は、不揮発性メモリである。ＲＯＭ１０４は、例えば、ファームウェアなどのプログラムを記憶する。メモリコントローラ１０の動作は、ファームウェアがＣＰＵ１０３により実行されることにより実現される。
ＲＡＭ１０５は、揮発性メモリである。ＲＡＭ１０５は、ＣＰＵ１０３の作業領域として使用される。ＲＡＭ１０５は、設定情報１１０を記憶し得る。設定情報１１０は、学習動作で使用されるメモリデバイス２０の設定に関する情報である。
バッファメモリ１０６は、例えば、揮発性メモリである。バッファメモリ１０６は、ホストインターフェース１０１を介して受け取ったデータや、メモリインターフェース１０２を介して受け取ったデータを一時的に記憶する。また、バッファメモリ１０６は、機械学習に関する教師データや、学習済みモデルを用いて予測する対象のデータなどの時系列データを記憶し得る。
（設定情報１１０の構成）
図６は、第１実施形態に係るメモリシステムＭＳが備えるメモリコントローラ１０で使用される設定情報１１０の一例を示すテーブルである。図６に示すように、設定情報１１０は、アプリケーション種別と、リザーバーサイズと、リザーバー層設定とが関連付けられた情報を含む。
アプリケーション種別は、ホスト機器ＨＤから機械学習の実行が要求された時系列データのグループに対応する。ホスト機器ＨＤは、実行するアプリケーション毎、若しくは実行するアプリケーション内の処理毎に、アプリケーション種別を設定し得る。リザーバーサイズは、リザーバー層ＲＬの容量に対応し、学習動作においてメモリデバイス２０に割り当てる記憶領域の大きさに対応する。リザーバー層設定は、ホスト機器ＨＤから機械学習の実行が要求された場合に、当該機械学習においてリザーバー層ＲＬの重みばらつきの設定に関するパラメータの集合である。
本例では、アプリケーション種別として、ＡＰ１、ＡＰ２及びＡＰ３が設定されている。アプリケーション種別ＡＰ１に対して、リザーバーサイズ＝０．２ｋと、リザーバー設定ＲＬＳ１とが割り当てられている。アプリケーション種別ＡＰ２に対して、リザーバーサイズ＝１ｋと、リザーバー設定ＲＬＳ２とが割り当てられている。アプリケーション種別ＡＰ３に対して、リザーバーサイズ＝４ｋと、リザーバー設定ＲＬＳ３とが割り当てられている。
なお、設定情報１１０が管理するアプリケーション種別の数や、リザーバーサイズの設定などは、その他の数値であってもよい。メモリコントローラ１０は、リザーバーサイズがホスト機器ＨＤから指定された場合には、指定されたリザーバーサイズに応じたリザーバー層設定を選択し得る。この場合、リザーバー層設定には、リザーバーサイズの範囲が関連付けられる。
［１－１－３］メモリデバイス２０の構成
図７は、第１実施形態に係るメモリシステムＭＳが備えるメモリデバイス２０の構成の一例を示すブロック図である。図７に示すように、メモリデバイス２０は、例えば、メモリセルアレイ２０１、カラム制御回路２０２、ロウ制御回路２０３、書き込み回路２０４、読み出し回路２０５、データレジスタ２０６、入出力回路２０７、制御回路２０８、電圧生成回路２０９、入力信号処理回路２１０、入力回路２１１、出力回路２１２、遅延回路２１３、及び判定回路２１４を備える。
メモリセルアレイ２０１は、複数のメモリセルＭＣ、複数のワード線ＷＬ、及び複数のビット線ＢＬを含む。図７には、１組のメモリセルＭＣ、ワード線ＷＬ、及びビット線ＢＬが示されている。メモリセルＭＣは、抵抗変化素子を含み、整流機能を有する。メモリセルＭＣは、抵抗値に基づいてデータを記憶し得る。例えば、メモリセルＭＣは、高抵抗状態である場合に“１”データを記憶し、低抵抗状態である場合に“０”データを記憶する。メモリセルＭＣの抵抗値に対するデータの割り当ては、その他の設定であってもよい。メモリセルＭＣは、１本のワード線ＷＬと、１本のビット線ＢＬとの間に接続され、行（row）、及び列（column）の組に対応付けられる。ワード線ＷＬには、ロウアドレスが割り当てられる。ビット線ＢＬには、カラムアドレスが割り当てられる。１つ又は複数のメモリセルＭＣが、１つの行の選択、及び１つ又は複数の列の選択により特定され得る。また、メモリセルアレイ２０１は、機械学習に使用される入力層ＩＬ及びリザーバー層ＲＬに対応する記憶領域を有する。このような記憶領域では、メモリセルＭＣの抵抗値が、リザーバーコンピューティングにおける重みに対応する。言い換えると、メモリセルＭＣを流れる電流の大きさが、リザーバーコンピューティングにおける重みとして利用される。
カラム制御回路２０２は、複数のビット線ＢＬに接続される。カラム制御回路２０２は、カラムアドレスにより特定された１つ又は複数のビット線ＢＬを選択し得る。カラム制御回路２０２は、例えば、選択したビット線ＢＬと、書き込み回路２０４又は読み出し回路２０５との間を電気的に接続する。
ロウ制御回路２０３は、複数のワード線ＷＬに接続される。ロウ制御回路２０３は、ロウアドレスにより特定された１つ又は複数のワード線ＷＬを選択する。ロウ制御回路２０３は、例えば、選択したワード線ＷＬと、書き込み回路２０４又は読み出し回路２０５との間を電気的に接続する。
書き込み回路２０４は、書き込み動作で使用される電圧を生成可能なドライバを含む。書き込み動作は、メモリセルＭＣに順方向又は逆方向の電流を流すことによって、メモリセルＭＣの抵抗値を変化させる動作である。書き込み回路２０４は、書き込み動作に使用される電圧をカラム制御回路２０２とロウ制御回路２０３とのそれぞれに供給する。また、書き込み回路２０４は、書き込みが要求されたデータに基づいて、書き込み動作に使用される電圧をカラム制御回路２０２とロウ制御回路２０３とのそれぞれに供給し得る。
読み出し回路２０５は、読み出し動作でデータの判定に使用されるセンスアンプを含む。読み出し動作は、メモリセルＭＣの抵抗値が所定の値を超えているか否か、すなわちメモリセルＭＣが“０”データ及び“１”データのどちらを記憶しているのかを判定する動作である。読み出し回路２０５は、データの読み出しに使用される電圧をカラム制御回路２０２に供給し得る。センスアンプは、選択されたビット線ＢＬの電圧又は電流に基づいて、メモリセルＭＣに記憶されているデータを判定し得る。読み出し回路２０５は、判定結果に対応するデータを、データレジスタ２０６に転送し得る。
データレジスタ２０６は、データを一時的に記憶する記憶回路である。データレジスタ２０６は、例えば、メモリセルアレイ２０１に書き込むデータや、メモリセルアレイ２０１から読み出されたデータや、機械学習で使用される教師データや、学習済みモデルを用いて予測する対象のデータを記憶する。教師データ及び時系列データは、入力信号処理回路２１０に転送される。また、データレジスタ２０６は、メモリデバイス２０に形成された機械学習のモデルに基づく判定結果に対応するデータを記憶し得る。
入出力回路２０７は、メモリバスＢ２を介してメモリコントローラ１０に接続される。入出力回路２０７は、メモリデバイス２０とメモリコントローラ１０との間の通信を司る。具体的には、入出力回路２０７は、メモリコントローラ１０から受け取ったコマンド（指示）を、制御回路２０８に転送する。入出力回路２０７は、メモリコントローラ１０から受け取ったアドレス信号に含まれたカラムアドレス及びロウアドレスを、カラム制御回路２０２及びロウ制御回路２０３にそれぞれ転送する。入出力回路２０７は、メモリコントローラ１０から受け取ったデータを、データレジスタ２０６に転送する。
制御回路２０８は、メモリデバイス２０の全体の動作を制御する。例えば、制御回路２０８は、メモリコントローラ１０から転送されたコマンドに基づいてメモリデバイス２０内の各構成要素を制御し、読み出し動作、書き込み動作、消去動作などを実行する。また、制御回路２０８は、メモリコントローラ１０から受け取った教師データと、入力層ＩＬ、リザーバー層ＲＬ、及び出力層ＯＬのそれぞれの割り当てと、リザーバー層設定とに基づいて、機械学習を実行し得る。
電圧生成回路２０９は、メモリデバイス２０の各種動作で使用される電圧を生成するドライバの集合である。例えば、電圧生成回路２０９は、制御回路２０８の制御に基づいて、書き込み回路２０４、読み出し回路２０５、入力回路２１１、出力回路２１２、及び判定回路２１４などに電圧を供給する。
入力信号処理回路２１０は、機械学習に関連するデータを入力回路２１１に転送する。具体的には、入力信号処理回路２１０は、データレジスタ２０６から転送された教師データや、学習済みモデルを用いて予測する対象のデータを入力回路２１１に転送する。
入力回路２１１は、入力信号処理回路２１０から転送された信号を増幅して、メモリセルアレイ２０１の入力層ＩＬに対応する記憶領域に転送する。また、入力回路２１１は、遅延回路２１３から転送された信号を増幅又は減衰させて、メモリセルアレイ２０１のリザーバー層ＲＬに対応する記憶領域に転送する。
出力回路２１２は、メモリセルアレイ２０１の入力層ＩＬ及びリザーバー層ＲＬのそれぞれに関連付けられたビット線ＢＬを介して転送された信号をＩＶ（電流－電圧）変換及び増幅して、遅延回路２１３と判定回路２１４とのそれぞれに転送する。
遅延回路２１３は、出力回路２１２から転送された信号を遅延させて、入力回路２１１に転送する。遅延回路２１３による信号の遅延時間は、例えば、メモリセルアレイ２０１に入力される時系列データのサンプリングタイミングに基づいて設定される。
判定回路２１４は、出力層ＯＬに対応する記憶領域を有するメモリセルアレイと、このメモリセルアレイの制御回路とを備える。判定回路２１４が備えるメモリセルアレイに含まれた各メモリセルの重み（抵抗値）は、学習動作の過程において適宜変更され得る。そして、判定回路２１４は、出力回路２１２から受け取った信号に出力層ＯＬの処理を実行することによってデータの種別を判定し、判定結果をデータレジスタ２０６に転送する。
なお、メモリセルアレイ２０１は、データを“０”又は“１”で記憶する記憶領域と入力層ＩＬ及びリザーバー層ＲＬとして使用される記憶領域との両方を有していてもよいし、入力層ＩＬ及びリザーバー層ＲＬとして使用される記憶領域のみを有していてもよい。メモリセルアレイ２０１と判定回路２１４とは、同じ基板上で一括で作成され得る。
（メモリデバイス２０の回路構成と周辺回路の構成）
以下に、メモリデバイス２０の回路構成と周辺回路の構成の詳細について説明する。なお、本明細書において“周辺回路”は、機械学習に関連する構成であり、入力信号処理回路２１０、入力回路２１１、出力回路２１２、遅延回路２１３、及び判定回路２１４の組のことを示している。
図８は、第１実施形態に係るメモリシステムＭＳが備えるメモリデバイス２０におけるメモリセルアレイ２０１の回路構成と、周辺回路の一部の構成との一例を示す概略図である。図８に示すように、メモリセルアレイ２０１は、ワード線ＷＬ０～ＷＬｎ（“ｎ”は１以上の整数）と、ビット線ＢＬ０～ＢＬｍ（“ｍ”は１以上の整数）と、複数のメモリセルＭＣとを含む。複数のワード線ＷＬと複数のビット線ＢＬとは、交差している。１本のワード線ＷＬと１本のビット線ＢＬとの交差部分のそれぞれに、１つのメモリセルＭＣが接続されている。
入力回路２１１は、入力部ＩＰ０～ＩＰｎを含む。入力部ＩＰ０～ＩＰｎの入力ノードは、ノードＩＮ０～ＩＮｎにそれぞれ接続される。入力部ＩＰ０～ＩＰｎの出力ノードは、ワード線ＷＬ０～ＷＬｎにそれぞれ接続される。各入力部ＩＰは、増幅回路を含み、入力された信号を増幅する機能を有する。そして、各入力部ＩＰは、増幅した信号を、対応付けられたワード線ＷＬに出力する。入力部ＩＰによる信号の増幅率は、接続されたワード線ＷＬが入力層ＩＬ及びリザーバー層ＲＬのいずれであるかに応じて変更され得る。
なお、入力部ＩＰは、メモリセルＭＣのＩＶ特性が線形でない場合、すなわちメモリセルＭＣに入力された電圧の変化に対してメモリセルＭＣを介して流れる電流（重み）の変化が一定でない場合に、ワード線ＷＬに出力する電圧の間隔を補正する機能を有していてもよい。言い換えると、入力部ＩＰは、メモリセルＭＣにおいて見かけ上オームの法則が成り立つように、ワード線ＷＬに出力する電圧を調整する機能を有していてもよい。
出力回路２１２は、出力部ＯＰ０～ＯＰｍを含む。出力部ＯＰ０～ＯＰｍの入力ノードは、ビット線ＢＬ０～ＢＬｍにそれぞれ接続される。出力部ＯＰ０～ＯＰｍの出力ノードは、ノードＯＵＴ０～ＯＵＴｍにそれぞれ接続される。各出力部ＯＰは、ＩＶ変換回路と増幅回路とを含み、入力された信号をＩＶ変換した後に増幅する機能を有する。そして、各出力部ＯＰは、増幅した信号を、対応付けられたノードＯＵＴに出力する。
遅延回路２１３には、ノードＯＵＴ０～ＯＵＴｍのそれぞれの信号が入力され得る。また、遅延回路２１３は、ノードＩＮ０～ＩＮｎのそれぞれに信号を出力し得る。例えば、遅延回路２１３がノードＩＮ０～ＩＮｎに出力する信号は、それぞれノードＯＵＴ０～ＯＵＴｍに入力された信号に基づいている。本例は、ワード線ＷＬの本数とビット線ＢＬの本数が同じである場合に対応する。なお、ノードＩＮとノードＯＵＴとの対応付けは、リザーバー層ＲＬとして使用される記憶領域に基づいて決定され得る。メモリセルアレイ２０１において、入力層ＩＬとして使用される記憶領域と、リザーバー層ＲＬとして使用される記憶領域とが分けられていてもよい。この場合、ｎ＞ｍとなり、遅延回路２１３の出力は、（ｎ＋１）本のノードＩＮのうち、（ｍ＋１）本のノードＩＮに接続される。入力層ＩＬとして使用される記憶領域と、リザーバー層ＲＬとして使用される記憶領域とが分けられている場合、入力部ＩＰに対応する入力部ＩＰと、リザーバー層ＲＬに対応する入力部ＩＰとが、異なる設計であってもよい。
判定回路２１４には、ノードＯＵＴ０～ＯＵＴｍのそれぞれの信号が入力され得る。判定回路２１４の入力回路は、ノードＯＵＴ０～ＯＵＴｍにそれぞれ接続される複数の入力部を備えている。この複数の入力部のそれぞれに入力された信号は、判定回路２１４のメモリセルアレイを介して、判定回路２１４の出力回路に入力される。そして、判定回路２１４の出力回路が備える複数の出力部は、判定回路２１４のメモリセルアレイに含まれた各メモリセルの抵抗値に応じた信号を、判定結果として出力する。メモリコントローラ１０は、メモリデバイス２０から受信した判定結果の蓄積に基づいて推論の判定をし得る。
（メモリセルアレイ２０１の構造）
図９は、第１実施形態に係るメモリシステムＭＳが備えるメモリデバイス２０におけるメモリセルアレイ２０１の平面レイアウトの一例を示す平面図である。図９は、ワード線ＷＬ０～ＷＬ３とビット線ＢＬ０～ＢＬ３に関連付けられた領域を抽出して示している。図９に示すように、メモリセルアレイ２０１は、複数の導電体層３０と、複数の導電体層３１とを含む。
各導電体層３０は、Ｘ方向に延伸して設けられた部分を有する。複数の導電体層３０は、Ｙ方向に並んで配置される。複数の導電体層３０は、互いに離れている。複数の導電体層３０は、それぞれワード線ＷＬ０～ＷＬ３として使用される。メモリセルアレイ２０１における導電体層３０の数は、ワード線ＷＬの本数に対応している。
各導電体層３１は、Ｙ方向に延伸して設けられた部分を有する。複数の導電体層３１は、Ｘ方向に並んで配置される。複数の導電体層３１は、互いに離れている。複数の導電体層３１は、それぞれビット線ＢＬ０～ＢＬ３として使用される。メモリセルアレイ２０１における導電体層３１の数は、ワード線ＷＬの本数に対応している。
導電体層３０及び３１の交差部分のそれぞれに、１つのメモリセルＭＣが設けられる。言い換えると、メモリセルＭＣは、複数の導電体層３０と複数の導電体層３１との間の複数の交差部分のそれぞれに設けられる。各メモリセルＭＣは、１つの導電体層３０と１つの導電体層３１とによって、Ｚ方向に挟まれている。そして、各メモリセルＭＣは、１つの導電体層３０と１つの導電体層３１との間に接続されている。
図１０は、第１実施形態に係るメモリシステムＭＳが備えるメモリデバイス２０におけるメモリセルアレイ２０１の断面構造の一例を示す、図９のＸ－Ｘ線に沿った断面図である。図１０に示すように、メモリセルＭＣは、例えば、常誘電体膜３２と強誘電体膜３３とを含む。
常誘電体膜３２は、導電体層３１（ビット線ＢＬ）の上に設けられる。強誘電体膜３３は、常誘電体膜３２の上に設けられる。導電体層３０（ワード線ＷＬ）は、強誘電体膜３３の上に設けられる。常誘電体膜３２は、例えば、シリコン酸化膜、シリコン窒化膜、又は金属酸化物である。常誘電体膜３２として利用され得る金属酸化物としては、例えば、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）からなる群のうち少なくとも一つの元素の酸化物が挙げられる。強誘電体膜３３は、例えば、ハフニウム酸化物、ジルコニウム酸化物、ハフニウム酸化物とジルコニウム酸化物との化合物、又はシリケート膜（ＨｆＳｉＯｘ）である。これにより、メモリセルＭＣは、下部電極（導電体層３１）と、上部電極（導電体層３０）とによって挟まれた２端子のＦＴＪ（Ferroelectric Tunnel Junction）素子として機能する。
ＦＴＪ素子は、抵抗変化素子の一種である。ＦＴＪ素子は、低電流、低電圧駆動、高速スイッチングが実現可能であり、整流特性を有する。メモリセルＭＣでは、導電体層３１から導電体層３０に電子が向かう方向が順方向に対応し、導電体層３０から導電体層３１に電子が向かう方向が逆方向に対応している。メモリセルＭＣの抵抗値は、強誘電体膜３３の分極量に応じて変わり得る。強誘電体膜３３の分極量は、メモリセルＭＣに順方向の書き込み電圧、又は逆方向の書き込み電圧が印加されることによって変化する。メモリセルＭＣの抵抗値は、順方向の書き込み電圧（セットパルス）が印加された場合に下がり、逆方向の書き込み電圧（リセットパルス）が印加された場合に上がる。
なお、メモリセルアレイ２０１が備えるメモリセルＭＣは、ＦＴＪ素子に限定されない。メモリセルＭＣは、抵抗変化素子であれば、その他の構成であってもよい。本例では、導電体層３１（ビット線ＢＬ）の上方に導電体層３０（ワード線ＷＬ）が設けられているが、導電体層３０と導電体層３１とが入れ替えられてもよい。ワード線ＷＬとビット線ＢＬとの接続関係に応じて、メモリセルＭＣ内の常誘電体膜３２と強誘電体膜３３との積層順番が変更されてもよい。
［１－２］動作
以下に、第１実施形態に係るメモリシステムＭＳの動作について、メモリセルＭＣにＦＴＪ素子が利用された場合を例に説明する。まず、学習動作に関連する動作として、メモリデバイス２０の書き込み動作の概要について説明する。それから、学習動作における機能の割り当てと、学習動作の流れについて順に説明する。
［１－２－１］書き込み動作の概要
図１１は、第１実施形態に係るメモリシステムＭＳが備えるメモリデバイス２０における書き込み動作の一例を示す概略図である。図１１は、メモリセルアレイ２０１のうち、選択されたワード線ＷＬ０～ＷＬ２と、選択されたビット線ＢＬ０～ＢＬ２と、これらのワード線ＷＬ及びビット線ＢＬに接続されたメモリセルＭＣを示し、複数のメモリセルＭＣを対象とした書き込み動作においてワード線ＷＬ及びビット線ＢＬのそれぞれに印加される電圧の一例を示している。
図１１に示すように、書き込み動作において、制御回路２０８は、選択されたワード線ＷＬ０～ＷＬ２のそれぞれにセット（書き込み）電圧ＶＳＥＴを印加し、選択されたビット線ＢＬ０～ＢＬ２のそれぞれに接地電圧ＶＳＳを印加する。これにより、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に、順方向の書き込み電圧が印加され、選択されたワード線ＷＬ及び選択されたビット線ＢＬの組に接続されたメモリセルＭＣの抵抗値が下がる。このように、書き込み動作は、複数のワード線ＷＬ及び複数のビット線を選択して実行されてもよい。これに限定されず、書き込み動作は、１つのワード線ＷＬと複数のビット線ＢＬとを選択して実行されてもよいし、複数のワード線と１つのビット線ＢＬとを選択して実行されてもよいし、１つのワード線ＷＬと１つのビット線ＢＬとを選択して実行されても良い。
図１２は、第１実施形態に係るメモリシステムＭＳが備えるメモリデバイス２０における書き込み動作の一例を示すタイミングチャートである。図１２は、書き込み動作において、選択されたワード線ＷＬ（図１２の“ＷＬｓｅｌ”）に印加される電圧と、選択されたビット線ＢＬ（図１２の“ＢＬｓｅｌ”）に印加される電圧とを示している。
図１２に示すように、書き込み動作において、制御回路２０８は、選択されたビット線ＢＬｓｅｌの電圧をＶＳＳに維持しつつ、選択されたワード線ＷＬｓｅｌにセット電圧ＶＳＥＴを複数回印加する。言い換えると、制御回路２０８は、選択されたビット線ＢＬｓｅｌの電圧をＶＳＳに維持しつつ、選択されたワード線ＷＬｓｅｌにセットパルスを複数回印加する。ＦＴＪ素子を利用したメモリセルＭＣに対する書き込み動作は、セットパルスの印加回数に応じて、メモリセルＭＣの抵抗値の下げ幅を調整し得る。
図１３は、第１実施形態に係るメモリシステムＭＳが備えるメモリデバイス２０における書き込み動作による電流の標準偏差の変化の一例を示すグラフである。このグラフでは、横軸が複数のメモリセルＭＣのそれぞれを流れる電流の平均値＜Ｉ＞を示し、縦軸が複数のメモリセルＭＣのそれぞれを流れる電流の標準偏差σＩを平均値＜Ｉ＞で割ることにより規格化された標準偏差σＩ／＜Ｉ＞を示している。
図１３に示されたグラフ内の複数のプロットは、消去状態である複数のメモリセルＭＣに対してセットパルスを印加した回数（パルス数）に対応している。ＦＴＪ素子が使用されたメモリセルＭＣの抵抗値は、セットパルスが印加される回数が多いほど下がる傾向を有する。このため、メモリセルＭＣを流れる電流は、パルス数が増えるに応じて多くなる。そして、メモリセルＭＣの書き込み特性は、メモリセルＭＣを構成する各層の膜厚のばらつきや、ハフニウム酸化物の分極配向の書き込みばらつきに応じて異なり得る。
これにより、複数のメモリセルＭＣにおける電流（重み）のばらつきは、電流の大きさ（メモリセルＭＣの抵抗値）と相関を有している。具体的には、メモリセルＭＣの抵抗値が大きい、すなわち印加されたパルス数が少なく、メモリセルＭＣを流れる電流が小さいほど、複数のメモリセルＭＣの間における電流のばらつき（規格化された標準偏差値）が小さくなる。一方で、メモリセルＭＣの抵抗値が小さい、すなわち印加されたパルス数が多く、メモリセルＭＣを流れる電流が大きいほど、複数のメモリセルＭＣの間における電流のばらつき（規格化された標準偏差値）が大きくなる。
なお、書き込み動作において、“０”データ又は“１”データの書き込みが実行される場合に、ベリファイ読み出し動作が実行されてもよい。ベリファイ読み出し動作は、メモリセルの抵抗値が所望の抵抗値に達したか否かを確認する読み出し動作である。消去動作では、消去対象のメモリセルＭＣに、リセットパルスが複数回印加される。例えば、メモリデバイス２０の消去動作は、書き込み動作において、選択されたビット線ＢＬに印加される電圧と選択されたワード線ＷＬに印加される電圧とが入れ替えられた場合、若しくは選択されたビット線ＢＬに印加される電圧が正電圧である場合と同様である。メモリセルＭＣの書き込み及び消去の方法は、使用される抵抗変化素子の種類に応じて適宜変更され得る。
［１－２－２］学習動作におけるメモリデバイス２０の機能の割り当て
図１４は、第１実施形態に係るメモリシステムＭＳの学習動作におけるメモリデバイス２０の機能の割り当ての一例を示す概略図である。図１４において“○”で囲まれたＵ（ｔ）、Ｘ（ｔ）、及びＺ（ｔ）のそれぞれは、リザーバーコンピューティングにおけるノードの割り当てに対応する。本例において、判定回路２１４は、メモリセルアレイ２０１、入力回路２１１、及び出力回路２１２と類似した回路を有していると仮定する。以下では、判定回路２１４に設けられたビット線ＢＬ、ワード線ＷＬ、メモリセルＭＣ、入力部ＩＰ、及び出力部ＯＰのことを、それぞれ“ビット線ＢＬｏ”、“ワード線ＷＬｏ”、“メモリセルＭＣｏ”、“入力部ＩＰｏ”、及び“出力部ＯＰｏ”と呼ぶ。
図１４に示すように、メモリセルアレイ２０１において、ワード線ＷＬ０及びＷＬ１のうち１本のワード線ＷＬと、ビット線ＢＬ０～ＢＬ２のうち１本のビット線ＢＬとに接続されているメモリセルＭＣが、入力層ＩＬのメモリセルＭＣ（以下、メモリセルＭＣｉと呼ぶ）として割り当てられている。メモリセルアレイ２０１において、ワード線ＷＬ２～ＷＬ４のうち１本のワード線ＷＬと、ビット線ＢＬ０～ＢＬ２のうち１本のビット線ＢＬとに接続されているメモリセルＭＣが、リザーバー層ＲＬのメモリセルＭＣ（以下、メモリセルＭＣｒと呼ぶ）として割り当てられている。すなわち、メモリセルＭＣｉと、メモリセルＭＣｒとは、ビット線ＢＬを共有している。判定回路２１４において、ワード線ＷＬｏ０～ＷＬｏ２のうち１本のワード線ＷＬｏと、ビット線ＢＬｏ０及びＢＬｏ１のうち１本のビット線ＢＬｏとに接続されているメモリセルＭＣｏが、出力層ＯＬのメモリセルＭＣｏとして割り当てられている。
入力部ＩＰ０は、入力信号処理回路２１０から入力されたノードＵ（１）に対応する信号を増幅して、増幅した信号をワード線ＷＬ０に出力する。入力部ＩＰ１は、入力信号処理回路２１０から入力されたノードＵ（２）に対応する信号を増幅して、増幅した信号をワード線ＷＬ１に出力する。出力部ＯＰ０は、ビット線ＢＬ０を介して入力された信号をＩＶ変換及び増幅して、増幅した信号をノードＯＵＴ０に出力する。出力部ＯＰ１は、ビット線ＢＬ１を介して入力された信号をＩＶ変換及び増幅して、増幅した信号をノードＯＵＴ１に出力する。出力部ＯＰ２は、ビット線ＢＬ２を介して入力された信号をＩＶ変換及び増幅して、増幅した信号をノードＯＵＴ２に出力する。ノードＯＵＴ０、ＯＵＴ１、及びＯＵＴ２にそれぞれ出力された信号が、ノードＸ（１）、Ｘ（２）、及びＸ（３）にそれぞれ対応する。ノードＸ（１）、Ｘ（２）、及びＸ（３）のそれぞれの信号は、遅延回路２１３に入力される。
遅延回路２１３は、ノードＯＵＴ０、ＯＵＴ１、及びＯＵＴ２に出力されたノードＸ（１）、Ｘ（２）及びＸ（３）のそれぞれの信号を遅延させて、それぞれノードＩＮ２、ＩＮ３及びＩＮ４を介して入力回路２１１に出力する。入力部ＩＰ２は、遅延回路２１３から入力されたノードＸ（１）に対応する信号を増幅又は減衰させて、増幅又は減衰させた信号をワード線ＷＬ２に出力する。入力部ＩＰ３は、遅延回路２１３から入力されたノードＸ（２）に対応する信号を増幅又は減衰させて、増幅又は減衰した信号をワード線ＷＬ３に出力する。入力部ＩＰ４は、遅延回路２１３から入力されたノードＸ（３）に対応する信号を増幅又は減衰させて、増幅又は減衰させた信号をワード線ＷＬ４に出力する。
これにより、各ビット線ＢＬでは、メモリセルＭＣｉを介したノードＵ（ｔ）の信号と、メモリセルＭＣｒを介したノードＸ（ｔ）の信号とが積算される。そして、積算された信号が、出力部ＯＰに入力される。言い換えると、出力部ＯＰには、入力層ＩＬのメモリセルＭＣｉの重みが反映されたノードＵ（ｔ）の信号と、リザーバー層ＲＬのメモリセルＭＣｒの重みが反映されたノードＸ（ｔ）の信号とが積算された信号が入力される。
より具体的には、出力部ＯＰ０には、ワード線ＷＬ０及びビット線ＢＬ０に接続されたメモリセルＭＣｉを介して伝送されるノードＵ（１）に基づく信号と、ワード線ＷＬ１及びビット線ＢＬ０に接続されたメモリセルＭＣｉを介して伝送されるノードＵ（２）に基づく信号と、ワード線ＷＬ２及びビット線ＢＬ０に接続されたメモリセルＭＣｒを介して伝送されるノードＸ（１）に基づく信号と、ワード線ＷＬ３及びビット線ＢＬ０に接続されたメモリセルＭＣｒを介して伝送されるノードＸ（２）に基づく信号と、ワード線ＷＬ４及びビット線ＢＬ０に接続されたメモリセルＭＣｒを介して伝送されるノードＵ（３）に基づく信号とが積算された信号が入力される。同様に、各出力部ＯＰには、対応するビット線ＢＬを介して積算された信号が入力される。なお、リザーバー層ＲＬに対応する入力部ＩＰの増幅率又は減衰率は、学習対象の時系列データのうち過去の何サンプル分のデータを出力層ＯＬで処理される信号に含ませるかに応じて設計される。
また、ノードＸ（１）、Ｘ（２）、及びＸ（３）のそれぞれの信号は、判定回路２１４の入力部ＩＰｏ０、ＩＰｏ１及びＩＰｏ２にもそれぞれ入力される。入力部ＩＰｏ０は、ノードＸ（１）に対応する信号を増幅して、増幅した信号をワード線ＷＬｏ０に出力する。入力部ＩＰｏ１は、ノードＸ（２）に対応する信号を増幅して、増幅した信号をワード線ＷＬｏ１に出力する。入力部ＩＰｏ２は、ノードＸ（３）に対応する信号を増幅して、増幅した信号をワード線ＷＬｏ２に出力する。出力部ＯＰｏ０は、ビット線ＢＬｏ０を介して入力された信号をＩＶ変換及び増幅して、増幅した信号をノードＺ（１）として出力する。出力部ＯＰｏ１は、ビット線ＢＬｏ１を介して入力された信号をＩＶ変換及び増幅して、増幅した信号をノードＺ（２）として出力する。
例えば、ノードＺ（１）及びＺ（２）として出力される信号のそれぞれは、サンプル毎に判定結果としてメモリコントローラ１０に転送される。メモリコントローラ１０は、メモリデバイス２０から受け取った判定結果の行列に基づいて、出力層ＯＬの各メモリセルＭＣｏの抵抗値を変化させる指示をメモリデバイス２０に送信する。このように、メモリシステムＭＳは、学習対象のデータ（教師データ）に応じて、出力層ＯＬの各メモリセルＭＣｏの抵抗値を調整する（すなわち、学習する）ことができる。リザーバーコンピューティングでは、入力層ＩＬの各メモリセルＭＣｉとリザーバー層ＲＬの各メモリセルＭＣｒとは、学習の対象外であり、出力層ＯＬのメモリセルＭＣｏのみが学習対象である。また、リザーバー層ＲＬの複数のメモリセルＭＣｒの抵抗値のばらつきが、リザーバーコンピューティングにおけるリザーバー層の重みのばらつきとして利用される。
なお、リザーバー層ＲＬのノードＸ（ｔ）は、リザーバー層ＲＬに割り当てられたメモリセルＭＣに対応する。そして、メモリシステムＭＳにおいて、リザーバーサイズは、リザーバー層ＲＬに割り当てられたビット線ＢＬの数、若しくは、リザーバー層ＲＬに割り当てられたワード線ＷＬの数に対応する。すなわち、例えばリザーバーサイズが“Ｍ”である場合、リザーバー層ＲＬに含まれるメモリセルＭＣの数は“Ｍの二乗”である。
［１－２－３］学習動作の流れ
図１５は、第１実施形態に係るメモリシステムＭＳの学習動作の流れの一例を示すフローチャートである。以下に、図１５を参照して、メモリシステムＭＳの学習動作の流れについて説明する。なお、以下の説明では、リザーバー層ＲＬに割り当てられた各メモリセルＭＣｒが、消去状態であると仮定する。
メモリコントローラ１０は、ホスト機器ＨＤから少なくとも１つの教師データと学習動作の実行指示とを受信すると、学習動作を開始する（開始）。
まず、メモリコントローラ１０は、アプリケーションに応じたリザーバーサイズ（Ｍ）を決定する（Ｓ１０）。例えば、メモリコントローラ１０は、リザーバーサイズの決定に、設定情報１１０を参照する。具体的には、メモリコントローラ１０は、ホスト機器ＨＤから受け取った教師データに関連付けられたアプリケーションの種別に基づいて、リザーバーサイズを決定し得る。なお、リザーバーサイズとしては、ホスト機器ＨＤにより指示された数値が利用されてもよい。
次に、メモリコントローラ１０は、決定されたリザーバーサイズ（Ｍ）に関連付けられたリザーバー層設定ＲＬＳを読み出す（Ｓ１１）。リザーバー層設定ＲＬＳは、リザーバー層ＲＬの重みばらつき（各メモリセルＭＣｒを介して流れる電流のばらつき）の調整に関する情報を含む。具体的には、第１実施形態のリザーバー層設定ＲＬＳは、リザーバー層ＲＬに割り当てられたメモリセルＭＣｒに対して印加するセットパルスの回数（パルス数）の情報を含んでいる。
次に、メモリコントローラ１０は、メモリデバイス２０に、リザーバー層ＲＬに割り当てられた各メモリセルＭＣｒに対する、Ｓ１１の処理で読み出されたリザーバー層設定ＲＬＳに基づいたパルス数の書き込みを実行させる（Ｓ１２）。具体的には、例えば、リザーバー層ＲＬの各メモリセルＭＣｒに、リザーバーサイズの最適σ＝０．１に対応する７回のセットパルスが印加される。これにより、リザーバー層ＲＬの各メモリセルＭＣｒの抵抗値が、σ＝０．１を実現可能な抵抗値に変更される。なお、Ｓ１２の処理において、ベリファイ読み出し動作は省略され得る。また、Ｓ１２の処理における書き込み方法は、メモリセルＭＣｒの抵抗値を最適σに対応する状態にすることができるのであれば、その他の方法が利用されても良い。例えば、Ｓ１２の処理において、リセットパルスが利用されてもよい。消去状態から印加されたセットパルス数が記録されている場合には、目標のパルス数から印加済みのパルス数を減算した回数のセットパルスが各メモリセルＭＣｒに印加されても良い。
次に、メモリコントローラ１０は、学習処理を実行する（Ｓ１３）。学習処理において、メモリコントローラ１０は、リザーバー層ＲＬの各メモリセルＭＣｒの抵抗値に応じて、出力層ＯＬの各メモリセルＭＣｏの最適な抵抗値を算出する。そして、メモリコントローラ１０は、各メモリセルＭＣｏの抵抗値が算出した最適な抵抗値になるように、各メモリセルＭＣｏに書き込み動作を実行する。最適なメモリセルＭＣｏの抵抗値の算出には、例えば、リッジ回帰法などが使用される。また、最適なメモリセルＭＣｏの抵抗値の算出は、メモリシステムＭＳの外部で行うことが想定され、例えば、ホスト機器ＨＤを経由して外部のサーバーなどで行うことが考えられる。
メモリコントローラ１０は、モデルの精度が所定の閾値を超えたことを検知すると、Ｓ１３の処理を完了する。そして、メモリコントローラ１０は、図１５に示された一連の処理を終了する（終了）。その後、メモリコントローラ１０は、当該学習動作で入力層ＩＬ、リザーバー層ＲＬ、及び出力層ＯＬとして割り当てられた領域を、学習済みモデルとして利用することができる。
［１－３］第１実施形態の効果
ＦＴＪ素子などの二端子メモリを用いたメモリシステムＭＳは、高密度化や積和演算が容易である。また、二端子メモリを用いたメモリシステムＭＳをリザーバーコンピューティングに利用することは、入力層ＩＬ、リザーバー層ＲＬ、及び出力層ＯＬのそれぞれの記憶領域を一括で形成することが可能という利点を有する。
また、メモリシステムＭＳは、アプリケーションに応じて、リザーバー層ＲＬとして割り当てる記憶領域のサイズ（リザーバーサイズ）を変更することが可能である。例えば、メモリシステムＭＳは、学習精度よりも消費電力を下げることを優先する場合、小さいリザーバーサイズを設定する。一方で、メモリシステムＭＳは、消費電力を下げるよりも学習精度を優先する場合、大きいリザーバーサイズを設定する。このように、メモリシステムＭＳが、アプリケーションに応じてリザーバーサイズを変更する機能を有することによって、ユーザの要求に応じた学習性能及び消費電力のバランスを実現することができる。
しかしながら、リザーバーコンピューティングは、リザーバーサイズに応じて重みの最適なばらつきが異なるという特性を有する。このため、アプリケーションに応じてリザーバーサイズを変更する場合、リザーバー層ＲＬの各メモリセルＭＣｒの重みのばらつきが調整されることが好ましい。言い換えると、メモリシステムＭＳは、リザーバーサイズが変更される度に、メモリセルＭＣｒ毎に書き込み又は消去をする必要がある。リザーバー層ＲＬにおける重みの最適なばらつきは、リザーバーサイズとの依存性を有している。また、複数のメモリセルＭＣｒにおける重みのばらつきは、セットパルスの印加回数に応じて変化する傾向を有している。
そこで、第１実施形態に係るメモリシステムＭＳは、メモリセルＭＣｒの抵抗値のばらつきがセットパルスの印加回数との相関を有することに基づいて、学習処理の前に、リザーバーサイズに応じた回数のセットパルスをリザーバー層ＲＬの各メモリセルＭＣｒに印加する。言い換えると、メモリシステムＭＳは、リザーバー層ＲＬの重みの最適なばらつきを実現するために、リザーバー層ＲＬとして割り当てられた複数のメモリセルＭＣｒにおける抵抗値（重み）のばらつきを、セットパルスの印加回数で管理（調整）する。リザーバー層ＲＬの各メモリセルＭＣｒに対するセットパルスの印加回数は、例えば設定情報１１０のようなリザーバーサイズと最適σとの関連付けに基づいて決定される。
その結果、第１実施形態に係るメモリシステムＭＳは、アプリケーション毎に設定されたリザーバーサイズに応じてリザーバー層ＲＬの重みばらつきを一括で最適化することができる。つまり、メモリシステムＭＳは、学習処理の前準備で、リザーバー層ＲＬのメモリセルＭＣｒ毎の抵抗値の調整を省略することができる。その結果、第１実施形態に係るメモリシステムＭＳは、リザーバーサイズに応じてリザーバー層の重みばらつきを調整することができ、リザーバーサイズ毎の学習性能を向上させることができる。また、メモリシステムＭＳは、学習処理の準備のための時間を短縮することができる。
なお、第１実施形態では、セットパルス数に応じてリザーバー層ＲＬの各メモリセルＭＣｒの重みのばらつきを調整する場合について例示したが、これに限定されない。メモリシステムＭＳは、メモリセルＭＣにセット電圧ＳＥＴを印加する時間に応じて、リザーバー層ＲＬの各メモリセルＭＣｒの重みのばらつきを調整してもよい。この場合、例えば、設定情報１１０は、リザーバーサイズと、セット電圧ＶＳＥＴの印加時間とが関連付けられた情報を含む。例えば、図１２に示されたセットパルスのパルス幅の合計が、セット電圧ＶＳＥＴの印加時間に対応する。そして、メモリシステムＭＳは、設定情報１１０に基づいて、リザーバーサイズとセット電圧ＶＳＥＴの印加時間とに基づいて、リザーバー層ＲＬの各メモリセルＭＣｒに対する書き込みを実行する。このような場合においても、メモリシステムＭＳは、リザーバーサイズに応じてリザーバー層の重みばらつきを調整することができ、リザーバーサイズ毎の学習性能を向上させることができる。
［２］第２実施形態
第２実施形態に係るメモリシステムＭＳａは、出力回路２１２（アナログ回路）の制御パラメータを変更することによってリザーバー層ＲＬの重みばらつきを調整する。以下に、第２実施形態に係るメモリシステムＭＳａの詳細について説明する。
［２－１］構成
図１６は、第２実施形態に係るメモリシステムＭＳａが備えるメモリデバイス２０ａにおけるメモリセルアレイ２０１の回路構成と、周辺回路の一部の構成との一例を示す概略図である。図１６に示すように、メモリデバイス２０ａは、第１実施形態のメモリデバイス２０に対して、出力回路２１２が出力回路２１２ａに置き換えられた構成を有する。
出力回路２１２ａは、出力部ＯＰａ０～ＯＰａｍを含む。出力部ＯＰａ０～ＯＰａｍの入力ノードは、ビット線ＢＬ０～ＢＬｍにそれぞれ接続される。出力部ＯＰａ０～ＯＰａｍの出力ノードは、ノードＯＵＴ０～ＯＵＴｍにそれぞれ接続される。各出力部ＯＰａは、出力部ＯＰと同様に、入力された信号をＩＶ変換した後に増幅し、増幅した信号を対応付けられたノードＯＵＴに出力する機能を有する。さらに、各出力部ＯＰａは、リザーバー層ＲＬの重みばらつきを調整することが可能なＩＶ変換回路を備えている。
図１７は、第２実施形態に係るメモリシステムＭＳａが備えるメモリデバイス２０ａにおける出力部ＯＰａの回路構成の一例を示す回路図である。図１７に示すように、出力部ＯＰａは、オペアンプＯＡ１及びＯＡ２、抵抗Ｒ１、Ｒ２、Ｒ３及びＲ４、可変抵抗ＲＸ、並びにノードＮ１～Ｎ５を含む。オペアンプＯＡ１及び可変抵抗ＲＸの組は、リザーバー層ＲＬにおける重みのばらつきを調整可能なＩＶ変換回路として機能する。オペアンプＯＡ２及び抵抗Ｒ１～Ｒ４の組は、差動増幅回路として機能する。
オペアンプＯＡ１の反転入力は、ノードＮ１に接続される。ノードＮ１は、対応付けられたビット線ＢＬに接続される。オペアンプＯＡ１の非反転入力は、接地ノードに接続される。オペアンプＯＡ１の出力は、ノードＮ２に接続される。可変抵抗ＲＸは、ノードＮ１及びＮ２の間に電気的に接続される。
オペアンプＯＡ２の反転入力は、ノードＮ３に接続される。オペアンプＯＡ２の非反転入力は、ノードＮ４に接続される。オペアンプＯＡ２の出力は、ノードＮ５に接続される。ノードＮ５は、対応付けられたノードＯＵＴに接続される。抵抗Ｒ１は、ノードＮ２及びＮ３の間に電気的に接続される。抵抗Ｒ２は、ノードＮ３及びＮ５の間に電気的に接続される。抵抗Ｒ３の一端は、ノードＮ４に接続される。抵抗Ｒ３の他端には、参照電圧ＶＲＥＦが印加される。つまり、参照電圧ＶＲＥＦに基づいた電圧が、抵抗Ｒ３を介してオペアンプＯＡ２の非反転入力に印加される。抵抗Ｒ４は、ノードＮ４及び接地ノードの間に電気的に接続される。抵抗Ｒ１の抵抗値は、抵抗Ｒ３の抵抗値と略等しく設計される（Ｒ１＝Ｒ３）。抵抗Ｒ２の抵抗値は、抵抗Ｒ４の抵抗値と略等しく設計される（Ｒ２＝Ｒ４）。
可変抵抗ＲＸの抵抗値の最適値、すなわちリザーバー層ＲＬにおける最適な重みばらつきを実現可能な可変抵抗ＲＸの抵抗値は、以下の数式（１）に基づいて算出される。
参照電圧ＶＲＥＦの最適値、すなわちリザーバー層ＲＬにおける最適な重みばらつきを実現可能な参照電圧ＶＲＥＦの値は、以下の数式（２）に基づいて算出される。
出力部ＯＰａが、入力された電流ＩＢＬに基づいて出力する電圧ＶＲＥＳの値は、以下の数式（３）に基づいて算出される。
なお、本明細書において、数式に含まれた参照符号は、当該参照符号に対応する数値を示している。例えば、数式内のＲ１～Ｒ４は、それぞれ抵抗Ｒ１～Ｒ４の抵抗値を示している。“ｋ”は、抵抗Ｒ２の抵抗値を抵抗Ｒ１の抵抗値で割った値である（ｋ＝Ｒ２／Ｒ１）。“Ｍ”は、リザーバーサイズに対応する。“＜ＩＢＬ＞”は、電流ＩＢＬの平均値に対応する。“ＶＩＮ”は、可変抵抗ＲＸに印加される電圧に対応する。ＲＸとＶＲＥＦとのそれぞれの値は、メモリデバイス２０の設計に応じて、設定可能な範囲が決定される。メモリシステムＭＳａでは、ＲＸ及びＶＲＥＦのそれぞれの最適値が、この範囲に基づいて決定される。決定されたＲＸ及びＶＲＥＦのそれぞれの最適値は、例えば、設定情報１１０のリザーバー層設定ＲＬＳに記録される。第２実施形態に係るメモリシステムＭＳａのその他の構成は、第１実施形態に係るメモリシステムＭＳと同様である。
［２－２］学習動作
図１８は、第２実施形態に係るメモリシステムＭＳａの学習動作の流れの一例を示すフローチャートである。以下に、図１８を参照して、メモリシステムＭＳａの学習動作の流れについて説明する。
メモリコントローラ１０は、第１実施形態と同様に、ホスト機器ＨＤから少なくとも１つの教師データと学習動作の実行指示とを受信すると、学習動作を開始する（開始）。
まず、メモリコントローラ１０は、第１実施形態と同様に、アプリケーションに応じたリザーバーサイズ（Ｍ）を決定する（Ｓ２０）。
次に、メモリコントローラ１０は、第１実施形態と同様に、決定されたリザーバーサイズ（Ｍ）に関連付けられたリザーバー層設定ＲＬＳを読み出す（Ｓ２１）。第２実施形態のリザーバー層設定ＲＬＳは、リザーバー層ＲＬの重みを最適なばらつきにするための、出力回路２１２ａの調整値（可変抵抗ＲＸの抵抗値と参照電圧ＶＲＥＦの電圧値）の情報を含んでいる。
次に、メモリコントローラ１０は、メモリデバイス２０ａに、Ｓ２１で読み出されたリザーバー層設定ＲＬＳに基づいて、可変抵抗ＲＸの抵抗値と参照電圧ＶＲＥＦの設定とを変更させる（Ｓ２２）。
次に、メモリコントローラ１０は、第１実施形態と同様に、学習処理を実行する（Ｓ２３）。
メモリコントローラ１０は、モデルの精度が所定の閾値を超えたことを検知すると、Ｓ２３の処理を完了する。そして、メモリコントローラ１０は、図１８に示された一連の処理を終了する（終了）。その後、メモリコントローラ１０は、当該学習動作で入力層ＩＬ、リザーバー層ＲＬ、及び出力層ＯＬとして割り当てられた領域を、学習済みモデルとして利用することができる。
［２－３］第２実施形態の効果
以上で説明されたように、第２実施形態に係るメモリシステムＭＳａが備えるメモリデバイス２０ａは、リザーバー層ＲＬの重みを調整することが可能な出力回路２１２ａを備えている。そして、第２実施形態に係るメモリシステムＭＳは、リザーバーサイズに基づいて、出力回路２１２ａの設定（参照電圧ＶＲＥＦ及び可変抵抗ＲＸ）を変更し、リザーバー層ＲＬの実質的な重みのばらつきを調整する。
これにより、第２実施形態に係るメモリシステムＭＳａは、第１実施形態と同様に、リザーバーサイズに応じてリザーバー層の重みばらつきを調整することができ、リザーバーサイズ毎の学習性能を向上させることができる。
また、第２実施形態に係るメモリシステムＭＳａは、リザーバー層ＲＬの各メモリセルＭＣｒの重みばらつきを周辺回路によって最適化している。このため、第２実施形態に係るメモリシステムＭＳａは、リザーバー層ＲＬの各メモリセルＭＣｒに対する書き込み及び消去を実行することなく、リザーバー層ＲＬの実質的な重みのばらつきを調整し得る。従って、第２実施形態に係るメモリシステムＭＳは、第１実施形態よりも学習処理の準備のための時間を短縮することができる。
なお、リザーバー層ＲＬの各メモリセルＭＣｒに対する重みの調整が実行されない場合、各メモリセルＭＣｒには、予め所定回数のセットパルスが印加されていてもよいし、消去状態又は初期状態の各メモリセルＭＣｒが利用されてもよい。初期状態のメモリセルＭＣは、メモリシステムＭＳの出荷時のメモリセルＭＣｒの状態に対応する。
［３］第３実施形態
第３実施形態に係るメモリシステムＭＳｂは、メモリセルアレイ２０１に可変抵抗ＲＸとして使用されるメモリセルＭＣが配置された構成を有し、当該メモリセルＭＣと出力回路２１２を用いてリザーバー層ＲＬの重みばらつきを調整する。以下に、第３実施形態に係るメモリシステムＭＳｂの詳細について説明する。
［３－１］構成
図１９は、第３実施形態に係るメモリシステムＭＳｂが備えるメモリデバイス２０ｂにおけるメモリセルアレイ２０１ａの回路構成と、入力回路２１１及び出力回路２１２ｂの構成との一例を示す概略図である。図１９に示すように、メモリデバイス２０ｂは、第１実施形態で説明されたメモリデバイス２０に対して、メモリセルアレイ２０１がメモリセルアレイ２０１ａに置き換えられ、出力回路２１２が出力回路２１２ｂに置き換えられた構成を有する。
メモリセルアレイ２０１ａは、第１実施形態で説明されたメモリセルアレイ２０１に対して、少なくとも１本のワード線ＷＬＸと、複数のメモリセルＭＣＸとが追加された構成を有する。ワード線ＷＬＸの構造は、その他のワード線ＷＬと同様である。メモリセルＭＣＸの構造は、その他のメモリセルＭＣと同様である。すなわち、メモリセルＭＣＸの抵抗値は、その他のメモリセルＭＣの抵抗値と同じオーダーで作成される。ワード線ＷＬＸは、複数のメモリセルＭＣＸのそれぞれの一端に接続される。複数のメモリセルＭＣＸのそれぞれの他端は、それぞれビット線ＢＬ０～ＢＬｍに接続される。
出力回路２１２ｂは、出力部ＯＰｂ０～ＯＰｂｍを含む。出力部ＯＰｂ０～ＯＰｂｍの入力ノードは、ビット線ＢＬ０～ＢＬｍにそれぞれ接続される。出力部ＯＰｂ０～ＯＰｂｎの出力ノードは、ノードＯＵＴ０～ＯＵＴｍにそれぞれ接続される。各出力部ＯＰｂは、第１実施形態で説明された出力部ＯＰと同様に、入力された信号をＩＶ変換した後に増幅し、増幅した信号を対応付けられたノードＯＵＴに出力する機能を有する。さらに、各出力部ＯＰｂは、ワード線ＷＬＸに接続されたノードＮ２を有し、リザーバー層ＲＬの重みばらつきを調整することが可能なＩＶ変換回路を備えている。第３実施形態において、各出力部ＯＰｂのノードＮ２は、互いに接続されている。
図２０は、第３実施形態に係るメモリシステムＭＳｂが備えるメモリデバイス２０ｂにおける出力部ＯＰｂの回路構成の一例を示す回路図である。図２０に示すように、出力部ＯＰｂは、第２実施形態で説明された出力部ＯＰａから、可変抵抗ＲＸが省略された構成を有する。出力部ＯＰｂにおける、オペアンプＯＡ１及びＯＡ２、抵抗Ｒ１、Ｒ２、Ｒ３及びＲ４、並びにノードＮ１～Ｎ５の接続関係は、出力部ＯＰａと同様である。
そして、出力部ＯＰｂでは、ノードＮ１（対応付けられたビット線ＢＬ）と、ノードＮ２との間に、メモリセルアレイ２０１ａのメモリセルＭＣＸが接続されている。これにより、オペアンプＯＡ１及びメモリセルＭＣＸの組が、リザーバー層ＲＬにおける重みのばらつきを調整可能なＩＶ変換回路として機能する。すなわち、メモリセルＭＣＸが、リザーバー層ＲＬの重みばらつきを調整するための可変抵抗（第２実施形態の可変抵抗ＲＸ）として使用される。言い換えると、第３実施形態では、可変抵抗ＲＸとして使用されるメモリセルＭＣＸが、メモリセルアレイ２０１内に形成されている。なお、各出力部ＯＰｂにおけるノードＮ１及びＮ２の間には、複数のワード線ＷＬＸを介して複数のメモリセルＭＣＸが並列に接続されてもよい。第３実施形態に係るメモリシステムＭＳｂのその他の構成は、第２実施形態に係るメモリシステムＭＳａと同様である。
［３－２］学習動作
図２１は、第３実施形態に係るメモリシステムＭＳｂの学習動作の流れの一例を示すフローチャートである。以下に、図２１を参照して、メモリシステムＭＳｂの学習動作の流れについて説明する。
メモリコントローラ１０は、第１実施形態と同様に、ホスト機器ＨＤから少なくとも１つの教師データと学習動作の実行指示とを受信すると、学習動作を開始する（開始）。
まず、メモリコントローラ１０は、第１実施形態と同様に、アプリケーションに応じたリザーバーサイズ（Ｍ）を決定する（Ｓ３０）。
次に、メモリコントローラ１０は、第１実施形態と同様に、決定されたリザーバーサイズ（Ｍ）に関連付けられたリザーバー層設定ＲＬＳを読み出す（Ｓ３１）。第３実施形態のリザーバー層設定ＲＬＳは、リザーバー層ＲＬの重みを最適なばらつきにするための、各メモリセルＭＣＸの抵抗値の情報と、出力回路２１２ｂの調整値（参照電圧ＶＲＥＦの電圧値）の情報とを含んでいる。
次に、メモリコントローラ１０は、メモリデバイス２０ｂに、Ｓ３１で読み出されたリザーバー層設定ＲＬＳに基づいて、参照電圧ＶＲＥＦの設定を変更させる（Ｓ３２）。参照電圧ＶＲＥＦは、出力回路２１２ｂの各出力部ＯＰｂで共通の電圧が使用される。
次に、メモリコントローラ１０は、メモリデバイス２０ｂに、各メモリセルＭＣＸに対して、Ｓ３１で読み出されたリザーバー層設定ＲＬＳに基づいた書き込み及び／又は消去動作を実行する（Ｓ３３）。これにより、各メモリセルＭＣＸの抵抗値が、リザーバー層設定ＲＬＳにより示された最適な抵抗値に調整される。
次に、メモリコントローラ１０は、第１実施形態と同様に、学習処理を実行する（Ｓ３４）。
メモリコントローラ１０は、モデルの精度が所定の閾値を超えたことを検知すると、Ｓ３４の処理を完了する。そして、メモリコントローラ１０は、図２１に示された一連の処理を終了する（終了）。その後、メモリコントローラ１０は、当該学習動作で入力層ＩＬ、リザーバー層ＲＬ、及び出力層ＯＬとして割り当てられた領域を、学習済みモデルとして利用することができる。
なお、第３実施形態に係るメモリシステムＭＳｂの学習動作では、参照電圧ＶＲＥＦの変更のみでリザーバー層ＲＬの最適なばらつきへの調整が実現可能であれば、Ｓ３３の処理が省略されてもよい。
［３－３］第３実施形態の効果
以上で説明されたように、第３実施形態に係るメモリシステムＭＳｂが備えるメモリデバイス２０ｂは、リザーバー層ＲＬの重みを調整することが可能な出力回路２１２ｂを備えている。そして、第３実施形態に係るメモリシステムＭＳｂは、出力回路２１２ｂと、メモリセルアレイ２０１ａに設けられたメモリセルＭＣＸとを用いて、第２実施形態と同様に、リザーバー層ＲＬの実質的な重みのばらつきを調整する。
これにより、第３実施形態に係るメモリシステムＭＳｂは、第２実施形態と同様に、リザーバーサイズに応じてリザーバー層の重みばらつきを調整することができ、リザーバーサイズ毎の学習性能を向上させることができる。
また、第３実施形態に係るメモリシステムＭＳｂは、出力部ＯＰｂがメモリセルアレイ２０１ａのメモリセルＭＣＸを可変抵抗ＲＸとして利用するため、第２実施形態よりも簡便に、重みばらつきの調整に関する抵抗の値を調整することができる。なお、第３実施形態に係るメモリシステムＭＳは、可変抵抗ＲＸとしてメモリセルＭＣＸが利用されるため、メモリセルＭＣと同程度の範囲で抵抗値を調整することができる。
［４］第４実施形態
第４実施形態に係るメモリシステムＭＳｃは、メモリセルアレイ２０１の各ビット線ＢＬに、重みばらつきを調整するための複数のメモリセルＭＣが接続された構成を有する。そして、メモリシステムＭＳｃは、当該複数のメモリセルＭＣと出力回路２１２との接続を適宜切り替えることによって、リザーバー層ＲＬの重みばらつきを調整する。以下に、第４実施形態に係るメモリシステムＭＳｃの詳細について説明する。
［４－１］構成
図２２は、第４実施形態に係るメモリシステムＭＳｃが備えるメモリデバイス２０ｃにおけるメモリセルアレイ２０１ｂの回路構成と、入力回路２１１及び出力回路２１２ｃの構成との一例を示す概略図である。図２２に示すように、メモリデバイス２０ｃは、第１実施形態で説明されたメモリデバイス２０に対して、メモリセルアレイ２０１がメモリセルアレイ２０１ｂに置き換えられ、出力回路２１２が出力回路２１２ｃに置き換えられ、スイッチ回路２２０が追加された構成を有する。
メモリセルアレイ２０１ｂは、第１実施形態で説明されたメモリセルアレイ２０１に対して、２本以上のワード線ＷＬＸと、複数のメモリセルＭＣＸとが追加された構成を有する。ワード線ＷＬＸの構造は、その他のワード線ＷＬと同様である。メモリセルＭＣＸの構造は、その他のメモリセルＭＣと同様である。本例では、メモリセルアレイ２０１ｂが、２本のワード線ＷＬＸ（ＷＬＸ０及びＷＬＸ１）を含んでいる。また、メモリセルアレイ２０１ｂは、ワード線ＷＬＸ０に接続された複数のメモリセルＭＣＸ０と、ワード線ＷＬＸ１に接続された複数のメモリセルＭＣＸ１とを含んでいる。ワード線ＷＬＸ０は、複数のメモリセルＭＣＸ０のそれぞれの一端に接続される。複数のメモリセルＭＣＸ０のそれぞれの他端は、それぞれビット線ＢＬ０～ＢＬｍに接続される。ワード線ＷＬＸ１は、複数のメモリセルＭＣＸ１のそれぞれの一端に接続される。複数のメモリセルＭＣＸ１のそれぞれの他端は、それぞれビット線ＢＬ０～ＢＬｍに接続される。
出力回路２１２ｃは、出力部ＯＰｃ０～ＯＰｃｍを含む。出力部ＯＰｃ０～ＯＰｃｍの入力ノードは、ビット線ＢＬ０～ＢＬｍにそれぞれ接続される。出力部ＯＰｃ０～ＯＰｃｎの出力ノードは、ノードＯＵＴ０～ＯＵＴｍにそれぞれ接続される。各出力部ＯＰｃは、第１実施形態で説明された出力部ＯＰと同様に、入力された信号をＩＶ変換した後に増幅し、増幅した信号を対応付けられたノードＯＵＴに出力する機能を有する。さらに、各出力部ＯＰｃは、スイッチ回路２２０に含まれた各スイッチＳＷに接続されたノードＮ２を有し、リザーバー層ＲＬの重みばらつきを調整することが可能なＩＶ変換回路を備えている。第４実施形態において、各出力部ＯＰｃのノードＮ２は、互いに接続されている。
スイッチ回路２２０は、ワード線ＷＬＸの数に対応する複数のスイッチＳＷを含む。本例では、スイッチ回路２２０が、スイッチＳＷ０及びＳＷ１を含んでいる。スイッチＳＷ０は、ワード線ＷＬＸ０と、出力回路２１２ｃのノードＮ２との間に接続されている。スイッチＳＷ１は、ワード線ＷＬＸ１と、出力回路２１２ｃのノードＮ２との間に接続されている。各スイッチＳＷは、制御回路２０８の制御に基づいて、関連付けられたワード線ＷＬＸとノードＮ２との間を電気的に接続又は非接続にすることができる。
図２３は、第４実施形態に係るメモリシステムＭＳｃが備えるメモリデバイス２０ｃにおける出力部ＯＰｂの回路構成の一例を示す回路図である。図２３に示すように、出力部ＯＰｃは、第２実施形態で説明された出力部ＯＰａから、可変抵抗ＲＸが省略された構成を有する。出力部ＯＰｃにおける、オペアンプＯＡ１及びＯＡ２、抵抗Ｒ１、Ｒ２、Ｒ３及びＲ４、並びにノードＮ１～Ｎ５の接続関係は、出力部ＯＰａと同様である。
そして、出力部ＯＰｃでは、ノードＮ１（対応付けられたビット線ＢＬ）と、ノードＮ２との間に、メモリセルアレイ２０１ｂのメモリセルＭＣＸとスイッチ回路２２０のスイッチＳＷとの複数組が並列に接続されている。具体的には、出力部ＯＰｃでは、ノードＮ１及びＮ２の間に、直列に接続されたメモリセルＭＣＸ０及びスイッチＳＷ０の組と、直列に接続されたメモリセルＭＣＸ１及びスイッチＳＷ１の組とが、並列に接続されている。これにより、オペアンプＯＡ１と、メモリセルＭＣＸ０及びＭＣＸ１のうち少なくとも１つとの組が、リザーバー層ＲＬにおける重みのばらつきを調整可能なＩＶ変換回路として機能する。第４実施形態に係るメモリシステムＭＳｃのその他の構成は、第３実施形態に係るメモリシステムＭＳｂと同様である。
［４－２］学習動作
図２４は、第４実施形態に係るメモリシステムＭＳｃの学習動作の流れの一例を示すフローチャートである。以下に、図２４を参照して、メモリシステムＭＳｃの学習動作の流れについて説明する。
メモリコントローラ１０は、第１実施形態と同様に、ホスト機器ＨＤから少なくとも１つの教師データと学習動作の実行指示とを受信すると、学習動作を開始する（開始）。
まず、メモリコントローラ１０は、第１実施形態と同様に、アプリケーションに応じたリザーバーサイズ（Ｍ）を決定する（Ｓ４０）。
次に、メモリコントローラ１０は、第１実施形態と同様に、決定されたリザーバーサイズ（Ｍ）に関連付けられたリザーバー層設定ＲＬＳを読み出す（Ｓ４１）。第４実施形態のリザーバー層設定ＲＬＳは、リザーバー層ＲＬの重みを最適なばらつきにするための、スイッチ回路２２０の制御情報と、出力回路２１２ｃの調整値（参照電圧ＶＲＥＦの電圧値）の情報とを含んでいる。
次に、メモリコントローラ１０は、メモリデバイス２０ｃに、Ｓ４１で読み出されたリザーバー層設定ＲＬＳに基づいて、スイッチ回路２２０内の各スイッチＳＷのオン又はオフの設定と、参照電圧ＶＲＥＦの設定とを変更させる（Ｓ４２）。これにより、各出力部ＯＰｃ内のノードＮ１及びＮ２の間の抵抗値が、リザーバー層設定ＲＬＳにより示された最適な抵抗値に調整される。
次に、メモリコントローラ１０は、第１実施形態と同様に、学習処理を実行する（Ｓ４３）。
メモリコントローラ１０は、モデルの精度が所定の閾値を超えたことを検知すると、Ｓ４３の処理を完了する。そして、メモリコントローラ１０は、図２４に示された一連の処理を終了する（終了）。その後、メモリコントローラ１０は、当該学習動作で入力層ＩＬ、リザーバー層ＲＬ、及び出力層ＯＬとして割り当てられた領域を、学習済みモデルとして利用することができる。
［４－３］第４実施形態の効果
以上で説明されたように、第４実施形態に係るメモリシステムＭＳｃが備えるメモリデバイス２０ｃは、リザーバー層ＲＬの重みを調整することが可能な出力回路２１２ｃを備えている。そして、第３実施形態に係るメモリシステムＭＳは、出力回路２１２ｃと、メモリセルアレイ２０１ｂに設けられた複数のメモリセルＭＣＸのグループとの間の接続をスイッチ回路２２０により切り替えることによって、第２実施形態と同様に、リザーバー層ＲＬの実質的な重みのばらつきを調整する。
これにより、第４実施形態に係るメモリシステムＭＳａは、第１実施形態と同様に、リザーバーサイズに応じてリザーバー層の重みばらつきを調整することができ、リザーバーサイズ毎の学習性能を向上させることができる。
また、第４実施形態に係るメモリシステムＭＳｃは、スイッチ回路２２０内の各スイッチＳＷのオン又はオフによって、アプリケーションに応じた最適な重みばらつきが再現可能なように設計され得る。すなわち、第４実施形態に係るメモリシステムＭＳｃは、予め使用が予想されるリザーバーサイズに対応する抵抗値が再現可能なように、スイッチＳＷ及びメモリセルＭＣＸの複数組がメモリセルアレイ２０１ｂに形成され得る。
これにより、第４実施形態に係るメモリシステムＭＳｃは、リザーバー層ＲＬの各メモリセルＭＣＸに対する書き込み及び消去を実行することなく、リザーバー層ＲＬの実質的な重みのばらつきを調整し得る。従って、第４実施形態に係るメモリシステムＭＳｃは、第３実施形態よりも学習処理の準備に要する時間を短縮することができる。
なお、第４実施形態の出力部ＯＰｃにおいて、ノードＮ１及びＮ２の間に並列に接続される、メモリセルＭＣＸ及びスイッチＳＷの組の数は３以上であってもよい。各メモリセルＭＣＸの抵抗値（消去後にセットパルスが印加された回数）は、対応付けられたスイッチＳＷ毎に均一であってもよいし、異なっていてもよい。制御装置２０８は、リザーバー層設定ＲＬＳに応じて、３以上のスイッチＳＷのそれぞれのオン又はオフを制御し得る。
［５］その他
以上で説明された各実施形態は、種々の変形が可能である。例えば、メモリセルアレイ２０１の構造は、積層されてもよい。入力層ＩＬとリザーバー層ＲＬとが、同じ層のメモリセルアレイ２０１に設けられてもよいし、異なる層のメモリセルアレイ２０１に設けられてもよい。メモリセルアレイ２０１で使用されるメモリセルＭＣと、判定回路２１４で使用されるメモリセルＭＣｏとしては、同じ方式の抵抗変化素子を使用してもよいし、異なる方式の抵抗変化素子が使用されてもよい。メモリセルアレイ２０１で使用されるメモリセルＭＣとしては、ＦＴＪ素子が使用されてもよいし、その他の抵抗変化素子が使用されてもよい。メモリセルＭＣｏとしては、抵抗値のばらつきが小さいことから、ＦＴＪ素子が使用されることが好ましい。メモリセルアレイ２０１で使用されるメモリセルＭＣと、判定回路２１４で使用されるメモリセルＭＣｏとに、同じ方式の抵抗変化素子が使用されることによって、メモリシステムＭＳの製造コストが削減され得る。
上記実施形態では、メモリコントローラ１０とメモリデバイス２０との間で、学習動作に関するデータがやりとりされる場合について例示したが、これに限定されない。メモリコントローラ１０は、教師データなど機械学習に関連するデータと機械学習の実行指示とをメモリデバイス２０に送信し、メモリデバイス２０が、メモリコントローラ１０を介することなく学習動作を完了させてもよい。すなわち、メモリデバイス２０が、上記実施形態で説明された学習動作に関する一連の処理を実行してもよい。
上記実施形態では、リザーバー層ＲＬの重みばらつきに関する情報が設定情報１１０から取得される場合について例示したが、これに限定されない。メモリデバイス２０が、数式（１）～（３）に基づいて、重みばらつきの調整値を決定してもよい。
各実施形態において、動作の説明に使用されたフローチャートは、あくまで一例である。各動作は、同様の結果が得られるのであれば、処理の順番が可能な範囲で入れ替えられてもよいし、その他の処理が追加されてもよいし、一部の処理が省略されてもよい。例えば、図２１に示されたＳ３２及びＳ３３の処理は、入れ替えられてもよい。ＣＰＵ１０３の替わりに、ＭＰＵ（Micro Processing Unit）やＧＰＵ（Graphical Processing Unit）等の汎用プロセッサが使用されてもよい。各実施形態において説明された処理のそれぞれは、専用のハードウェアによって実現されてもよい。各実施形態で説明された動作は、ソフトウェアにより実行される処理と、ハードウェアによって実行される処理とが混在していてもよいし、どちらか一方のみであってもよい。
尚、本明細書において、“ワード線ＷＬ”及び“ビット線ＢＬ”は、それぞれ“横方向配線”及び“縦方向配線”と呼ばれてもよい。ワード線ＷＬ及びビット線ＢＬのそれぞれは、単に“配線”と呼ばれてもよい。接続”は、電気的に接続されている事を示し、接続された２つのノード間に別の素子を介することを除外しない。“メモリセルＭＣの一端”は、例えば、メモリセルＭＣの上部電極（導電体層３０）に対応している。“メモリセルＭＣの他端”は、例えば、メモリセルＭＣの下部電極（導電体層３１）に対応している。各配線に電圧が印加されることは、メモリデバイス２０の制御を統括する制御回路２０８を主体として説明されてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…情報処理システム、１０…メモリコントローラ、１１…ホストインターフェース、１２…メモリインターフェース、２０…メモリデバイス、３０，３１…導電体層、３２…常誘電体膜、３３…強誘電体膜、１０１…ホストインターフェース、１０２…メモリインターフェース、１０３…ＣＰＵ、１０４…ＲＯＭ、１０５…ＲＡＭ、１０６…バッファメモリ、１１０…設定情報、２０１…メモリセルアレイ、２０２…カラム制御回路、２０３…ロウ制御回路、２０４…書き込み回路、２０５…読み出し回路、２０６…データレジスタ、２０７…入出力回路、２０８…制御回路、２０９…電圧生成回路、２１０…入力信号処理回路、２１１…入力回路、２１２…出力回路、２１３…遅延回路、２１４…判定回路、２２０…スイッチ回路、ＢＬ…ビット線、ＷＬ…ワード線、ＭＣ…メモリセル、ＩＰ…入力部、ＯＰ…出力部、ＯＡ…オペアンプ、Ｒ１～Ｒ４…抵抗、ＳＷ…スイッチ

Claims (20)

  1. 複数の第１配線と、
    前記複数の第１配線と交差して設けられた複数の第２配線と、
    前記複数の第１配線と前記複数の第２配線との交差部分にそれぞれ設けられ、各々が前記複数の第１配線のうち１つと前記複数の第２配線のうち１つとの間に接続された複数の第１メモリセルと、
    遅延回路を介して前記複数の第２配線にそれぞれ接続され、前記複数の第２配線と交差して設けられた複数の第３配線と、
    前記複数の第３配線と前記複数の第２配線との交差部分にそれぞれ設けられ、各々が前記複数の第３配線のうち１つと前記複数の第２配線のうち１つとの間に接続された複数の第２メモリセルと、
    前記複数の第２配線にそれぞれ接続された複数の第４配線と、
    前記複数の第４配線と交差して設けられた複数の第５配線と、
    前記複数の第４配線と前記複数の第５配線との交差部分にそれぞれ設けられ、各々が前記複数の第４配線のうち１つと前記複数の第５配線のうち１つとの間に接続された複数の第３メモリセルと、
    機械学習を実行することが可能な制御回路と、
    を備え、
    前記複数の第１メモリセルと、前記複数の第２メモリセルと、前記複数の第３メモリセルとのそれぞれは、抵抗変化素子を備え、
    前記制御回路は、前記機械学習において、前記複数の第２メモリセルのそれぞれに共通の書き込み電圧を用いた書き込み動作を実行し、前記書き込み動作の後に、前記複数の第１配線のそれぞれに入力データを入力し、前記入力データと、前記入力データに基づいて前記第５配線のそれぞれから出力される信号とに基づいて、前記複数の第３メモリセルのうち少なくとも１つの第３メモリセルの抵抗値を変化させる、
    半導体装置。
  2. 前記制御回路は、前記書き込み動作において、前記複数の第２メモリセルに印加する前記書き込み電圧のパルスの回数を、割り当てられた前記複数の第２配線又は前記複数の第３配線の数に応じて決定する、
    請求項１に記載の半導体装置。
  3. 前記制御回路は、前記書き込み動作において、前記複数の第２メモリセルに対する前記書き込み電圧の印加時間を、割り当てられた前記複数の第２配線又は前記複数の第３配線の数に応じて決定する、
    請求項１に記載の半導体装置。
  4. 前記制御回路は、前記入力データの種別に応じて、前記第２配線の数を変更する、
    請求項１に記載の半導体装置。
  5. 前記制御回路は、前記機械学習において、前記書き込み動作の後に、前記複数の第１メモリセルと前記複数の第２メモリセルとのそれぞれの抵抗値を変化させない、
    請求項１に記載の半導体装置。
  6. 前記複数の第１メモリセルは、リザーバーコンピューティングの入力層に使用され、
    前記複数の第２メモリセルは、リザーバーコンピューティングのリザーバー層に使用され、
    前記複数の第３メモリセルは、リザーバーコンピューティングの出力層に使用される、
    請求項１に記載の半導体装置。
  7. 前記複数の第１メモリセルと、前記複数の第２メモリセルと、前記複数の第３メモリセルとのそれぞれの抵抗変化素子は、強誘電膜を有する、
    請求項１に記載の半導体装置。
  8. 前記複数の第１メモリセルと、前記複数の第２メモリセルと、前記複数の第３メモリセルとのそれぞれは、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）からなる群のうち少なくとも一つの元素の酸化物を含む、
    請求項７に記載の半導体装置。
  9. 複数の第１配線と、
    前記複数の第１配線と交差して設けられた複数の第２配線と、
    前記複数の第１配線と前記複数の第２配線との交差部分にそれぞれ設けられ、各々が前記複数の第１配線のうち１つと前記複数の第２配線のうち１つとの間に接続された複数の第１メモリセルと、
    それぞれの入力ノードが前記複数の第２配線にそれぞれ接続された複数の出力部を含む出力回路と、
    遅延回路を介して前記複数の出力部のそれぞれの出力ノードにそれぞれ接続され、前記複数の第２配線と交差して設けられた複数の第３配線と、
    前記複数の第３配線と前記複数の第２配線との交差部分にそれぞれ設けられ、各々が前記複数の第３配線のうち１つと前記複数の第２配線のうち１つとの間に接続された複数の第２メモリセルと、
    前記複数の出力部のそれぞれの前記出力ノードにそれぞれ接続された複数の第４配線と、
    前記複数の第４配線と交差して設けられた複数の第５配線と、
    前記複数の第４配線と前記複数の第５配線との交差部分にそれぞれ設けられ、各々が前記複数の第４配線のうち１つと前記複数の第５配線のうち１つとの間に接続された複数の第３メモリセルと、
    機械学習を実行することが可能な制御回路と、
    を備え、
    前記複数の第１メモリセルと、前記複数の第２メモリセルと、前記複数の第３メモリセルとのそれぞれは、抵抗変化素子を備え、
    前記制御回路は、前記機械学習において、前記第２配線の数に応じて前記複数の出力部のそれぞれの出力のばらつきを調整し、前記複数の出力部のそれぞれの出力のばらつきを調整した後に、前記複数の第１配線のそれぞれに入力データを入力し、前記入力データと、前記入力データに基づいて前記第５配線のそれぞれから出力される信号とに基づいて、前記複数の第３メモリセルのうち少なくとも１つの第３メモリセルの抵抗値を変化させる、
    半導体装置。
  10. 前記複数の出力部の各々は、電流電圧変換回路と差動増幅回路とを含み、
    前記制御回路は、前記電流電圧変換回路に含まれた可変抵抗と前記差動増幅回路に入力される参照電圧とを調整することによって、前記複数の出力部のそれぞれの出力のばらつきを調整する、
    請求項９に記載の半導体装置。
  11. 前記電流電圧変換回路は、第１のオペアンプと、前記可変抵抗とを含み、
    前記差動増幅回路は、第２のオペアンプと、第１の抵抗と、第２の抵抗と、前記第１の抵抗と抵抗値が略等しい第３の抵抗と、前記第２の抵抗と抵抗値が略等しい第４の抵抗とを含み、
    前記第１のオペアンプの反転入力は、対応付けられた第２配線に接続され、前記可変抵抗は、前記第１のオペアンプの出力と前記第１のオペアンプの前記反転入力との間に接続され、前記第１の抵抗は、前記第１のオペアンプの前記出力と前記第２のオペアンプの反転入力との間に接続され、前記第２の抵抗は、前記第２のオペアンプの前記反転入力と前記第２のオペアンプの出力との間に接続され、前記第３の抵抗の一端は、前記第２のオペアンプの非反転入力に接続され、前記第４の抵抗の一端は、前記第２のオペアンプの前記非反転入力と接地ノードとの間に接続され、
    前記第２のオペアンプの前記出力が、前記出力部の前記出力ノードに対応し、
    前記制御回路は、前記第３の抵抗の他端に前記参照電圧を印加する、
    請求項１０に記載の半導体装置。
  12. 前記複数の出力部の各々は、前記複数の第２配線のうち対応付けられた第２配線に接続された第４メモリセルを利用する電流電圧変換回路と差動増幅回路とを含み、
    前記制御回路は、前記第４メモリセルと前記差動増幅回路に入力される参照電圧とを調整することによって、前記複数の出力部のそれぞれの出力のばらつきを調整する、
    請求項９に記載の半導体装置。
  13. 前記電流電圧変換回路は、第１のオペアンプを含み、
    前記差動増幅回路は、第２のオペアンプと、第１の抵抗と、第２の抵抗と、前記第１の抵抗と抵抗値が略等しい第３の抵抗と、前記第２の抵抗と抵抗値が略等しい第４の抵抗とを含み、
    前記第１のオペアンプの反転入力は、前記対応付けられた第２配線に接続され、前記第４メモリセルは、前記第１のオペアンプの出力と前記第１のオペアンプの前記反転入力との間に接続され、前記第１の抵抗は、前記第１のオペアンプの前記出力と前記第２のオペアンプの反転入力との間に接続され、前記第２の抵抗は、前記第２のオペアンプの前記反転入力と前記第２のオペアンプの出力との間に接続され、前記第３の抵抗の一端は、前記第２のオペアンプの非反転入力に接続され、前記第４の抵抗の一端は、前記第２のオペアンプの前記非反転入力と接地ノードとの間に接続され、
    前記第２のオペアンプの前記出力が、前記出力部の前記出力ノードに対応し、
    前記制御回路は、前記第３の抵抗の他端に前記参照電圧を印加する、
    請求項１２に記載の半導体装置。
  14. 前記複数の出力部の各々は、前記複数の第２配線のうち対応付けられた第２配線に接続された複数の第４メモリセルを利用する電流電圧変換回路と差動増幅回路とを含み、
    前記複数の第４メモリセルのそれぞれと前記出力回路との間は、複数のスイッチをそれぞれ介して接続され、
    前記制御回路は、前記複数のスイッチのオン又はオフと、前記差動増幅回路に入力される参照電圧とを調整することによって、前記複数の出力部のそれぞれの出力のばらつきを調整する、
    請求項９に記載の半導体装置。
  15. 前記電流電圧変換回路は、第１のオペアンプを含み、
    前記差動増幅回路は、第２のオペアンプと、第１の抵抗と、第２の抵抗と、前記第１の抵抗と抵抗値が略等しい第３の抵抗と、前記第２の抵抗と抵抗値が略等しい第４の抵抗とを含み、
    前記第１のオペアンプの反転入力は、前記対応付けられた第２配線に接続され、前記複数の第４メモリセルは、前記複数のスイッチをそれぞれ介して、前記第１のオペアンプの出力と前記第１のオペアンプの前記反転入力との間に接続され、前記第１の抵抗は、前記第１のオペアンプの前記出力と前記第２のオペアンプの反転入力との間に接続され、前記第２の抵抗は、前記第２のオペアンプの前記反転入力と前記第２のオペアンプの出力との間に接続され、前記第３の抵抗の一端は、前記第２のオペアンプの非反転入力に接続され、前記第４の抵抗の一端は、前記第２のオペアンプの前記非反転入力と接地ノードとの間に接続され、
    前記第２のオペアンプの前記出力が、前記出力部の前記出力ノードに対応し、
    前記制御回路は、前記第３の抵抗の他端に前記参照電圧を印加する、
    請求項１４に記載の半導体装置。
  16. 前記制御回路は、前記入力データの種別に応じて、前記第２配線の数を変更する、
    請求項９に記載の半導体装置。
  17. 前記制御回路は、前記機械学習において、前記書き込み動作の後に、前記複数の第１メモリセルと前記複数の第２メモリセルとのそれぞれの抵抗値を変化させない、
    請求項９に記載の半導体装置。
  18. 前記複数の第１メモリセルは、リザーバーコンピューティングの入力層に使用され、
    前記複数の第２メモリセルは、リザーバーコンピューティングのリザーバー層に使用され、
    前記複数の第３メモリセルは、リザーバーコンピューティングの出力層に使用される、
    請求項９に記載の半導体装置。
  19. 前記複数の第１メモリセルと、前記複数の第２メモリセルと、前記複数の第３メモリセルとのそれぞれの抵抗変化素子は、強誘電膜を有する、
    請求項９に記載の半導体装置。
  20. 前記複数の第１メモリセルと、前記複数の第２メモリセルと、前記複数の第３メモリセルとのそれぞれは、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）からなる群のうち少なくとも一つの酸化物を含む、
    請求項１９に記載の半導体装置。
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